JP2004311947A - Ｎａｎｄフラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【課題】共通ソースラインの抵抗を減少させながら、ドレインコンタクトホールのアスペクト比を減少させることが可能なＮＡＮＤフラッシュメモリ素子の製造方法を提供する。
【解決手段】複数の素子分離膜が形成され、セル地域には、ソース選択トランジスタ、複数のメモリセル及びドレイン選択トランジスタが形成され、周辺回路地域には、周辺トランジスタが形成された半導体基板を提供する段階と、第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をエッチングしてセルソース領域３３Ｓ及びこの領域間の素子分離膜を露出させ、前記素子分離膜をエッチングして、半導体基板３１が露出される共通ソースラインコンタクトホールを形成する段階と、イオン注入工程を行って前記共通ソースラインコンタクトホールの底面にイオン注入領域３７を形成する段階と、前記共通ソースラインコンタクトホールに導電性物質を充填して共通ソースラインＣＳＬを形成する段階とを含む。
【選択図】図６ｂ
【解決手段】複数の素子分離膜が形成され、セル地域には、ソース選択トランジスタ、複数のメモリセル及びドレイン選択トランジスタが形成され、周辺回路地域には、周辺トランジスタが形成された半導体基板を提供する段階と、第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をエッチングしてセルソース領域３３Ｓ及びこの領域間の素子分離膜を露出させ、前記素子分離膜をエッチングして、半導体基板３１が露出される共通ソースラインコンタクトホールを形成する段階と、イオン注入工程を行って前記共通ソースラインコンタクトホールの底面にイオン注入領域３７を形成する段階と、前記共通ソースラインコンタクトホールに導電性物質を充填して共通ソースラインＣＳＬを形成する段階とを含む。
【選択図】図６ｂ
Description
この発明は、ＮＡＮＤフラッシュメモリ素子の製造方法に係り、特に、金属コンタクト工程の際にコンタクトホールのアスペクト比(aspect ratio)（＝深さ：径）を減少させることが可能なＮＡＮＤフラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子のような不揮発性メモリ素子のセルに格納された情報は、電源が遮断されても消滅しない。したがって、フラッシュメモリ素子は、メモリカードなどに広く適用される。フラッシュメモリ素子は、２種類に分類される。その一つは、ＮＡＮＤ型フラッシュメモリ素子、もう一つは、ＮＯＲ型フラッシュメモリ素子である。
ＮＡＮＤフラッシュメモリ素子の構造は、セル地域と周辺回路地域に大別される。セル地域は、複数本のストリングからなり、各ストリングには、ソース選択トランジスタ、複数のメモリセル及びドレイン選択トランジスタが直列に連結される。ソース選択トランジスタのソース領域は、共通ソースラインに接続され、ドレイン選択トランジスタのドレイン領域は、ビットラインに接続される。周辺回路地域は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタなどの周辺トランジスタを含んでなる。
一方、ＮＯＲフラッシュメモリ素子のセル地域は、複数のメモリセル、ビットライン及び共通ソースラインを含んでなるが、ビットラインと共通ソースラインとの間には一つのメモリセルのみが介在する。
したがって、ＮＡＮＤフラッシュメモリ素子は、ＮＯＲフラッシュメモリ素子に比べて高い集積度を示す一方、大きいセル電流を必要とする。ここで、セル電流は、メモリセルに格納された情報を読み出す間、ビットライン及び共通ソースラインを通して流れる電流を意味する。よって、ＮＡＮＤフラッシュメモリ素子のセル電流を増加させるための努力は、ＮＯＲフラッシュメモリ素子に比べてさらに要求されている。その理由は、セル電流が大きいほど、フラッシュメモリ素子のアクセス時間が速くなるためである。結果的に、ＮＡＮＤフラッシュメモリ素子の動作速度を向上させるためには、ビットライン及び／又は共通ソースラインの電気的抵抗を減少させることが要求される。
図１ａは、従来の技術に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図である。図１ｂは、従来の技術に係るＮＡＮＤフラッシュメモリ素子製造方法を説明するために、共通ソースラインが形成されるべき領域に沿って切断した断面図である。
図１ａ及び図１ｂを参照すると、半導体基板１１の所定の領域に互いに平行な複数の素子分離膜１２を形成して、活性領域を画定(define)する。素子分離膜１２は、ＬＯＣＯＳ(local oxidation of silicon)工程又はトレンチ素子分離工程で形成する。最近は、素子の高集積化のためにトレンチ素子分離工程が多く適用されている。ＮＡＮＤフラッシュメモリ素子は、その構造上、セル地域と周辺回路地域に大別されるが、セル地域は複数本のストリングからなり、各ストリングにはソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ１、……、ＭＣｎ及びドレイン選択トランジスタＤＳＴが直列に連結されて形成される。周辺回路地域は、ＰＯＭＯＳトランジスタとＮＭＯＳトランジスタなどの周辺トランジスタＰＴが形成される。その後、これらを電気的に連結させるために金属コンタクト工程を行うが、以下で説明する。
全体構造の上にエッチング停止膜１４を形成した後、エッチング停止膜１４が形成された結果物の全体構造の上に第１層間絶縁膜１５を形成する。第１層間絶縁膜１５の表面を化学的機械的研磨（ＣＭＰ）工程で平坦化した後、共通ソースライン用マスクを用いたエッチング工程で第１層間絶縁膜１５及びエッチング停止膜１４をエッチングして、セルソース領域１３Ｓ及び素子分離膜１２が露出された共通ソースラインコンタクトホールを形成し、共通ソースラインコンタクトホールが充填されるようにドープポリシリコン層（不純物がドープされたポリシリコン層）を形成した後、第１層間絶縁膜１５が露出されるようにドープポリシリコン層を全面エッチングして共通ソースラインＣＳＬを形成する。このような工程を一名セルソースポリプラグ(cell source poly plug)工程と称する。
共通ソースラインＣＳＬを含んだ第１層間絶縁膜１５上に第２層間絶縁膜１８を形成し、ドレインコンタクト用マスクを用いたエッチング工程で第２層間絶縁膜１８、第１層間絶縁膜１５及びエッチング停止膜１４をエッチングして、セルドレイン領域１３Ｄそれぞれが露出したセルドレインコンタクトホールを形成し、セルドレインコンタクトホールが充填されるようにドープポリシリコン層を形成した後、第２層間絶縁膜１８が露出されるようにドープポリシリコン層を全面エッチングしてセルドレインコンタクトプラグＤＣＰを形成する。このような工程を一名セルドレインポリプラグ(cell drain poly plug)工程と称する。
セルドレインコンタクトプラグＤＣＰを含んだ第２層間絶縁膜１８上にトレンチ窒化膜１９及びトレンチ酸化膜２０を順次形成した後、ダマシン(damascene)工程でダマシンパターンを形成する。ダマシンパターンが埋め込まれるように金属を蒸着した後、全面エッチング工程を行って、共通ソースラインＣＳＬに連結される金属配線２２Ｓ、ドレインコンタクトプラグＤＣＰに連結されるビットライン２２Ｄ、周辺トランジスタＰＴのゲートに連結される金属配線２２Ｇ及び周辺トランジスタＰＴのソース／ドレイン接合部１３Ｐに連結される金属配線２２Ｐを形成する。
上述したように従来の技術によれば、共通ソースラインＣＳＬは、第１層間絶縁膜１５によって厚さが決定される。言い換えれば、共通ソースラインＣＳＬの電気的な抵抗は、第１層間絶縁膜１５の厚さが厚いほど減少する。したがって、共通ソースラインＣＳＬの電気的な抵抗を考慮する際、第１層間絶縁膜１５の厚さを減らすのに限界があり、これにより後続の金属コンタクト工程、特にセルドレインコンタクト工程でコンタクトホールのアスペクト比の増加要因として作用してセルドレインコンタクトプラグＤＣＰをまず形成する他はなかった。アスペクト比が大きい場合、周辺トランジスタＰＴのゲートに連結される金属配線２２Ｇ及び周辺トランジスタＰＴのソース／ドレイン接合部１３Ｐに連結される金属配線２２Ｐの形成のためのコンタクト工程を別途のマスク作業で実施するしかない工程上の煩わしさが伴う。結果的に、高性能ＮＡＮＤフラッシュメモリ素子を実現するためには、ビットライン２２Ｄをセルドレイン領域１３Ｄに連結するためのコンタクトホールのアスペクト比が増加することを防止しながら共通ソースラインの抵抗を最小化することが要求される。
したがって、この発明の目的は、共通ソースラインの抵抗を減少させながら、ドレインコンタクトホールのアスペクト比を減少させることが可能なＮＡＮＤフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するため、この発明の実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法は、互いに平行な複数の素子分離膜が形成され、セル地域には、複数本のストリングのそれぞれにセルソース領域を有するソース選択トランジスタ、セル不純物領域を有する複数のメモリセル及びセルドレイン領域を有するドレイン選択トランジスタが直列に連結されて形成され、周辺回路地域には、ソース／ドレイン接合部を有する周辺トランジスタが形成された半導体基板を提供する段階と、前記結果物の形成された半導体基板上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜の一部分をエッチングして前記セルソース領域及びこの領域間の素子分離膜を露出させ、前記露出したソース分離膜をエッチングして、半導体基板が露出される共通ソースラインコンタクトホールを形成する段階と、イオン注入工程を行って前記共通ソースラインコンタクトホールの底面の前記露出した半導体基板にイオン注入領域を形成する段階と、前記イオン注入領域の形成された前記共通ソースラインコンタクトホールに導電性物質を充填して共通ソースラインを形成する段階とを含む。
前記において、前記第１層間絶縁膜を形成する段階の前に、前記結果物の形成された半導体基板上に前記第１層間絶縁膜に対してエッチング選択比の大きいエッチング停止膜を形成する段階をさらに含むことができる。
前記不純物イオン注入工程は、注入エネルギ１５ｋｅＶ〜２５ｋｅＶ、ドーズ量１Ｅ１２（＝１×１０12）〜１Ｅ１４（＝１×１０14）ａｔｏｍｓ／ｃｍ2の範囲で行い、ヒ素又はリンを不純物イオンとして使用する。前記不純物イオン注入工程は、傾斜注入を並行して実施することができる。
この発明によれば、共通ソースラインの抵抗を減少させながらドレインコンタクトホールのアスペクト比を減少できるので、セルドレインコンタクトプラグ工程の省略が可能で、コンタクトマスク工程を減らすことができるため、工程の単純化及び生産性を向上させることができるとともに、工程マージンを確保することができるため、素子の信頼性及び収率を向上させることができる。
以下、添付図面に基づいてこの発明の好適な実施例を説明する。ただし、この発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は、この発明の開示を完全にし、当技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。なお、図面上において、同一の符号は同一の要素を示す。
図２ａないし図６ａは、この発明の実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するための断面図であり、図２ｂないし図６ｂは、この発明の実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために、共通ソースラインが形成されるべき領域に沿って切断した断面図である。
図２ａ及び図２ｂを参照すると、半導体基板３１の所定の領域に互いに平行な複数の素子分離膜３２を形成して活性領域を画定(define)する。素子分離膜３２は、ＬＯＣＯＳ(local oxidation of silicon)工程又はトレンチ素子分離工程で形成し、素子の高集積化のためにはトレンチ素子分離工程で形成することが好ましい。ＮＡＮＤフラッシュメモリ素子は、セル地域と周辺回路地域に大別されるが、セル地域は、複数本のストリングからなり、各ストリングには、ソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ１、……、ＭＣｎ及びドレイン選択トランジスタＤＳＴが直列に連結されて形成される。周辺回路地域は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタなどの周辺トランジスタＰＴ(Peri-Transistor)が形成される。ソース選択トランジスタＳＳＴは、セルソース領域３３Ｓを有し、複数のメモリセルＭＣ１、……、ＭＣｎは、セル不純物領域３３Ｃを有し、ドレイン選択トランジスタＤＳＴは、セルドレイン領域３３Ｄを有し、周辺トランジスタＰＴは、ソース／ドレイン接合部３３Ｐを有する。このような結果物の全体構造の上にエッチング停止膜(etch stop film)３４を形成した後、エッチング停止膜３４の形成された結果物の全体構造の上に第１層間絶縁膜３５を形成する。
前記エッチング停止膜３4は、後続の工程で形成される第１層間絶縁膜３５に対してエッチング選択比の大きい絶縁物質、例えばシリコン窒化物を１０〜５０ｎｍ程度の薄い厚さに結果物の全面に沿って蒸着して形成される。第１層間絶縁膜３５は、酸化物系統のＢＰＳＧ(Boron Phosphorous Silicate Glass)、ＵＳＧ(Undoped Silicate Glass)、ＨＤＰ(High Density Plasma)を４００〜５００ｎｍ程度の厚さに蒸着して形成される。
図３ａ及び図３ｂを参照すると、共通ソースライン用マスク（図示せず）を用いたエッチング工程で第１層間絶縁膜３５及びエッチング停止膜３４をエッチングし、次に各セルソース領域３３Ｓの間のソース分離膜３２の露出した部分をエッチングして、セルソース領域３３Ｓ及び半導体基板３１の一部分が露出された共通ソースラインコンタクトホール３６を形成する。不純物イオン注入工程で共通ソースラインコンタクトホール３６の底面の半導体基板３１にイオン注入領域３７を形成する。これにより、共通ソースラインコンタクトホール３６の底面は、セルソース領域３３Ｓとこの領域３３Ｓの間に形成されたイオン注入領域３７によって連続性の導電性ラインになる。
前記において、共通ソースラインコンタクトホール３６を形成するために行うエッチング工程は、素子分離膜３２までエッチングしなければならないため、露出したセルソース領域３３Ｓがエッチング損傷を被って電気的特性が悪くなるおそれがあるが、後続の不純物イオン注入工程時に不純物イオンが注入されて電気的特性が改善される。イオン注入工程は、注入エネルギ１５ｋｅＶ〜２５ｋｅＶ、ドーズ１Ｅ１２〜１Ｅ１４ａｔｏｍ／ｃｍ2の範囲で行う。この際、使用される不純物としては、ヒ素ＡｓまたはリンＰを使用する。素子分離膜３２が除去された半導体基板３１の傾斜部分にイオン注入領域３７が良好に形成されるようにするために、イオン注入工程時に傾斜注入(tilt implantation)を並行することが好ましく、この傾斜注入をウェーハを回転させながら行うことがさらに好ましい。
一方、エッチング工程によって素子分離膜３２を除去する工程で、素子分離膜３２を完全に除去することが好ましいが、セルソース領域３３Ｓのエッチング損傷が激しくなるおそれがある際には、これを考慮して素子分離膜３２を完全に除去しなくてもよい。この場合、共通ソースラインコンタクトホール３６の底面は、セルソース領域３３Ｓとこの領域３３Ｓの間に形成されたイオン注入領域３７が不連続となり、連続した場合よりは電気的抵抗の面で不利であるが、後続の工程で形成される共通ソースラインによって全てのセルソース領域３３Ｓ及び不連続のイオン注入領域３７が電気的に相互連結されるため、大きい影響はない。
さらに、共通ソースライン用マスクを用いたエッチング工程は、第１層間絶縁膜３５の表面を化学的機会的研磨ＣＭＰ工程で平坦化した後行うことが通常であるが、この発明では、このような研磨工程なしで行うことができる。その理由は、後続の工程を説明することにより理解されるが、共通ソースラインを形成するための全面エッチング工程の際に第１層間絶縁膜３５が一定の厚さだけ除去されて結果的に表面が平坦化されるためである。
図４ａ及び図４ｂを参照すると、共通ソースラインコンタクトホール３６が充填されるように第１層間絶縁膜３５上に４００〜５００ｎｍ程度の厚さに導電性物質、好ましくはドープされたポリシリコン（以下、「ドープポリシリコン」）を蒸着した後、全面エッチング工程でドープポリシリコン層だけでなく、第１層間絶縁膜３５を除去することが可能な厚さだけ、好ましくはソース選択トランジスタＳＳＴの上端面のエッチング停止膜３４が露出されるまで、エッチングを行って、共通ソースラインコンタクトホール３６内にドープポリシリコンが充填された共通ソースラインＣＳＬを形成する。このような工程を一名セルソースポリプラグ(cell source poly plug)工程と称する。
前記において、この発明の共通ソースラインＣＳＬを形成する工程は、第１層間絶縁膜３５を最大限の厚さに除去するため、既存の共通ソースラインを形成する工程と比較する際に、それだけ高さが低くなって後続工程のアスペクト比を減らすことができるという利点はあるが、図５ｂに示すように、セルソース領域３３Ｓ上の厚さ「Ｔ１」が既存の共通ソースラインより薄くなって電気的な抵抗が高くなるという欠点がある。ところが、この発明の共通ソースラインＣＳＬは、素子分離膜３２が除去された部分にドープポリシリコンが充填されてその部分の厚さ「Ｔ２」が比較的厚くなり、それだけでなく、素子分離膜３２が除去された部分の半導体基板３１に形成されたイオン注入領域３７を含むため、それだけ電気的抵抗の面で不利ではない。すなわち、共通ソースラインＣＳＬの抵抗に関連のある第１層間絶縁膜３５の高さを低くすることができるため、後続工程のアスペクト比を減少させることができる。
図５ａ及び図５ｂを参照すると、共通ソースラインＣＳＬを含んだ第１層間絶縁膜３５上に第２層間絶縁膜３８を形成した後、化学的機械的研磨ＣＭＰ工程などで表面を平坦化する。第２層間絶縁膜３８上にトレンチエッチング停止膜３９及びトレンチ絶縁膜４０を順次形成した後、ダマシン工程でダマシンパターン４１Ｓ、４２Ｄ、４１Ｐ及び４１Ｇを同時に形成する。
前記において、第２層間絶縁膜３８は、酸化物系統のＢＰＳ(Boron Phosphorous Silicate Glass)、ＵＳＧ(Undoped Silicate Glass)、ＨＤＰ(High Density Plasma)を４００〜５００ｎｍ程度の厚さに蒸着して形成する。トレンチエッチング停止膜３９は、後続の工程で形成されるトレンチ絶縁膜４０に対してエッチング選択比の大きい絶縁物質、例えばシリコン窒化物を１０〜５０ｎｍ程度の薄い厚さに第２層間絶縁膜３８上に蒸着して形成する。トレンチ絶縁膜４０は、酸化物系統のＢＰＳ(Boron Phosphorous Silicate Glass)、ＵＳＧ(Undoped Silicate Glass)、ＨＤＰ(High Density Plasma)を２５０〜３５０ｎｍ程度の厚さに蒸着して形成する。
共通ソースラインコンタクト用ダマシンパターン４１Ｓ、セルドレインコンタクト用ダマシンパターン４１Ｄ、周辺トランジスタのソース／ドレインコンタクト用ダマシンパターン４１Ｐ及び周辺トランジスタのゲートコンタクト用ダマシンパターン４１Ｇそれぞれは、１回のダマシン工程で同時に形成される。これは、前述したように、共通ソースラインＣＳＬ形成工程の際に第１層間絶縁膜３４を最大限エッチングしたため、ダマシンパターン４１Ｓ、４１Ｄ、４１Ｐ及び４１Ｇそれぞれのコンタクトホール部分のアスペクト比が低くなって可能である。アスペクト比が最も高くて密集するように形成されるセルドレイン領域３３Ｄのコンタクトホール部分の場合、従来ではアスペクト比が１１：１程度と高いため、必ずセルドレインポリプラグ工程を行ってコンタクトホールの内部にセルドレインコンタクトプラグをまず形成した後、ビットラインを別個の工程で形成する他はなかったが、この発明の場合、アスペクト比が８.５：１程度に減らすことができるため、セルドレインコンタクトプラグ工程なしでコンタクトホールの部分に金属を埋め込むことができる。
一方、この発明の共通ソースラインＣＳＬ形成のための工程を適用し、以後の工程を前記この発明の実施例で説明した方法ではなく、通常の方法、すなわち、セルドレインコンタクトプラグ工程などが使用される通常の方法を適用して、ＮＡＮＤフラッシュメモリ素子を製造することができる。この場合、工程の単純化は得ることができないが、アスペクト比の減少による工程安定性を得ることができるため、素子の工程マージンを高めることができる。
図６ａ及び図６ｂを参照すると、ダマシンパターン４１Ｓ、４１Ｄ、４１Ｐ及び４１Ｇが埋め込まれるように全体構造上に金属を蒸着した後、トレンチ絶縁膜４０の上部表面が露出するまで全面エッチング工程を行い、共通ソースラインＣＳＬに連結される金属配線４２Ｓ、セルドレイン領域３３Ｄに連結されるビットライン４２Ｄ、周辺トランジスタＰＴのゲートに連結される金属配線４２Ｇ、及び周辺トランジスタＰＴのソース／ドレイン接合部３３Ｐに連結される金属配線４２Ｐをそれぞれ形成する。
この発明は、好適な実施例を参照して説明されたこの出願の特定分野に制限されず、むしろ、この発明の範囲は、この出願の特許請求の範囲によって理解されるべきである。
１１、３１ 半導体基板
１２、３２ 素子分離膜
１３Ｓ、３３Ｓ セルソース領域
１３Ｃ、３３Ｃ セル不純物領域
１３Ｄ、３３Ｄ セルドレイン領域
１３Ｐ、３３Ｐ ソース／ドレイン接合部
１４、３４ エッチング停止膜
１５、３５ 第１層間絶縁膜
３６ 共通ソースラインコンタクトホール
３７ イオン注入領域
１８、３８ 第２層間絶縁膜
１９、３９ トレンチエッチング停止膜
２０、４０ トレンチ絶縁膜
４１Ｓ 共通ソースラインコンタクト用ダマシンパターン
４１Ｄ セルドレインコンタクト用ダマシンパターン
４１Ｐ 周辺トランジスタのソース／ドレインコンタクト用ダマシンパターン
４１Ｇ 周辺トランジスタのゲートコンタクト用ダマシンパターン
２２Ｓ、４２Ｓ セルソース用金属配線
２２Ｄ、４２Ｄ ビットライン
２２Ｐ、４２Ｐ 周辺トランジスタのゲート用金属配線
２２Ｇ、４２Ｇ 周辺トランジスタのソース／ドレイン接合部用金属配線
ＳＳＴ ソース選択トランジスタ
ＭＣ１、……、ＭＣｎ メモリセル
ＤＳＴ ドレイン選択トランジスタ
ＰＴ 周辺トランジスタ
ＣＳＬ 共通ソースライン
ＤＣＰ ドレインコンタクトプラグ
１２、３２ 素子分離膜
１３Ｓ、３３Ｓ セルソース領域
１３Ｃ、３３Ｃ セル不純物領域
１３Ｄ、３３Ｄ セルドレイン領域
１３Ｐ、３３Ｐ ソース／ドレイン接合部
１４、３４ エッチング停止膜
１５、３５ 第１層間絶縁膜
３６ 共通ソースラインコンタクトホール
３７ イオン注入領域
１８、３８ 第２層間絶縁膜
１９、３９ トレンチエッチング停止膜
２０、４０ トレンチ絶縁膜
４１Ｓ 共通ソースラインコンタクト用ダマシンパターン
４１Ｄ セルドレインコンタクト用ダマシンパターン
４１Ｐ 周辺トランジスタのソース／ドレインコンタクト用ダマシンパターン
４１Ｇ 周辺トランジスタのゲートコンタクト用ダマシンパターン
２２Ｓ、４２Ｓ セルソース用金属配線
２２Ｄ、４２Ｄ ビットライン
２２Ｐ、４２Ｐ 周辺トランジスタのゲート用金属配線
２２Ｇ、４２Ｇ 周辺トランジスタのソース／ドレイン接合部用金属配線
ＳＳＴ ソース選択トランジスタ
ＭＣ１、……、ＭＣｎ メモリセル
ＤＳＴ ドレイン選択トランジスタ
ＰＴ 周辺トランジスタ
ＣＳＬ 共通ソースライン
ＤＣＰ ドレインコンタクトプラグ
Claims (10)
- 互いに平行な複数の素子分離膜が形成され、セル地域には複数本のストリングのそれぞれにセルソース領域を有するソース選択トランジスタ、セル不純物領域を有する複数のメモリセル及びセルドレイン領域を有するドレイン選択トランジスタが直列に連結されて形成され、周辺回路地域にはソース／ドレイン接合部を有する周辺トランジスタが形成された半導体基板を提供する段階と、
前記結果物が形成された半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜の一部分をエッチングして前記セルソース領域及びこの領域の間の素子分離膜を露出させ、前記露出したソース分離膜をエッチングして、半導体基板が露出される共通ソースラインコンタクトホールを形成する段階と、
イオン注入工程を行って前記共通ソースラインコンタクトホールの底面の前記露出した半導体基板にイオン注入領域を形成する段階と、
前記イオン注入領域が形成された前記共通ソースラインコンタクトホールに導電性物質を充填して共通ソースラインを形成する段階と
を含んでなるＮＡＮＤフラッシュメモリ素子の製造方法。 - 請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法であって、
前記第１層間絶縁膜を形成する段階の前に、さらに、前記結果物の形成された半導体基板上に前記第１層間絶縁膜に対してエッチング選択比の大きいエッチング停止膜を形成する段階を含む
ことを特徴とする製造方法。 - 請求項２に記載のＮＡＮＤフラッシュメモリ素子の製造方法において、
前記共通ソースラインコンタクトホールを形成する段階は、前記第１層間絶縁膜の一部分をエッチングして前記エッチング停止膜を露出させる段階と、前記露出したエッチング停止膜をエッチングし、前記セルソース領域及びこの領域の間の素子分離膜を露出させ、前記露出した素子分離膜をエッチングして半導体基板を露出させる段階とを含む
ことを特徴とする製造方法。 - 請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法において、
前記共通ソースラインコンタクトホールは、その底面が前記セルソース領域と前記セルソース領域同士の間に形成された前記イオン注入領域によって連続性の導電性ラインからなる
ことを特徴とする製造方法。 - 請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法において、
前記不純物イオン注入工程は、 注入エネルギ１５ｋｅＶ〜２５ｋｅＶ、ドーズ１Ｅ１２〜１Ｅ１４ａｔｏｍｓ／ｃｍ2の範囲で行い、ヒ素又はリンを不純物イオンとして使用する
ことを特徴とする製造方法。 - 請求項５に記載のＮＡＮＤフラッシュメモリ素子の製造方法において、
前記不純物イオン注入工程は、傾斜注入を並行して実施する
ことを特徴とする製造方法。 - 請求項６に記載のＮＡＮＤフラッシュメモリ素子の製造方法において、
前記傾斜注入の際にウェーハを回転させる
ことを特徴とする製造方法。 - 請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法において、
前記共通ソースラインを形成する段階は、前記イオン注入領域の形成された前記共通ソースラインコンタクトホールが充填されるように前記第１層間絶縁膜上に前記伝導性物質でドープされたポリシリコンを蒸着する段階と、全面エッチング工程で前記第１層間絶縁膜が一定の厚さだけ除去されるまで、前記蒸着されたドープポリシリコン層をエッチングする段階とを含む
ことを特徴とする製造方法。 - 請求項８に記載のＮＡＮＤフラッシュメモリ素子の製造方法において、
前記全面エッチング工程は、前記ソース選択トランジスターの上端面が露出する時点まで行う
ことを特徴とする製造方法。 - 請求項１記載のＮＡＮＤフラッシュメモリ素子の製造方法であって、
前記共通ソースラインを形成する段階の後、さらに、前記共通ソースラインを含んだ前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にトレンチエッチング停止膜及びトレンチ絶縁膜を順次形成する段階と、ダマシン工程で多数のダマシンパターンを同時に形成する段階と、前記ダマシンパターンを金属で充填して、前記共通ソースラインに連結される金属配線、前記セルドレイン領域に連結されるビットライン、前記周辺トランジスターのゲートに連結される金属配線、及び前記周辺トランジスターの前記ソース／ドレイン接合部に連結される金属配線をそれぞれ形成する段階を含む
ことを特徴とする製造方法。
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| KR100739989B1 (ko) * | 2006-06-29 | 2007-07-16 | 주식회사 하이닉스반도체 | 낸드형 플래쉬 메모리소자의 제조 방법 |
| US7435648B2 (en) * | 2006-07-26 | 2008-10-14 | Macronix International Co., Ltd. | Methods of trench and contact formation in memory cells |
| KR100811442B1 (ko) * | 2007-02-09 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
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| KR100318683B1 (ko) * | 1998-12-17 | 2001-12-28 | 윤종용 | 산화막/질화막/산화막 유전층의 형성방법 |
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| US6894341B2 (en) * | 2001-12-25 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245538A (ja) * | 2005-02-28 | 2006-09-14 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006302960A (ja) * | 2005-04-15 | 2006-11-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007103862A (ja) * | 2005-10-07 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8183114B2 (en) | 2005-10-07 | 2012-05-22 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof for reducing the area of the memory cell region |
| JP2008118085A (ja) * | 2006-10-31 | 2008-05-22 | Hynix Semiconductor Inc | フラッシュメモリ素子及びその製造方法 |
| JP2009289949A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010114380A (ja) * | 2008-11-10 | 2010-05-20 | Toshiba Corp | 半導体装置 |
| US11191170B2 (en) * | 2019-07-23 | 2021-11-30 | Michael Casey | Silicone contact element |
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