KR20050108141A - 낸드 플래쉬 메모리 소자의 제조 방법 - Google Patents

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KR20050108141A
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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 지역의 드레인 콘택홀들과 주변회로 지역의 금속 콘택홀들을 동시에 형성하고, 텅스텐을 증착한 후 텅스텐 플러그 에치 백 공정으로 셀 지역의 드레인 콘택 플러그들과 주변회로 지역의 금속 콘택 플러그들을 동시에 형성하고, 이후 싱글 다마신 공정으로 셀 지역 및 주변회로 지역에 다마신 패턴들을 형성하되, 드레인 콘택 플러그들 및 금속 콘택 플러그들이 돌출 되도록 하고, 이후, 다마신 패턴들을 금속으로 매립하여 금속배선들을 형성하므로, 기존에 층간 절연막과의 식각 선택비 없이 실시하는 셀 드레인 폴리 플러그 에치 백 공정에서 발생하는 드레인 콘택 플러그들 간의 단락을 방지할 수 있을 뿐만 아니라 공정 중에 발생하는 콘택 플러그들의 손실을 방지할 수 있다.

Description

낸드 플래쉬 메모리 소자의 제조 방법 {Method of manufacturing NAND flash memory device}
본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 셀 지역의 드레인 콘택 플러그 및 드레인 콘택 플러그에 연결된 금속배선을 안정적으로 형성할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자의 셀에 저장된 정보는 전원이 차단 될 지라도 소멸되지 않는다. 따라서, 플래쉬 메모리 소자는 메모리 카드 등에 널리 적용된다. 플래쉬 메모리 소자는 두 가지로 분류된다. 그 하나는 낸드형(NAND-Type) 플래쉬 메모리 소자이고, 다른 하나는 노어형(NOR-Type) 플래쉬 메모리 소자이다.
낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있다. 셀 지역은 복수개의 스트링으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터, 복수개의 메모리 셀 및 드레인 선택 트랜지스터가 직렬로 연결된다. 소오스 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속되고, 드레인 선택 트랜지스터의 드레인 영역은 비트라인과 접속된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터들로 구성된다.
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 2a는 종래 셀 드레인 플러그 폴리 에치 백 공정에서의 드레인 콘택 플러그들 간에 스페이스 어택을 보여주는 SEM 사진이고, 도 2b는 종래 듀얼 다마신 공정에서 콘택 식각시 포토레지스트 마진과 얼라인 마진에 의해 트렌치 라인이 어택 받은 것을 보여주는 SEM 사진이다.
도 1을 참조하면, 반도체 기판(11)의 소정영역에 서로 평행한 복수개의 소자 분리막들(도시 안됨)을 형성하여 활성영역을 한정(define)한다. 낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있는데, 셀 지역은 복수개의 스트링으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SST), 복수개의 메모리 셀들(MC1, · · · , MCn) 및 드레인 선택 트랜지스터(DST)가 직렬로 연결되어 형성된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터(PT)가 형성된다. 이후, 이들을 전기적으로 연결시키기 위해 금속 콘택 공정을 실시하는데, 이하에서 설명된다.
전체 구조상에 식각 정지막(14)을 형성한 후, 식각 정지막(14)이 형성된 결과물 전체 구조상에 제 1 층간 절연막(15)을 형성한다. 공통 소오스 라인용 마스크를 사용한 식각 공정으로 제 1 층간 절연막(15) 및 식각 정지막(14)을 식각하여 셀 소오스 영역들(13S) 및 소자 분리막들(12)이 노출된 공통 소오스 라인 콘택홀을 형성하고, 공통 소오스 라인 콘택홀이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 1 층간 절연막(15)이 노출되도록 도프트 폴리실리콘층을 전면 식각하여 공통 소오스 라인(CSL)을 형성한다. 이러한 공정을 일명 셀 소오스 폴리 플러그(cell source poly plug) 공정이라 칭한다.
공통 소오스 라인(CSL)을 포함한 제 1 층간 절연막(15) 상에 제 2 층간 절연막(18)을 형성하고, 드레인 콘택용 마스크를 사용한 식각 공정으로 제 2 층간 절연막(18), 제 1 층간 절연막(15) 및 식각 정지막(14)을 식각하여 셀 드레인 영역(13D) 각각이 노출된 셀 드레인 콘택홀들을 형성하고, 셀 드레인 콘택홀들이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 2 층간 절연막(18)이 노출되도록 도프트 폴리실리콘층을 에치 백(etch back)하여 셀 드레인 콘택 플러그들(DCP)을 형성한다. 이러한 공정을 일명 셀 드레인 폴리 플러그(cell drain poly plug) 공정이라 칭한다.
셀 드레인 콘택 플러그들(DCP)을 포함한 제 2 층간 절연막(18) 상에 트렌치 식각 정지막(19) 및 트렌치 절연막(20)을 순차적으로 형성한 후, 듀얼 다마신(dual damascene) 공정으로 듀얼 다마신 패턴들을 형성한다. 듀얼 다마신 패턴들이 매립되도록 금속을 증착한 후, 전면 식각 공정을 실시하여 공통 소오스 라인(CSL)에 연결되는 금속배선(22S), 드레인 콘택 플러그(DCP)에 연결되는 금속배선(22D), 주변 트랜지스터(PT)의 게이트에 연결되는 금속배선(22G) 및 주변 트랜지스터(PT)의 소오스/드레인 접합부(13P)에 연결되는 금속배선(22P)을 형성한다.
상술한 바와 같이, 종래의 기술에 따르면, 셀 지역의 드레인 콘택 플러그들(DCP)을 폴리실리콘으로 형성하고, 전체 지역에 트렌치 절연막(20)을 증착한 후, 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴들을 형성하며, 이때, 주변회로 지역에는 듀얼 다마신 패턴의 콘택홀이 하부 구성 요소와 연결되도록 형성되며, 이후, 금속 증착 및 화학적 기계적 연마(CMP) 공정으로 전체 지역에 금속배선들(22S, 22D, 22P 및 22G)을 형성한다. 그런데, 화학적 기계적 연마 공정을 절약하기 위해 도입한 셀 드레인 폴리 플러그 공정의 에치 백 공정에서는 평탄화 특성을 유지하기 위하여 드레인 콘택 플러그(DCP)의 형성 물질인 폴리실리콘과 제 2 층간 절연막(18)의 형성 물질인 옥사이드와의 식각 선택비가 1 : 1 이 되도록 식각하는데, 이와 같이 에치 백 공정을 실시하게 되면, 도 2a의 SEM 사진에 나타난 바와 같이, 드레인 콘택 플러그들 간에 스페이스 어택(space attack)을 유발하고 있어 후속의 금속 배선들 간에 단락의 원인(source)이 되고 있으며, 드레인 콘택 플러그 형성 물질로 폴리실리콘을 사용하므로 인한 높은 저항을 줄이기 위해 폴리실리콘에 불순물을 고농도로 도핑 하려고 시도하고 있으나 후속 열 공정에서 도핑된 불순물이 반도체 기판으로 확산되는 문제가 있어 일정 값 이상의 농도를 주입하지 못하고 있다. 또한, 듀얼 다마신 공정은 소자의 축소(shrink)가 진행되면, 도 2b의 SEM 사진에 나타난 바와 같이, 드레인 콘택 플러그와 금속배선의 오버레이 마진(overlay margin)이 없는 곳에서는 드레인 콘택 플러그 사이의 층간 절연막이 어택을 받게 되어 크로스-토크(cross-talk) 문제 및 금속배선 단락 문제를 유발하게 된다.
따라서, 본 발명은 셀 지역의 드레인 콘택 플러그 및 드레인 콘택 플러그에 연결된 금속배선을 안정적으로 형성할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 낸드 플래쉬 메모리 소자의 제조 방법은 공통 소오스 라인까지의 하부 공정이 진행된 기판이 제공되고, 상기 공통 소오스 라인을 포함한 전체 구조상에 층간 절연막을 형성하는 단계; 셀 지역의 드레인 콘택홀들 및 주변회로 지역의 금속 콘택홀들을 동시에 형성하는 단계; 상기 콘택홀들에 콘택 플러그 물질을 매립하여 드레인 콘택 플러그들 및 금속 콘택 플러그들을 동시에 형성하는 단계; 상기 콘택 플러그들을 포함한 상기 층간 절연막 상에 트렌치 절연막을 형성하는 단계; 싱글 다마신 공정으로 셀 지역 및 주변회로 지역에 다마신 패턴들을 형성하는 단계; 및 상기 다마신 패턴 내에 금속을 매립하여 금속배선들을 형성하는 단계를 포함한다.
상기 드레인 콘택 플러그들 및 상기 금속 콘택 플러그들은 상기 드레인 콘택홀들 및 상기 금속 콘택홀들을 콘택 플러그 물질로 매립하고, 플러그 에치 백 공정이나 화학적 기계적 연마 공정을 실시하여 형성하며, 상기 플러그 에치 백 공정이나 화학적 기계적 연마 공정은 콘택 플러그 물질과 상기 층간 절연막의 형성 물질과의 식각 선택비가 큰 식각제를 사용하여 실시한다.
상기 콘택 플러그 물질은 텅스텐이다.
상기 싱글 다마신 공정은 상기 콘택 플러그들의 상단부가 충분히 노출되도록 식각 타겟을 설정하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(31)의 소정영역에 서로 평행한 복수개의 소자 분리막들(도시 안됨)을 형성하여 활성영역을 한정(define)한다. 소자 분리막들은 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자 분리 공정으로 형성하며, 소자의 고집적화를 위해 트렌치 소자 분리 공정으로 형성하는 것이 바람직하다. 낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있는데, 셀 지역은 복수개의 스트링(string)으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SST), 복수개의 메모리 셀들(MC1, · · · , MCn) 및 드레인 선택 트랜지스터(DST)가 직렬로 연결되어 형성된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터(Peri-Transistor; PT)가 형성된다. 소오스 선택 트랜지스터(SST)는 셀 소오스 영역(33S)을 가지며, 복수개의 메모리 셀들(MC1, · · · , MCn)은 셀 불순물 영역(33C)을 가지며, 드레인 선택 트랜지스터(DST)는 셀 드레인 영역(33D)을 가지며, 주변 트랜지스터(PT)는 소오스/드레인 접합부(33P)를 가진다. 이러한 결과물의 전체 구조상에 식각 정지막(etch stop film; 34)을 형성한 후, 식각 정지막(34)이 형성된 결과물 전체 구조상에 제 1 층간 절연막(35)을 형성한다.
공통 소오스 라인용 마스크를 사용한 식각 공정으로 제 1 층간 절연막(35) 및 식각 정지막(34)을 식각하고, 계속해서 각 셀 소오스 영역들(33S) 사이의 소자 분리막들의 노출된 부분을 식각하여 셀 소오스 영역들(33S) 및 반도체 기판(31)의 일부분이 노출된 공통 소오스 라인 콘택홀을 형성한다. 불순물 이온주입 공정으로 공통 소오스 라인 콘택홀 저면의 반도체 기판(31)에 이온주입 영역(도시 안됨)을 형성하여 공통 소오스 라인 콘택홀 저면이 셀 소오스 영역들(33S)과 이 영역들(33S) 사이에 형성된 이온주입 영역에 의해 연속성의 도전성 라인이 된다.
공통 소오스 라인 콘택홀이 채워지도록 제 1 층간 절연막(35) 상에 도전성 물질 바람직하게는 도프트 폴리실리콘을 증착한 후, 전면 식각 공정으로 도프트 폴리실리콘을 식각하여 공통 소오스 라인 콘택홀 내에 도프트 폴리실리콘이 채워진 공통 소오스 라인(CSL)이 형성된다. 이러한 공정을 일명 셀 소오스 폴리 플러그(cell source poly plug) 공정이라 칭한다.
이와 같이, 공통 소오스 라인(CSL)까지의 하부 공정을 진행한 후, 공통 소오스 라인(CSL)을 포함한 전체 구조 상에 제 2 층간 절연막(36)을 형성한다. 콘택용 마스크를 사용한 식각 공정으로 제 2 층간 절연막(36), 제 1 층간 절연막(35) 및 식각 정지막(34)을 식각하여, 셀 지역에 셀 드레인 영역(33D) 각각이 노출된 셀 드레인 콘택홀들(37a)을 형성하고, 동시에 주변회로 지역에 소오스/드레인 접합부(33P) 및 게이트 각각이 노출되는 금속 콘택홀들(37b)이 형성된다.
상기에서, 식각 정지막(35)은 후속 공정에서 형성되는 제 1 층간 절연막(35)에 대하여 식각 선택비가 큰 절연물질, 예를 들어, 실리콘 질화물을 100 내지 500Å 정도의 얇은 두께로 결과물 전면을 따라 증착하여 형성된다. 제 1 및 제 2 층간 절연막(35 및 36)은 산화물 계통인 BPSG(Boron Phosphorous Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma)를 사용하여 형성하며, 제 2 층간 절연막(36)은 후속 콘택 플러그 형성을 위한 식각 공정시 콘택 플러그의 손실(loss)을 고려하여 실제 소자에 적용되는 두께보다 더 두껍게 형성한다.
도 3b를 참조하면, 콘택 플러그 물질 예를 들어 텅스텐을 사용하여 드레인 콘택홀들(37a) 및 금속 콘택홀들(37b)을 매립하고, 플러그 에치 백 공정이나 화학적 기계적 연마(CMP) 공정으로 셀 지역에 드레인 콘택 플러그들(DCP)과 주변회로 지역에 금속 콘택 플러그들(MCP)을 동시에 형성한다. 콘택 플러그들(DCP 및 MCP)의 형성 물질로 텅스텐을 사용하므로 기존의 폴리실리콘보다 저항이 낮아 셀 지역 및 주변회로 지역 구분 없이 콘택 플러그들(DCP 및 MCP)을 동시에 형성할 수 있다.
상기에서, 플러그 에치 백 공정이나 화학적 기계적 연마 공정은 콘택 플러그들(DCP 및 MCP)의 형성 물질인 텅스텐과 제 2 층간 절연막(36)의 형성 물질인 옥사이드와의 식각 선택비가 큰 식각제를 사용하여 제 2 층간 절연막(36)이 식각 어택(etch attack)을 받지 않게 실시하며, 이로 인하여 드레인 콘택홀들(37a) 및 금속 콘택홀들(37b) 각각의 상단 모서리는 어택이 발생되지 않는다. 이와 같이 식각 선택비가 큰 식각제를 사용함에 의해 콘택 플러그들(DCP 및 MCP)은 식각량이 많아 제 2 층간 절연막(36)의 상단부보다 낮게 형성된다.
도 3c를 참조하면, 콘택 플러그들(DCP 및 MCP)을 포함한 제 2 층간 절연막(36) 상에 트렌치 절연막(38)을 형성한다. 싱글 다마신(single damascene) 공정으로 셀 지역의 공통 소오스 라인 콘택용 다마신 패턴(39S) 및 셀 드레인 콘택용 다마신 패턴(39D)과, 주변회로 지역의 주변 트랜지스터의 소오스/드레인 콘택용 다마신 패턴(39P) 및 주변 트랜지스터의 게이트 콘택용 다마신 패턴(39G)을 형성한다. 이들 다마신 패턴들(39S, 39D, 39P 및 39G)은 싱글 다마신 공정으로 동시에 형성된다.
상기에서, 트렌치 절연막(38)은 산화물 계통인 BPSG(Boron Phosphorous Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma), 저유전 상수(low-k)의 절연물 등을 증착하여 형성된다. 싱글 다마신 공정은 트렌치 식각 정지막 없이 트렌치 절연막(38)만을 형성한 후 금속배선이 될 부분을 식각하는데, 이때 식각 타겟(etch target)은 식각 가스 화학제(etch gas chemistry)와 압력, 전력 등의 파라미터(parameter)를 조절하여 마이크로 트렌치(μ-trench) 현상이 발생하지 않도록 하면서 콘택 플러그들(DCP 및 MCP)의 상단부가 충분히 노출되도록 한다. 이와 같이 싱글 다마신 공정을 적용하므로, 드레인 콘택 플러그와 금속배선의 오버레이 마진(overlay margin)이 없는 곳에서 드레인 콘택 플러그 사이의 층간 절연막이 어택을 받게 되어 크로스-토크(cross-talk) 문제 및 금속배선 단락 문제를 유발하는 등의 기존 듀얼 다마신 공정에 나타나는 문제가 해결된다.
도 3d를 참조하면, 다마신 패턴들(39S, 39D, 39P 및 39G)이 매립되도록 전체구조 상에 금속을 증착한 후, 트렌치 절연막(38)의 상부 표면이 노출될 때까지 화학적 기계적 연마(CMP)와 같은 전면 식각 공정을 실시하여 공통 소오스 라인(CSL)에 연결되는 금속배선(40S), 셀 드레인 영역(40D)에 연결되는 금속배선(40D), 주변 트랜지스터(PT)의 게이트에 연결되는 금속배선(40G) 및 주변 트랜지스터(PT)의 소오스/드레인 접합부(33P)에 연결되는 금속배선(40P)을 각각 형성한다.
본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이, 본 발명은 셀 지역의 드레인 콘택홀들과 주변회로 지역의 금속 콘택홀들을 동시에 형성하고, 셀 지역의 드레인 콘택 플러그들과 주변회로 지역의 금속 콘택 플러그들을 동시에 형성하고, 싱글 다마신 공정을 적용하여 셀 지역 및 주변회로 지역에 금속배선들을 형성하므로, 기존에 층간 절연막과의 식각 선택비 없이 실시하는 셀 드레인 폴리 플러그 에치 백 공정에서 발생하는 드레인 콘택 플러그들 간의 단락을 방지할 수 있을 뿐만 아니라 공정 중에 발생하는 콘택 플러그들의 손실 방지할 수 있고, 양호한 패턴 형상의 싱글 다마신 패턴을 얻을 수 있어 금속배선의 불량을 방지할 수 있고, 콘택 공정의 스킴(scheme) 단순화로 비용 절감(cost down)을 이룰 수 있다. 따라서 본 발명은 소자의 수율 및 신뢰성을 향상시킬 수 있으며, 소자의 고집적화를 실현할 수 있다.
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도;
도 2a는 종래 셀 드레인 플러그 폴리 에치 백 공정에서의 드레인 콘택 플러그들 간에 스페이스 어택을 보여주는 SEM 사진;
도 2b는 종래 듀얼 다마신 공정에서 콘택 식각시 포토레지스트 마진과 얼라인 마진에 의해 트렌치 라인이 어택 받은 것을 보여주는 SEM 사진; 및
도 3a 내지 도 3d는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 31: 반도체 기판 13S, 33S: 셀 소오스 영역
13C, 33C: 셀 불순물 영역 13D, 33D: 셀 드레인 영역
13P, 33P: 소오스/드레인 접합부 14, 34: 식각 정지막
15, 35: 제 1 층간 절연막 18, 36: 제 2 층간 절연막
19: 트렌치 식각 정지막 37a: 드레인 콘택홀
37b: 금속 콘택홀 20, 38: 트렌치 절연막
39S: 공통 소오스 라인 콘택용 다마신 패턴
39D: 셀 드레인 콘택용 다마신 패턴
39P: 주변 트랜지스터의 소오스/드레인 콘택용 다마신 패턴
39G: 주변 트랜지스터의 게이트 콘택용 다마신 패턴
22S, 40S: 셀 소오스용 금속배선
22D, 40D: 셀 드레인용 금속배선
22P, 40P; 주변 트랜지스터의 게이트용 금속배선
22G, 40G: 주변 트랜지스터의 소오스/드레인 접합부용 금속배선
SST: 소오스 선택 트랜지스터 MC1, · · · , MCn: 메모리 셀
DST: 드레인 선택 트랜지스터 PT: 주변 트랜지스터
CSL: 공통 소오스 라인 DCP: 드레인 콘택 플러그
MCP: 금속 콘택 플러그

Claims (5)

  1. 공통 소오스 라인까지의 하부 공정이 진행된 기판이 제공되고, 상기 공통 소오스 라인을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계;
    셀 지역의 드레인 콘택홀들 및 주변회로 지역의 금속 콘택홀들을 동시에 형성하는 단계;
    상기 콘택홀들에 콘택 플러그 물질을 매립하여 드레인 콘택 플러그들 및 금속 콘택 플러그들을 동시에 형성하는 단계;
    상기 콘택 플러그들을 포함한 상기 층간 절연막 상에 트렌치 절연막을 형성하는 단계;
    싱글 다마신 공정으로 셀 지역 및 주변회로 지역에 다마신 패턴들을 형성하는 단계; 및
    상기 다마신 패턴 내에 금속을 매립하여 금속배선들을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 드레인 콘택 플러그들 및 상기 금속 콘택 플러그들은 상기 드레인 콘택홀들 및 상기 금속 콘택홀들을 콘택 플러그 물질로 매립하고, 플러그 에치 백 공정이나 화학적 기계적 연마 공정을 실시하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 플러그 에치 백 공정이나 화학적 기계적 연마 공정은 콘택 플러그 물질과 상기 층간 절연막의 형성 물질과의 식각 선택비가 큰 식각제를 사용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항 내지 제 3 항 중에 어느 하나의 항에 있어서,
    상기 콘택 플러그 물질은 텅스텐인 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 싱글 다마신 공정은 상기 콘택 플러그들의 상단부가 충분히 노출되도록 식각 타겟을 설정하여 실시하는 플래쉬 메모리 소자의 제조 방법.
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