KR20050086294A - 낸드 플래쉬 메모리 소자의 제조 방법 - Google Patents

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KR20050086294A
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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 지역 및 주변회로 지역 각각에 트랜지스터들을 형성하고, 다층 구조의 층간 절연막을 형성한 후에 다마신 공정을 이용한 금속 배선 공정시 주변 트랜지스터의 게이트 측벽 및 소오스/드레인 접합부가 노출되는 다마신 패턴을 형성하고, 텅스텐 등의 금속을 매립하여 게이트 측벽 및 소오스/드레인 접합부와 동시에 연결되는 금속배선을 형성하므로, 주변 트랜지스터의 게이트 측벽을 통해 ONO 유전체막의 상하부층이 전기적으로 연결된 구조를 얻을 수 있어 금속 배선 콘택 공정의 단순화 및 콘택 공정 마진을 확보할 수 있다.

Description

낸드 플래쉬 메모리 소자의 제조 방법 {Method of manufacturing NAND flash memory device}
본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 콘택 공정을 개선할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자의 셀에 저장된 정보는 전원이 차단 될 지라도 소멸되지 않는다. 따라서, 플래쉬 메모리 소자는 메모리 카드 등에 널리 적용된다. 플래쉬 메모리 소자는 두 가지로 분류된다. 그 하나는 낸드형(NAND-Type) 플래쉬 메모리 소자이고, 다른 하나는 노어형(NOR-Type) 플래쉬 메모리 소자이다.
낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있다. 셀 지역은 복수개의 스트링으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터, 복수개의 메모리 셀 및 드레인 선택 트랜지스터가 직렬로 연결된다. 소오스 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속되고, 드레인 선택 트랜지스터의 드레인 영역은 비트라인과 접속된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터들로 구성된다.
낸드 플래쉬 메모리 소자의 경우 다른 소자와 비교하여 게이트 콘택을 형성시키는 방법이 다르다. 그 이유는 게이트 물질 사이에 ONO 유전체막이 존재하므로 해서 이를 제거하고 게이트 콘택을 형성하여야 하기 때문이다.
도 1은 종래 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 웰(well) 공정 및 문턱전압 조절(Vt adjustment) 공정을 진행한 후, 셀프 얼라인 쉘로우 트렌치 아이소레이션(SA-STI) 공정을 위하여, 반도체 기판(110) 상에 터널 산화막(111), 플로팅 게이트용 제 1 폴리실리콘층(112a) 및 질화막(도시 않음)을 형성하고, 소자 분리용 마스크를 사용한 소자 분리용 트렌치 식각 공정, 웰 산화 공정, 소자 분리용 절연막 증착 공정, 화학적기계적 연마 공정 및 질화막 제거 공정을 통해 반도체 기판(110)의 필드 영역에 복수개의 소자 분리막들(도시 안됨)을 형성하여 액티브 영역을 정의(define)한다.
소자 분리막들이 형성된 전체 구조 상에 플로팅 게이트용 제 2 폴리실리콘층(112b)을 형성한 후, 플로팅 게이트용 마스크를 사용한 식각 공정으로 소자 분리막에 일부 중첩되면서 액티브 영역을 덮도록 플로팅 게이트용 제 2 폴리실리콘층(112b)을 패터닝 한다. 패터닝된 플로팅 게이트용 제 2 폴리실리콘층(112b)을 포함한 전체 구조상에 ONO 유전체막(113)을 형성한다. ONO 유전체막(113) 상에 컨트롤 게이트용 폴리실리콘층(114), 컨트롤 게이트용 금속-실리사이드층(115) 및 하드 마스크층(116)을 형성한 후, 컨트롤 게이트용 마스크를 사용한 식각 공정으로 하드 마스크층(116), 컨트롤 게이트용 금속-실리사이드층(115), 컨트롤 게이트용 폴리실리콘층(114), 유전체막(113), 패터닝된 플로팅 게이트용 제 2 폴리실리콘층(112b) 및 플로팅 게이트용 제 1 폴리실리콘층(112a)을 패터닝하여 셀 지역 및 주변회로 지역 각각에 게이트들을 형성하고, 게이트들 각각의 측벽에 게이트 스페이서(117)한다. 이후, 소오스/드레인 이온 주입 공정을 통해 셀 소오스 영역(118S), 셀 불순물 영역(118C), 셀 드레인 영역(118D) 및 소오스/드레인 접합부(118P)를 형성한다.
상기한 공정의 결과, 셀 지역은 복수개의 스트링(string)으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SST), 복수개의 메모리 셀들(MC1 ~ MCn) 및 드레인 선택 트랜지스터(DST)가 직렬로 연결되어 형성된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터(Peri-Transistor; PT)가 형성된다. 소오스 선택 트랜지스터(SST)는 셀 소오스 영역(118S)을 가지며, 복수개의 메모리 셀들(MC1 ~ MCn)은 셀 불순물 영역(118C)을 가지며, 드레인 선택 트랜지스터(DST)는 셀 드레인 영역(118D)을 가지며, 주변 트랜지스터(PT)는 소오스/드레인 접합부(118P)를 가진다.
트랜지스터들(SST, MC 및 DST)을 포함한 전체 구조상에 식각 정지막(119)을 형성한 후, 식각 정지막(119)이 형성된 결과물 전체 구조상에 제 1 층간 절연막(120)을 형성한다. 제 1 층간 절연막(120)의 표면을 화학적 기계적 연마(CMP) 공정으로 평탄화한 후, 공통 소오스 라인 콘택용 마스크를 사용한 식각 공정으로 제 1 층간 절연막(120) 및 식각 정지막(119)을 식각하여 셀 소오스 영역들(118S) 및 소자 분리막들(도시 안됨)이 노출된 공통 소오스 라인 콘택홀을 형성하고, 공통 소오스 라인 콘택홀이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 1 층간 절연막(120)이 노출되도록 도프트 폴리실리콘층을 전면식각하여 공통 소오스 라인(CSL)을 형성한다. 이러한 공정을 일명 셀 소오스 폴리 플러그(cell source poly plug) 공정이라 칭한다.
공통 소오스 라인(CSL)을 포함한 제 1 층간 절연막(120) 상에 제 2 층간 절연막(121)을 형성하고, 드레인 콘택용 마스크를 사용한 식각 공정으로 제 2 층간 절연막(121), 제 1 층간 절연막(120) 및 식각 정지막(119)을 식각하여 셀 드레인 영역(118D) 각각이 노출된 셀 드레인 콘택홀들을 형성하고, 셀 드레인 콘택홀들이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 2 층간 절연막(121)이 노출되도록 도프트 폴리실리콘층을 전면식각하여 셀 드레인 콘택 플러그들(DCP)을 형성한다. 이러한 공정을 일명 셀 드레인 폴리 플러그(cell drain poly plug) 공정이라 칭한다.
셀 드레인 콘택 플러그들(DCP)을 포함한 제 2 층간 절연막(121) 상에 트렌치 질화막(122) 및 트렌치 산화막(123)을 순차적으로 형성한 후, 다마신(damascene) 공정으로 다마신 패턴들을 형성한다. 다마신 패턴들이 매립되도록 텅스텐 등의 금속을 증착한 후, 전면 식각 공정을 실시하여 공통 소오스 라인(CSL)에 연결되는 금속 배선(도시 안됨), 드레인 콘택 플러그(DCP)에 연결되는 비트라인(124D), 주변 트랜지스터(PT)의 게이트에 연결되는 금속 배선(124G) 및 주변 트랜지스터(PT)의 소오스/드레인 접합부(118P)에 연결되는 금속 배선(124P)을 형성한다.
상기한 종래 방법에서, 주변 트랜지스터(PT)의 게이트는 플로팅 게이트용 제 1 폴리실리콘층(112a), 플로팅 게이트용 제 2 폴리실리콘층(112b), ONO 유전체막(113), 컨트롤 게이트용 폴리실리콘층(114), 컨트롤 게이트용 금속-실리사이드층(115) 및 하드 마스크층(116)이 적층된 구조를 이룬다. 적층 구조에서 플로팅 게이트용 제 1 폴리실리콘층(112a), 플로팅 게이트용 제 2 폴리실리콘층(112b), 컨트롤 게이트용 폴리실리콘층(114) 및 컨트롤 게이트용 금속-실리사이드층(115)이 실제적으로 게이트 역할을 한다. 그런데, 이들 층의 중간에 형성된 ONO 유전체막(113)은 하부층(112a 및 112b)과 상부층(114 및 115)을 전기적으로 절연시키기 때문에 주변 트랜지스터(PT)의 게이트에 연결되는 금속 배선(124G)이 하부층(112a 및 112b)까지 연장되어 형성되어야 한다. 금속 배선(124G)이 하부층(112a 및 112b)과 상부층(114 및 115) 모두에 전기적으로 연결시키기 위하여, 컨트롤 게이트용 마스크 공정 및 식각 공정 후에 별도의 게이트 마스크 공정 및 식각 공정으로 하드 마스크층(116), 컨트롤 게이트용 금속-실리사이드층(115) 및 컨트롤 게이트용 폴리실리콘층(114)의 일부분을 제거하여 홀을 형성하고, 이후 상기한 다마신 공정을 통해 홀 저면을 이루는 ONO 유전체막(113)을 제거한다. 이와 같이, 종래 방법은 복잡한 공정을 통해 주변 트랜지스터(PT)의 게이트 콘택을 형성하고 있다.
따라서, 본 발명은 게이트 콘택 공정을 용이하게 실시할 수 있도록 하여 게이트 콘택 공정 마진을 확보할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 낸드 플래쉬 메모리 소자의 제조 방법은 셀 지역 및 주변회로 지역 각각에 터널 산화막, 플로팅 게이트용 도전성 물질층, ONO 유전체막 및 컨트롤 게이트용 도전성 물질층이 적층된 게이트를 갖는 트랜지스터들을 형성하는 단계; 트랜지스터들을 포함한 전체 구조상에 다층 구조의 층간 절연막을 형성하고 다마신 공정을 적용하여 다마신 패턴들을 형성하고, 다마신 패턴들 중 어느 하나의 선택된 다마신 패턴은 주변 트랜지스터의 게이트 측벽 및 소오스/드레인 접합부가 노출되도록 형성하는 단계; 및 다마신 패턴들을 도전성 물질로 채워 금속배선들을 형성하고, 금속배선들 중 선택된 다마신 패턴에 형성된 금속배선은 게이트 측면에서 ONO 유전체막의 상하부층들을 전기적으로 연결하고, 동시에 소오스/드레인 접합부도 연결하는 단계를 포함한다.
상기에서, 다마신 패턴을 형성한 후에 세정 공정을 실시하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면에서 동일 부호는 동일 요소를 지칭한다.
도 2는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 웰(well) 공정 및 문턱전압 조절(Vt adjustment) 공정을 진행한 후, 셀프 얼라인 쉘로우 트렌치 아이소레이션(SA-STI) 공정을 위하여, 반도체 기판(210) 상에 터널 산화막(211), 플로팅 게이트용 제 1 폴리실리콘층(212a) 및 질화막(도시 않음)을 형성하고, 소자 분리용 마스크를 사용한 소자 분리용 트렌치 식각 공정, 웰 산화 공정, 소자 분리용 절연막 증착 공정, 화학적기계적 연마 공정 및 질화막 제거 공정을 통해 반도체 기판(210)의 필드 영역에 복수개의 소자 분리막들(도시 안됨)을 형성하여 액티브 영역을 정의(define)한다.
소자 분리막들이 형성된 전체 구조 상에 플로팅 게이트용 제 2 폴리실리콘층(212b)을 형성한 후, 플로팅 게이트용 마스크를 사용한 식각 공정으로 소자 분리막에 일부 중첩되면서 액티브 영역을 덮도록 플로팅 게이트용 제 2 폴리실리콘층(212b)을 패터닝 한다. 패터닝된 플로팅 게이트용 제 2 폴리실리콘층(212b)을 포함한 전체 구조상에 ONO 유전체막(213)을 형성한다. ONO 유전체막(213) 상에 컨트롤 게이트용 폴리실리콘층(214), 컨트롤 게이트용 금속-실리사이드층(215) 및 하드 마스크층(216)을 형성한 후, 컨트롤 게이트용 마스크를 사용한 식각 공정으로 하드 마스크층(216), 컨트롤 게이트용 금속-실리사이드층(215), 컨트롤 게이트용 폴리실리콘층(214), 유전체막(213), 패터닝된 플로팅 게이트용 제 2 폴리실리콘층(212b) 및 플로팅 게이트용 제 1 폴리실리콘층(212a)을 패터닝하여 셀 지역 및 주변회로 지역 각각에 게이트들을 형성하고, 게이트들 각각의 측벽에 게이트 스페이서(217)한다. 이후, 소오스/드레인 이온 주입 공정을 통해 셀 소오스 영역(218S), 셀 불순물 영역(218C), 셀 드레인 영역(218D) 및 소오스/드레인 접합부(218P)를 형성한다.
상기한 공정의 결과, 셀 지역은 복수개의 스트링(string)으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SST), 복수개의 메모리 셀들(MC1 ~ MCn) 및 드레인 선택 트랜지스터(DST)가 직렬로 연결되어 형성된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터(Peri-Transistor; PT)가 형성된다. 소오스 선택 트랜지스터(SST)는 셀 소오스 영역(218S)을 가지며, 복수개의 메모리 셀들(MC1 ~ MCn)은 셀 불순물 영역(218C)을 가지며, 드레인 선택 트랜지스터(DST)는 셀 드레인 영역(218D)을 가지며, 주변 트랜지스터(PT)는 소오스/드레인 접합부(218P)를 가진다.
트랜지스터들(SST, MC 및 DST)을 포함한 전체 구조상에 식각 정지막(219)을 형성한 후, 식각 정지막(219)이 형성된 결과물 전체 구조상에 제 1 층간 절연막(220)을 형성한다. 제 1 층간 절연막(220)의 표면을 화학적 기계적 연마(CMP) 공정으로 평탄화한 후, 공통 소오스 라인 콘택용 마스크를 사용한 식각 공정으로 제 1 층간 절연막(220) 및 식각 정지막(219)을 식각하여 셀 소오스 영역들(218S) 및 소자 분리막들(도시 안됨)이 노출된 공통 소오스 라인 콘택홀을 형성하고, 공통 소오스 라인 콘택홀이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 1 층간 절연막(220)이 노출되도록 도프트 폴리실리콘층을 전면식각하여 공통 소오스 라인(CSL)을 형성한다. 이러한 공정을 일명 셀 소오스 폴리 플러그(cell source poly plug) 공정이라 칭한다.
공통 소오스 라인(CSL)을 포함한 제 1 층간 절연막(220) 상에 제 2 층간 절연막(221)을 형성하고, 드레인 콘택용 마스크를 사용한 식각 공정으로 제 2 층간 절연막(221), 제 1 층간 절연막(220) 및 식각 정지막(219)을 식각하여 셀 드레인 영역(218D) 각각이 노출된 셀 드레인 콘택홀들을 형성하고, 셀 드레인 콘택홀들이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 2 층간 절연막(221)이 노출되도록 도프트 폴리실리콘층을 전면식각하여 셀 드레인 콘택 플러그들(DCP)을 형성한다. 이러한 공정을 일명 셀 드레인 폴리 플러그(cell drain poly plug) 공정이라 칭한다.
셀 드레인 콘택 플러그들(DCP)을 포함한 제 2 층간 절연막(221) 상에 트렌치 질화막(222) 및 트렌치 산화막(223)을 순차적으로 형성한 후, 다마신(damascene) 공정으로 다마신 패턴들을 형성한다. 다마신 패턴들이 매립되도록 텅스텐 등의 금속을 증착한 후, 전면 식각 공정을 실시하여 공통 소오스 라인(CSL)에 연결되는 금속 배선(도시 안됨), 드레인 콘택 플러그(DCP)에 연결되는 비트라인(224D), 주변 트랜지스터(PT)의 게이트 및 주변 트랜지스터(PT)의 소오스/드레인 접합부(218P)에 동시에 연결되는 금속 배선(224PG)을 형성한다.
상기에서, 주변 트랜지스터(PT)의 게이트는 플로팅 게이트용 제 1 폴리실리콘층(212a), 플로팅 게이트용 제 2 폴리실리콘층(212b), ONO 유전체막(213), 컨트롤 게이트용 폴리실리콘층(214), 컨트롤 게이트용 금속-실리사이드층(215) 및 하드 마스크층(216)이 적층된 구조를 이룬다. 적층 구조에서 플로팅 게이트용 제 1 폴리실리콘층(212a), 플로팅 게이트용 제 2 폴리실리콘층(212b), 컨트롤 게이트용 폴리실리콘층(214) 및 컨트롤 게이트용 금속-실리사이드층(215)이 실제적으로 게이트 역할을 한다. 그런데, 이들 층의 중간에 형성된 ONO 유전체막(213)은 하부층(212a 및 212b)과 상부층(214 및 215)을 전기적으로 절연시키기 있다. 기존의 공정에서는 상부층(214 및 215) 및 ONO 유전체막(213)을 별도의 게이트 마스크 공정 및 식각 공정으로 식각하는 번거로운 공정을 진행하였지만, 본 발명에서는 전술한 다마신 공정을 이용한 금속 배선 공정시 주변 트랜지스터(PT)의 게이트 측벽 및 소오스/드레인 접합부(218P)가 노출되도록 다마신 패턴을 형성하고, 텅스텐 등의 금속을 매립하여 게이트 측벽 및 소오스/드레인 접합부(218P)와 동시에 연결되는 금속배선(224PG)을 형성한다. 즉, 금속배선(224PG)은 게이트 측면에서 ONO 유전체막(213)의 하부층(212a 및 212b)과 상부층(214 및 215)을 전기적으로 연결되게 한다. 금속배선(224PG)이 주변 트랜지스터(PT)의 게이트 측벽 및 소오스/드레인 접합부(218P)와 접촉 저항을 낮추기 위해서는 다마신 패턴 형성 후에 게이트 측벽의 게이트 스페이서(117)와 소오스/드레인 접합부(218P) 상의 식각 정지막(219)은 물론 다마신 공정 중에 발생된 오염원이나 자연 산화막 등을 제거해야 하며, 이에 따라 습식 세정 공정을 진행하는 것이 바람직하다.
본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이, 본 발명은 주변 트랜지스터의 게이트 측벽을 통해 ONO 유전체막의 상하부층이 전기적으로 연결된 구조를 얻을 수 있어 금속 배선 콘택 공정의 단순화 및 콘택 공정 마진을 확보할 수 있다.
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도; 및
도 2는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 210: 반도체 기판 111, 211: 터널 산화막
112a, 212a: 플로팅 게이트용 제 1 폴리실리콘층
112b, 212b: 플로팅 게이트용 제 2 폴리실리콘층
113, 213: ONO 유전체막 114, 214: 컨트롤 게이트용 폴리실리콘층
115, 215: 금속-실리사이드층 116, 216: 하드 마스크층
117, 217: 게이트 스페이서 118S, 218S: 셀 소오스 영역
118C, 118C: 셀 불순물 영역 118D, 118D: 셀 드레인 영역
118P, 118P: 소오스/드레인 접합부 119, 219: 식각 정지막
120, 220: 제 1 층간 절연막 121, 221: 제 2 층간 절연막
122, 222: 트렌치 식각 정지막 123, 223: 트렌치 절연막
124D, 224D: 비트라인
124P: 주변 트랜지스터의 소오스/드레인 접합부용 금속배선
124G: 주변 트랜지스터의 게이트용 금속 배선
224PG: 금속배선 SST: 소오스 선택 트랜지스터
MC1, · · · , MCn: 메모리 셀 DST: 드레인 선택 트랜지스터
PT: 주변 트랜지스터 CSL: 공통 소오스 라인
DCP: 드레인 콘택 플러그

Claims (2)

  1. 셀 지역 및 주변회로 지역 각각에 터널 산화막, 플로팅 게이트용 도전성 물질층, ONO 유전체막 및 컨트롤 게이트용 도전성 물질층이 적층된 게이트를 갖는 트랜지스터들을 형성하는 단계;
    상기 트랜지스터들을 포함한 전체 구조상에 다층 구조의 층간 절연막을 형성하고 다마신 공정을 적용하여 다마신 패턴들을 형성하고, 상기 다마신 패턴들 중 어느 하나의 선택된 다마신 패턴은 주변 트랜지스터의 게이트 측벽 및 소오스/드레인 접합부가 노출되도록 형성하는 단계; 및
    상기 다마신 패턴들을 도전성 물질로 채워 금속배선들을 형성하고, 상기 금속배선들 중 상기 선택된 다마신 패턴에 형성된 금속배선은 상기 게이트 측면에서 상기 ONO 유전체막의 상하부층들을 전기적으로 연결하고, 동시에 상기 소오스/드레인 접합부도 연결하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 다마신 패턴을 형성한 후에 세정 공정을 실시하는 플래쉬 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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US7572684B2 (en) 2006-10-20 2009-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming the same
KR101044004B1 (ko) * 2007-07-03 2011-06-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 금속배선 형성방법

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