KR20050108776A - 낸드 플래쉬 메모리 소자의 제조 방법 - Google Patents

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KR20050108776A
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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀의 공통 소오스 라인 콘택홀들을 형성할 때 셀의 가상 드레인 콘택홀들을 동시에 형성하고, 도프트 폴리실리콘 매립 공정 및 전면 식각 공정으로 셀의 공통 소오스 라인들을 형성할 때 셀의 가상 드레인 콘택 플러그들도 형성하고, 가상 드레인 콘택 플러그들만 개방되는 식각 배리어막을 이용하여 가상 드레인 콘택 플러그들을 제거하면서 가상 드레인 콘택홀들의 저면에 존재 가능한 폴리 잔류물을 동시에 제거하고, 셀 드레인 폴리 플러그 공정시 셀의 실제 드레인 콘택홀들 및 실제 드레인 콘택 플러그들을 형성하되, 실제 드레인 콘택 플러그들을 형성하기 전에 실제 드레인 콘택홀들의 측벽에 단락 방지용 스페이서 절연물을 형성하므로, 실제 드레인 콘택 플러그와 드레인 선택 트랜지스터가 폴리 잔류물에 의해 단락 됨으로 발생되는 플레인의 소거 실패 현상을 방지할 수 있다.

Description

낸드 플래쉬 메모리 소자의 제조 방법 {Method of manufacturing NAND flash memory device}
본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 드레인 콘택 플러그와 드레인 선택 트랜지스터가 폴리 잔류물에 의해 단락 됨으로 발생되는 플레인(plane)의 소거 실패(erase fail) 현상을 방지할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자의 셀에 저장된 정보는 전원이 차단 될 지라도 소멸되지 않는다. 따라서, 플래쉬 메모리 소자는 메모리 카드 등에 널리 적용된다. 플래쉬 메모리 소자는 두 가지로 분류된다. 그 하나는 낸드형(NAND-Type) 플래쉬 메모리 소자이고, 다른 하나는 노어형(NOR-Type) 플래쉬 메모리 소자이다.
낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있다. 셀 지역은 복수개의 스트링으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터, 복수 개의 메모리 셀 및 드레인 선택 트랜지스터가 직렬로 연결된다. 소오스 선택 트랜지스터들 각각의 소오스 영역은 공통 소오스 라인과 접속되고, 드레인 선택 트랜지스터들 각각의 드레인 영역은 비트라인과 접속된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터들로 구성된다.
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(11)의 소정영역에 서로 평행한 복수개의 소자 분리막들(도시 안됨)을 형성하여 활성영역을 한정(define)한다. 소자 분리막들은 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자 분리 공정으로 형성하며, 최근에는 소자의 고집적화를 위해 트렌치 소자 분리 공정을 많이 적용하고 있다. 낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있는데, 셀 지역은 복수개의 스트링으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SST), 복수개의 메모리 셀(MC1, · · · , MCn) 및 드레인 선택 트랜지스터(DST)가 직렬로 연결되어 형성된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터들(PT)이 형성된다. 소오스 선택 트랜지스터들(SST) 각각은 셀 소오스 영역(13S)을 가지며, 메모리 셀들(MC1, · · · , MCn) 각각은 셀 불순물 영역(13C)을 가지며, 드레인 선택 트랜지스터들(DST) 각각은 셀 드레인 영역(13D)을 가지며, 주변 트랜지스터들(PT) 각각은 소오스/드레인 접합부(13P)를 가진다.
상기에서, 소오스 선택 트랜지스터들(SST), 메모리 셀들(MC1, · · · , MCn) 및 드레인 선택 트랜지스터들(DST) 각각의 게이트 형성 공정 시 게이트 주변에 폴리 잔류물(poly residue; 12)이 존재할 가능성이 높다. 이 잔류물(12)은 이하에서 설명되겠지만, 플레인의 소거 실패의 원인으로 작용한다.
이후, 금속 콘택 공정을 실시한다. 먼저, 전체 구조상에 식각 정지막(14)을 형성한 후, 식각 정지막(14)이 형성된 결과물 전체 구조상에 제 1 층간 절연막(15)을 형성한다. 제 1 층간 절연막(15)의 표면을 화학적 기계적 연마(CMP) 공정으로 평탄화한 후, 공통 소오스 라인용 마스크를 사용한 식각 공정으로 제 1 층간 절연막(15) 및 식각 정지막(14)을 식각하여 셀 소오스 영역들(13S) 및 소자 분리막들이 노출된 공통 소오스 라인 콘택홀(16)을 형성하고, 공통 소오스 라인 콘택홀(16)이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 1 층간 절연막(15)이 노출되도록 도프트 폴리실리콘층을 전면 식각하여 공통 소오스 라인(CSL)을 형성한다. 이러한 공정을 일명 셀 소오스 폴리 플러그(cell source poly plug) 공정이라 칭한다.
공통 소오스 라인(CSL)을 포함한 제 1 층간 절연막(15) 상에 제 2 층간 절연막(18)을 형성하고, 드레인 콘택용 마스크를 사용한 식각 공정으로 제 2 층간 절연막(18), 제 1 층간 절연막(15) 및 식각 정지막(14)을 식각하여 셀 드레인 영역들(13D) 각각이 노출된 셀 드레인 콘택홀들(17)을 형성하고, 셀 드레인 콘택홀들(17)이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 2 층간 절연막(18)이 노출되도록 도프트 폴리실리콘층을 전면 식각하여 셀 드레인 콘택 플러그들(DCP)을 형성한다. 이러한 공정을 일명 셀 드레인 폴리 플러그(cell drain poly plug) 공정이라 칭한다.
셀 드레인 콘택 플러그들(DCP)을 포함한 제 2 층간 절연막(18) 상에 트렌치 식각 정지막(19) 및 트렌치 절연막(20)을 순차적으로 형성한 후, 다마신(damascene) 공정으로 다마신 패턴들을 형성한다. 다마신 패턴들이 매립되도록 금속을 증착한 후, 전면 식각 공정을 실시하여 공통 소오스 라인(CSL)에 연결되는 금속 배선(도시 안됨), 드레인 콘택 플러그들(DCP)에 연결되는 비트라인(22D), 주변 트랜지스터들(PT)의 게이트에 연결되는 금속 배선(22G) 및 주변 트랜지스터들(PT)의 소오스/드레인 접합부(13P)에 연결되는 금속 배선(22P)을 형성한다.
상술한 바와 같이, 종래의 기술에 따르면, 셀 지역 및 주변회로 지역 각각에 게이트 형성 공정 시 폴리 잔류물(12)이 게이트 주변에 존재할 가능성이 높으며, 폴리 잔류물(12)이 존재하는 상태에서 후속 공정을 진행할 경우 도 1에 도시된 바와 같이 드레인 콘택 플러그(DCP)와 드레인 선택 트랜지스터(DST)가 폴리 잔류물(12)에 의해 단락되는 현상이 발생된다. 낸드 플래쉬 메모리 소자의 수율(yield)을 5% 이상 드롭(drop)시키는 하프 소거 실패(half erase fail)는 공정상의 폴리 잔류물(12)이 그 원인이 된다. 즉, 폴리 잔류물(12)은 소거 동작시 소거 바이어스(erase bias)가 플로팅 노드(floating node)가 되어야 할 드레인 선택 트랜지스터(DST)의 게이트에 인가되어 선택 트랜지스터(DST)의 제어부인 고전압 NMOS 트랜지스터를 지나 저전압 NMOS 트랜지스터의 접합부를 터뜨리게 되며, 이후 플레인 전체가 내부 바이어스(internal bias)에 의한 소거를 시키지 못하는 현상이 나타나고 있다. 이러한 현상의 문제점은 플레인이 1000 내지 2048개의 셀들로 구성된 블록(block)들의 모임인 점을 고려할 때 플레인당 폴리 잔류물(12)에 의한 단락 부분이 한 개만 있어도 전체 플레인의 소거가 되지 않는 문제점이 있다.
따라서, 본 발명은 드레인 콘택 플러그와 드레인 선택 트랜지스터가 폴리 잔류물에 의해 단락됨으로 발생되는 플레인의 소거 실패 현상을 방지하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 낸드 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 낸드 플래쉬 메모리 소자의 제조 방법은 소오스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들 및 주변 트랜지스터들이 형성된 반도체 기판이 제공되고, 이 결과물 상에 제 1 층간 절연막을 형성하는 단계; 공통 소오스 라인 콘택홀 및 가상 드레인 콘택홀들을 동시에 형성하는 단계; 상기 공통 소오스 라인 콘택홀 및 상기 가상 드레인 콘택홀들 내부에 도프트 폴리실리콘을 채워 공통 소오스 라인 및 가상 드레인 콘택 플러그들을 동시에 형성하는 단계; 상기 가상 드레인 콘택 플러그들만 선택적으로 제거하여 상기 가상 드레인 콘택홀들이 다시 열리게 하는 단계; 상기 가상 드레인 콘택홀들을 포함한 전체 구조 상에 제 2 층간 절연막을 형성하고, 상기 가상 드레인 콘택홀들에 채워진 상기 제 2 층간 절연막을 식각하여 실제 드레인 콘택홀들을 형성하는 단계; 및 상기 실제 드레인 콘택홀들의 측벽에 단락 방지용 스페이서 절연막을 형성하고, 내부에 도프트 폴리실리콘층을 채워 실제 드레인 콘택 플러그들을 형성하는 단계를 포함한다.
상기 가상 드레인 콘택 플러그들의 선택적 제거 공정은 상기 가상 드레인 콘택 플러그들만 개방되는 식각 배리어막을 이용하며, 상기 식각 배리어막은 폴리실리콘과 식각 선택비가 높은 질화물이나 산화 질화물로 형성하며, 상기 식각 배리어막은 상기 가상 드레인 콘택 플러그를 제거한 후에 그 두께가 100Å 이하가 되도록 조절한다.
상기 단락 방지용 스페이서 절연막은 질화물로 60 내지 200Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상의 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(31)의 소정영역에 서로 평행한 복수개의 소자 분리막들(도시 안됨)을 형성하여 활성영역을 한정(define)한다. 소자 분리막들은 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자 분리 공정으로 형성하며, 소자의 고집적화를 위해 트렌치 소자 분리 공정으로 형성하는 것이 바람직하다. 낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있는데, 셀 지역은 복수개의 스트링(string)으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SST), 복수개의 메모리 셀(MC1, · · · , MCn) 및 드레인 선택 트랜지스터(DST)가 직렬로 연결되어 형성된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터들(Peri-Transistors; PT)이 형성된다. 소오스 선택 트랜지스터들(SST) 각각은 셀 소오스 영역(33S)을 가지며, 메모리 셀들(MC1, · · · , MCn) 각각은 셀 불순물 영역(33C)을 가지며, 드레인 선택 트랜지스터들(DST) 각각은 셀 드레인 영역(33D)을 가지며, 주변 트랜지스터들(PT) 각각은 소오스/드레인 접합부(33P)를 가진다. 이러한 결과물의 전체 구조상에 식각 정지막(etch stop film; 34)을 형성한 후, 식각 정지막(34)이 형성된 결과물 전체 구조상에 제 1 층간 절연막(35)을 형성한다. 공통 소오스 라인용 마스크를 사용한 식각 공정으로 제 1 층간 절연막(35) 및 식각 정지막(34)을 식각하고, 계속해서 각 셀 소오스 영역들(33S) 사이의 소자 분리막들의 노출된 부분을 식각하여 셀 소오스 영역들(33S) 및 반도체 기판(31)의 일부분이 노출된 공통 소오스 라인 콘택홀(36)을 형성하며, 이때 드레인 선택 트랜지스터들(DST) 각각의 셀 드레인 영역(33D)이 노출되는 셀의 가상 드레인 콘택홀들(37a)을 동시에 형성한다.
상기에서, 식각 정지막(35)은 후속 공정에서 형성되는 제 1 층간 절연막(35)에 대하여 식각 선택비가 큰 절연물질, 예를 들어, 실리콘 질화물을 100 내지 500Å 정도의 얇은 두께로 결과물 전면을 따라 증착하여 형성된다. 제 1 층간 절연막(35)은 산화물 계통인 BPSG(Boron Phosphorous Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma)를 4000 내지 5000Å 정도의 두께로 증착하여 형성된다.
한편, 소오스 선택 트랜지스터들(SST), 메모리 셀들(MC1, · · · , MCn) 및 드레인 선택 트랜지스터들(DST) 각각의 게이트 형성 공정 시 게이트 주변에 폴리 잔류물(poly residue; 32)이 존재할 가능성이 높으며, 도면에서는 이 잔류물(32)이 드레인 선택 트렌지스터들(DST)의 게이트 주변에 존재하는 것을 도시하였고, 이에 따라 가상 드레인 콘택홀들(37a)의 저면에 폴리 잔류물(32)이 노출된다. 가상 드레인 콘택홀들(37a)은 후에 형성될 실제 드레인 콘택홀들이 위치되는 곳과 동일하다.
도 2b를 참조하면, 공통 소오스 라인 콘택홀(36) 및 가상 드레인 콘택홀들(37a)이 채워지도록 제 1 층간 절연막(35) 상에 4000 내지 5000Å 정도의 두께로 도프트 폴리실리콘을 증착한 후, 도프트 폴리실리콘층뿐만 아니라 제 1 층간 절연막(35)의 표면이 평탄화되도록 전면 식각 공정을 진행하고, 이로 인하여 공통 소오스 라인 콘택홀(36) 내에 도프트 폴리실리콘이 채워진 공통 소오스 라인(CSL)과 가상 드레인 콘택홀들(37a) 내에 도프트 폴리실리콘이 채워진 셀의 가상 드레인 콘택 플러그들(37b)이 동시에 형성된다.
도 2c를 참조하면, 가상 드레인 콘택 플러그들(37b)만 개방되는 식각 배리어막(etch barrier film; 38a)을 이용하여 가상 드레인 콘택 플러그들(37b)을 제거하고, 이때 가상 드레인 콘택홀들(37a)의 저면에 존재하는 폴리 잔류물(32)이 동시에 제거된다. 이로 인하여 저면에 폴리 잔류물(32)이 제거된 가상 드레인 콘택홀들(37a)이 다시 형성된다.
상기에서, 식각 배리어막(38a)은 폴리실리콘과 식각 선택비가 높은 질화물이나 산화 질화물로 형성하며, 가상 드레인 콘택 플러그(37a)를 제거한 후에 그 두께가 100Å 이하가 되도록 조절한다. 이는 식각 배리어막(38a)이 두껍게 남아 있을 경우 스트레스(stress)의 원인이 되어 소자의 특성을 저하시키는 요인으로 작용하기 때문이다.
도 2d를 참조하면, 식각 배리어막(38a) 및 가상 드레인 콘택홀들(37a)을 포함한 전체 구조 상에 제 2 층간 절연막(38)을 형성하고, 드레인 콘택용 마스크를 사용한 식각 공정으로 가상 드레인 콘택홀들(37a)에 채워진 제 2 층간 절연막(38)을 식각하여 셀 드레인 영역들(33D) 각각이 노출된 셀의 실제 드레인 콘택홀들(37)을 형성한다.
도 2e를 참조하면, 실제 드레인 콘택홀들(37)의 측벽에 단락 방지용 스페이서 절연막(37c)을 형성하고, 이러한 실제 드레인 콘택홀들(37)이 채워지도록 도프트 폴리실리콘층을 형성한 후, 제 2 층간 절연막(38)이 노출되도록 도프트 폴리실리콘층을 전면 식각하여 실제 드레인 콘택 플러그들(DCP)을 형성한다.
상기에서, 단락 방지용 스페이서 절연막(37c)은 질화물로 형성하며, 그 두께는 전기적 단락 방지를 위한 최소한의 두께인 60Å 이상으로 하되, 실제 드레인 콘택홀(37)의 크기 및 실제 드레인 콘택 플러그(DCP)의 저항 등을 고려하여 60 내지 200Å의 두께로 형성하는 것이 바람직하다. 실제 드레인 콘택 플러그(DCP)와 드레인 선택 트랜지스터(DST)는 단락 방지용 스페이서 절연막(37c)에 의해 폴리 잔류물(32)로 인한 단락 현상이 방지된다.
도 2f를 참조하면, 실제 드레인 콘택 플러그들(DCP)을 포함한 제 2 층간 절연막(38) 상에 트렌치 식각 정지막(39) 및 트렌치 절연막(40)을 순차적으로 형성한 후, 다마신(damascene) 공정으로 다마신 패턴들(41D, 41P 및 41G)을 동시에 형성한다.
상기에서, 제 2 층간 절연막(38)은 산화물 계통인 BPSG(Boron Phosphorous Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma)를 4000 내지 5000Å 정도의 두께로 증착하여 형성된다. 트렌치 식각 정지막(39)은 후속 공정에서 형성되는 트렌치 절연막(40)에 대하여 식각 선택비가 큰 절연물질, 예를 들어, 실리콘 질화물을 100 내지 500Å 정도의 얇은 두께로 제 2 층간 절연막(38) 상에 증착하여 형성된다. 트렌치 절연막(40)은 산화물 계통인 BPSG(Boron Phosphorous Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma)를 2500 내지 3500Å 정도의 두께로 증착하여 형성된다.
다마신 패턴들은 공통 소오스 라인 콘택용 다마신 패턴(도시 안됨), 셀 드레인 콘택용 다마신 패턴(41D), 주변 트랜지스터의 소오스/드레인 콘택용 다마신 패턴(41P) 및 주변 트랜지스터의 게이트 콘택용 다마신 패턴(41G)이다.
도 2g를 참조하면, 다마신 패턴들(41D, 41P 및 41G)이 매립되도록 전체구조 상에 금속을 증착한 후, 트렌치 절연막(40)의 상부 표면이 노출될 때까지 전면 식각 공정을 실시하여 공통 소오스 라인(CSL)에 연결되는 금속 배선(도시 안됨), 실제 드레인 콘택 플러그들(DCP)에 연결되는 비트라인(42D), 주변 트랜지스터들(PT)의 게이트에 연결되는 금속 배선(42G) 및 주변 트랜지스터들(PT)의 소오스/드레인 접합부(33P)에 연결되는 금속배선(42P)을 각각 형성한다.
본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이, 본 발명은 드레인 콘택 플러그와 드레인 선택 트랜지스터가 폴리 잔류물에 의해 단락됨으로 발생되는 플레인의 소거 실패 현상을 방지하여 소자의 수율 및 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도; 및
도 2a 내지 도 2g는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 31: 반도체 기판 12, 32: 폴리 잔류물
13S, 33S: 셀 소오스 영역 13C, 33C: 셀 불순물 영역
13D, 33D: 셀 드레인 영역 13P, 33P: 소오스/드레인 접합부
14, 34: 식각 정지막 15, 35: 제 1 층간 절연막
16, 36: 공통 소오스 라인 콘택홀 17, 37: 이온주입 영역
37a: 가상 드레인 콘택홀 37b: 가상 드레인 콘택 플러그
37c: 단락 방지용 스페이서 절연막 38a: 식각 배리어막
18, 38: 제 2 층간 절연막 19, 39: 트렌치 식각 정지막
20, 40: 트렌치 절연막
41S: 공통 소오스 라인 콘택용 다마신 패턴
41D: 셀 드레인 콘택용 다마신 패턴
41P: 주변 트랜지스터의 소오스/드레인 콘택용 다마신 패턴
41G: 주변 트랜지스터의 게이트 콘택용 다마신 패턴
22D, 42D: 비트라인
22P, 42P; 주변 트랜지스터의 소오스/드레인 접합부용 금속배선
22G, 42G: 주변 트랜지스터의 게이트용 금속 배선
SST: 소오스 선택 트랜지스터 MC1, · · · , MCn: 메모리 셀
DST: 드레인 선택 트랜지스터 PT: 주변 트랜지스터
CSL: 공통 소오스 라인 DCP: 드레인 콘택 플러그

Claims (6)

  1. 소오스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들 및 주변 트랜지스터들이 형성된 반도체 기판이 제공되고, 이 결과물 상에 제 1 층간 절연막을 형성하는 단계;
    공통 소오스 라인 콘택홀 및 가상 드레인 콘택홀들을 동시에 형성하는 단계;
    상기 공통 소오스 라인 콘택홀 및 상기 가상 드레인 콘택홀들 내부에 도프트 폴리실리콘을 채워 공통 소오스 라인 및 가상 드레인 콘택 플러그들을 동시에 형성하는 단계;
    상기 가상 드레인 콘택 플러그들만 선택적으로 제거하여 상기 가상 드레인 콘택홀들이 다시 열리게 하는 단계;
    상기 가상 드레인 콘택홀들을 포함한 전체 구조 상에 제 2 층간 절연막을 형성하고, 상기 가상 드레인 콘택홀들에 채워진 상기 제 2 층간 절연막을 식각하여 실제 드레인 콘택홀들을 형성하는 단계; 및
    상기 실제 드레인 콘택홀들의 측벽에 단락 방지용 스페이서 절연막을 형성하고, 내부에 도프트 폴리실리콘층을 채워 실제 드레인 콘택 플러그들을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 가상 드레인 콘택 플러그들의 선택적 제거 공정은 상기 가상 드레인 콘택 플러그들만 개방되는 식각 배리어막을 이용하는 낸드 플래쉬 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 식각 배리어막은 폴리실리콘과 식각 선택비가 높은 질화물이나 산화 질화물로 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 식각 배리어막은 상기 가상 드레인 콘택 플러그를 제거한 후에 그 두께가 100Å 이하가 되도록 조절하는 낸드 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 단락 방지용 스페이서 절연막은 질화물로 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 단락 방지용 스페이서 절연막은 60 내지 200Å의 두께로 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
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