KR20050061766A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20050061766A
KR20050061766A KR1020030093170A KR20030093170A KR20050061766A KR 20050061766 A KR20050061766 A KR 20050061766A KR 1020030093170 A KR1020030093170 A KR 1020030093170A KR 20030093170 A KR20030093170 A KR 20030093170A KR 20050061766 A KR20050061766 A KR 20050061766A
Authority
KR
South Korea
Prior art keywords
contact plug
contact
mask layer
forming
insulating film
Prior art date
Application number
KR1020030093170A
Other languages
English (en)
Inventor
강대웅
장성남
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030093170A priority Critical patent/KR20050061766A/ko
Publication of KR20050061766A publication Critical patent/KR20050061766A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

CSL (common source line) 및 DC (direct contact)를 구성하기 위한 콘택 플러그를 형성하는 데 있어서 게이트 사이의 폭이 감소되어도 미스얼라인 또는 낫 오픈 현상을 방지할 수 있는 구조를 가지는 반도체 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 메모리 소자에서 복수의 게이트 중 상호 인접한 2개의 게이트 사이에는 소스 영역에 접촉해 있는 CSL 콘택 플러그가 형성되어 있다. 상호 인접한 2개의 게이트 사이에서 드레인 영역에는 DC 콘택 플러그가 접촉하고 있다. DC 콘택 플러그는 상기 CSL 콘택 플러그와 동일한 레벨에 형성되어 있는 제1 콘택 플러그와, 제1 콘택 플러그 위에 접촉하고 있으며 제1 콘택 플러그의 상면 보다 더 큰 폭의 저면을 가지는 제2 콘택 플러그로 이루어진다.

Description

반도체 메모리 소자 및 그 제조 방법 {Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 ULSI (ultra large scale integrated circuit) 소자를 구현하는 데 필요한 미세한 콘택 구조를 가지는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 전기적으로 데이터의 입출력이 가능한 EEPROM (electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 그 응용 분야가 다양해지고 있다.
플래쉬 메모리 소자는 터널링에 의해 데이터를 저장 및 소거하는 셀 트랜지스터와, 셀 트랜지스터의 구동을 위한 주변 회로로 구성되어 있다. 셀 트랜지스터의 소스 및 드레인은 각각 CSL (common source line) 콘택 및 DC (direct contact) 콘택에 연결된다.
최근, 반도체 메모리 소자의 선폭이 미세화됨에 따라 CSL 콘택 및 DC 콘택의 사이즈도 미세화되고 있다. 이에 따른 문제점으로서, 사진 공정시 SSL (selected source line) 사이, 또는 GSL (ground selected line) 사이에 오버레이 마진이 부족하여 DC 콘택 또는 CSL 콘택 형성시 SSL 또는 GSL에 콘택이 발생하기도 한다. 이와 같은 문제점을 해결하기 위하여 콘택 또는 배선 라인의 사이즈를 줄이는 경우에는 콘택 형성을 위한 콘택홀 형성시 미스얼라인(misalign) 현상 또는 "낫 오픈(not open)" 현상이 발생되어 소자의 제조 수율이 저하된다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 고집적화된 소자 구현에 적합한 구조의 DC 콘택 또는 CSL 콘택을 가지는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 소자의 고집적화에 따라 게이트 사이의 폭이 감소되어도 DC 콘택 또는 CSL 콘택을 형성하는 데 있어서 미스얼라인 현상 또는 낫 오픈 현상을 방지함으로써 고집적화된 소자를 용이하게 구현할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자는 소스 영역 및 드레인 영역이 형성되어 있는 반도체 기판과, 상기 반도체 기판 위에 형성되어 있는 복수의 게이트를 포함한다. 상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에는 상기 소스 영역에 접촉해 있는 CSL 콘택 플러그가 형성되어 있다. 또한, 상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에는 상기 드레인 영역에 접촉해 있는 DC 콘택 플러그가 형성되어 있다. 상기 DC 콘택 플러그는 상기 CSL 콘택 플러그와 동일한 레벨에 형성되어 있는 제1 콘택 플러그와, 상기 제1 콘택 플러그 위에서 상기 제1 콘택 플러그에 접촉하고 상기 제1 콘택 플러그의 상면 보다 더 큰 폭의 저면을 가지는 제2 콘택 플러그로 이루어진다.
여기서, 상기 게이트는 절연막을 사이에 두고 상호 이격되어 있는 플로팅 게이트 및 콘트롤 게이트를 포함할 수 있다.
본 발명에 따른 반도체 메모리 소자는 상기 DC 콘택 플러그의 제1 콘택 플러그를 포위하는 제1 절연막과, 상기 DC 콘택 플러그의 제2 콘택 플러그를 포위하는 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막과의 사이에 개재되어 있고, 이들 막과는 다른 물질로 이루어지는 제3 절연막을 더 포함한다.
상기 제2 콘택 플러그는 상기 CSL 콘택 플러그 보다 더 높은 레벨에 형성되어 있으며, 상기 CSL 콘택 플러그는 상기 DC 콘택 플러그의 제1 콘택 플러그 보다 높지 않은 레벨에 형성되어 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자의 제조 방법에서는 반도체 기판상에 복수의 게이트를 형성한다. 상기 반도체 기판에 소스 영역 및 드레인 영역을 형성한다. 상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에서 상기 소스 영역에 접촉하는 CSL 콘택 플러그를 형성한다. 상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에서 상기 드레인 영역에 접촉하며 상기 CSL 콘택 플러그와 동일한 레벨에 형성되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 위에서 상기 제1 콘택 플러그에 접촉하고 상기 제1 콘택 플러그의 상면 보다 더 큰 폭의 저면을 가지는 제2 콘택 플러그로 이루어지는 DC 콘택 플러그를 형성한다. 바람직하게는, 상기 CSL 콘택 플러그 및 상기 제1 콘택 플러그는 동시에 형성된다.
상기 CSL 콘택 플러그를 형성하는 단계에서는 상기 반도체 기판상에 상기 복수의 게이트를 덮는 제1 층간절연막을 형성한다. 그 후, 상기 제1 층간절연막을 관통하여 상기 소스 영역에 접촉하는 콘택 플러그를 형성한다. 여기서, 상기 콘택 플러그를 형성하기 위하여 다음과 같은 일련의 단계들을 거친다. 먼저, 상기 제1 층간절연막 위에 제1 마스크층을 형성한다. CSL 콘택 영역에서 상기 제1 마스크층을 노출시키는 개구부를 가지는 제2 마스크층을 상기 제1 마스크층 위에 형성한다. 상기 개구부 내에서 상기 제2 마스크층의 측벽에 스페이서 형태의 제3 마스크층을 형성한다. 상기 제2 마스크층 및 제3 마스크층을 식각 마스크로 하여 상기 제1 마스크층을 식각하여 상기 제1 층간절연막을 노출시킨다. 상기 제1 층간절연막의 노출된 부분을 식각하여 상기 소스 영역을 노출시키는 제1 콘택홀을 형성한다. 상기 제1 콘택홀 내에 도전 물질을 채워 상기 소스 영역에 접촉하는 상기 콘택 플러그를 형성한다.
상기 DC 콘택 플러그를 형성하는 단계에서는 상기 반도체 기판상에 상기 복수의 게이트를 덮는 제1 층간절연막을 형성한다. 그 후, 상기 제1 층간절연막을 관통하여 상기 드레인 영역에 접촉하는 상기 제1 콘택 플러그를 형성한다. 상기 제1 층간절연막 및 제1 콘택 플러그 위에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 관통하여 상기 제1 콘택 플러그에 접촉하고 상기 제1 콘택 플러그 보다 더 큰 폭을 가지는 상기 제2 콘택 플러그를 형성한다.
상기 제1 콘택 플러그를 형성하기 위하여 다음과 같은 일련의 단계들을 거친다. 먼저, 상기 제1 층간절연막 위에 제1 마스크층을 형성한다. DC 콘택 영역에서 상기 제1 마스크층을 노출시키는 제1 개구부를 가지는 제2 마스크층을 상기 제1 마스크층 위에 형성한다. 상기 제1 개구부 내에서 상기 제2 마스크층의 측벽에 스페이서 형태의 제3 마스크층을 형성한다. 상기 제2 마스크층 및 제3 마스크층을 식각 마스크로 하여 상기 제1 마스크층을 식각하여 상기 제1 개구부를 통하여 상기 제1 층간절연막을 노출시킨다. 상기 제1 층간절연막의 노출된 부분을 식각하여 상기 드레인 영역을 노출시키는 제1 콘택홀을 형성한다. 상기 제1 콘택홀 내에 도전 물질을 채워 상기 드레인 영역에 접촉하는 상기 제1 콘택 플러그를 형성한다.
또한, 상기 제2 콘택 플러그를 형성하기 위하여 다음과 같은 일련의 단계들을 거친다. 먼저, 상기 제1 콘택 플러그의 상면의 폭 보다 더 큰 폭을 가지고 DC 콘택 영역에서 상기 제2 층간절연막을 노출시키는 제2 개구부가 형성된 제4 마스크층을 상기 제2 층간절연막 위에 형성한다. 상기 제2 층간절연막의 노출된 부분을 식각하여 상기 제1 콘택 플러그의 상면을 노출시키는 제2 콘택홀을 형성한다. 상기 제2 콘택홀 내에 도전 물질을 채워 상기 제2 콘택 플러그를 형성한다.
상기 제2 층간절연막을 형성하기 전에 제1 층간절연막 및 제1 콘택 플러그 위에 식각 저지층을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제2 층간절연막은 상기 식각 저지층 위에 형성된다. 상기 제1 층간절연막 및 제2 층간절연막이 산화막으로 이루어진 경우, 상기 식각 저지층은 질화막으로 이루어지는 것이 바람직하다.
본 발명에 따른 반도체 메모리 소자의 제조 방법에서는 상기 제1 층간절연막의 노출된 부분을 식각한 후 상기 제2 마스크층 및 제3 마스크층을 제거하는 단계를 더 포함한다. 바람직하게는, 상기 제2 마스크층 및 제3 마스크층은 습식 식각 방법에 의하여 제거된다.
본 발명에 의하면, 반도체 소자의 고집적화에 따라 게이트 사이의 폭이 감소되어도 DC 콘택 또는 CSL 콘택을 형성하는 데 있어서 미스얼라인 현상 또는 낫 오픈 현상을 방지함으로써 고집적화된 소자를 용이하게 구현할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 1 내지 도 12에는 플래쉬 메모리 소자의 셀 어레이 영역 중 일부 구성을 예시하였다.
도 1을 참조하면, 반도체 기판(100)상에 복수의 게이트(110)를 형성하고, 상기 반도체 기판(100)에 복수의 소스 영역(104) 및 드레인 영역(102)을 형성한다. 첨부 도면에서는 편의상 하나의 소스 영역(104) 및 드레인 영역(102) 만을 표시하였다. 상기 게이트(110)는 절연막을 사이에 두고 상호 이격되어 있는 플로팅 게이트 및 콘트롤 게이트를 포함하는 구조를 가진다.
상기 게이트(110)의 측벽에 절연 스페이서(112)을 형성한 후, 게이트(110) 및 절연 스페이서(112)를 동시에 덮도록 산화막(114) 및 식각 제1 식각 저지층(116)을 형성한다. 상기 절연 스페이서(112)는 예를 들면 질화막, 또는 산화막과 질화막과의 조합으로 이루어질 수 있다. 또한, 상기 산화막(114)은 HTO(high temperature oxide)막으로 이루어질 수 있으며, 상기 제1 식각 저지층(116)은 실리콘 질화막으로 이루어질 수 있다.
상기 제1 식각 저지층(116) 위에 평탄화된 제1 층간절연막(120)을 형성한다. 상기 제1 층간절연막(120)은 산화막으로 이루어진다.
도 2를 참조하면, 상기 제1 층간절연막(120) 위에 제1 마스크층(132)을 형성한다. 상기 제1 마스크층(132)은 예를 들면 도핑되지 않은 폴리실리콘층으로 이루어진다. 상기 제1 마스크층(132) 위에 제2 마스크층(134)을 형성한다. 상기 제2 마스크층(134)은 상기 제1 마스크층(132)과의 사이에 식각 선택비가 있는 물질로 이루어지는 것으로, 예를 들면 PE-SiON(plasma-enhanced SiON)막으로 이루어진다. 상기 제2 마스크층(134)에는 CSL 콘택 플러그가 형성될 CSL 콘택 영역 및 DC 콘택 플러그가 형성될 DC 콘택 영역에서 각각 상기 제1 마스크층(132)을 노출시키는 제1 개구부가 형성되어 있다.
도 3을 참조하면, 상기 제2 마스크층(134)의 제1 개구부 내에서 상기 제2 마스크층(134)의 측벽에 각각 스페이서 형태의 제3 마스크층(136)을 형성한다. 상기 제3 마스크층(136)은 상기 제1 마스크층(132) 및 제2 마스크층(134)과의 사이에 식각 선택비가 있는 물질로 이루어지는 것으로, 예를 들면 실리콘 질화막으로 이루어진다. 상기 제3 마스크층(136)을 형성하기 위하여 상기 제2 마스크층(134)이 형성된 결과물 전면에 실리콘 질화막을 형성한 후, 이를 에치백하여 상기 제2 마스크층(134)의 측벽에만 스페이서 형태의 상기 제3 마스크층(136)이 남도록 한다. 그 결과, 상기 제1 개구부 내에서는 상기 제1 개구부의 폭 보다 더 작은 폭의 영역에서 상기 제3 마스크층(136)을 통하여 상기 제1 마스크층(132)이 노출된다.
도 4를 참조하면, 상기 제2 마스크층(134) 및 제3 마스크층(136)을 식각 마스크로 하여 상기 제1 마스크층(132)을 건식 식각하여, 상기 제1 개구부 내에서 제3 마스크층(136)을 통해 상기 제1 층간절연막(120)을 노출시킨다.
도 5를 참조하면, 상기 제1 층간절연막(120)의 노출된 부분과, 그 아래에 형성되어 있는 제1 식각 저지층(116) 및 산화막(114)을 차례로 선택적으로 건식 식각하여 상기 소스 영역(104) 및 드레인 영역(102)을 각각 노출시키는 제1 콘택홀(H1)을 형성한다.
도 6을 참조하면, 상기 제2 마스크층(134) 및 제3 마스크층(136)을 습식 식각 방법에 의하여 제거한다. 이 때, 상기 반도체 기판(100)상의 다른 막질들과 식각 선택비를 가지고 선택적으로 상기 제2 마스크층(134) 및 제3 마스크층(136)을 제거하기 위하여 예를 들면 식각액으로서 H3PO4를 사용할 수 있다.
도 7을 참조하면, 상기 제1 콘택홀(H1) 내에 도전 물질, 예를 들면 도핑된 폴리실리콘을 채워 도전층(140)을 형성한다.
도 8을 참조하면, 상기 도전층(140)이 형성된 결과물을 CMP(chemical mechanical polishing) 방법에 의하여 평탄화하여 상기 제1 층간절연막(120)을 노출시키는 동시에 상기 제1 콘택홀(H1) 내에 평탄화된 상면을 가지는 제1 콘택 플러그(140a)가 남도록 한다. 상기 소스 영역(104) 및 드레인 영역(102)에는 각각 제1 콘택 플러그(140a)가 접촉되어 있다. 상기 소스 영역(104)에 접촉하는 상기 제1 콘택 플러그(140a)는 CSL 콘택 플러그(142)를 구성한다. 상기 설명한 바와 같이, 상기 CSL 콘택 플러그 및 상기 제1 콘택 플러그는 동시에 형성된다.
도 9를 참조하면, 상기 제1 층간절연막(120) 및 제1 콘택 플러그(140a) 위에 실리콘 질화막으로 이루어지는 제2 식각 저지층(152)을 형성하고, 그 위에 산화막으로 이루어지는 제2 층간절연막(154)을 형성한다.
도 10을 참조하면, 상기 제1 콘택 플러그(140a)의 상면의 폭(W1) 보다 더 큰 폭(W2)을 가지고 DC 콘택 영역에서 상기 제2 층간절연막(154)을 노출시키는 제2 개구부가 형성된 제4 마스크층(160)을 상기 제2 층간절연막(154) 위에 형성한다. 상기 제4 마스크층(160)은 포토레지스트 패턴으로 구성될 수 있다.
도 11을 참조하면, 상기 제2 층간절연막(154) 중 상기 제4 마스크층(140)의 제2 개구부를 통하여 노출되는 부분과 그 아래에 형성되어 있는 상기 제2 식각 저지층(152)을 차례로 건식 식각하여 상기 제1 콘택 플러그(140a)의 상면을 노출시키는 제2 콘택홀(H2)을 형성한다. 상기 제2 콘택홀(H2)은 상기 제1 콘택 플러그(140a)의 상면의 폭(W1) 보다 더 큰 폭을 가진다.
도 12를 참조하면, 상기 제2 콘택홀(H2) 내에 도전 물질, 예를 들면 도핑된 폴리실리콘을 채워 제2 콘택 플러그(170)를 형성한다. 상기 제2 콘택 플러그(170)는 상기 제2 층간절연막(154)을 관통하여 상기 제1 콘택 플러그(140a)에 접촉하고 상기 제1 콘택 플러그(140a) 보다 더 큰 폭을 가진다. DC 콘택 영역에서 상기 제1 콘택 플러그(140a) 및 제2 콘택 플러그(170)는 DC 콘택 플러그(172)를 구성한다.
도 12에 도시한 구성에 있어서, 상기 CSL 콘택 플러그(142)는 상기 복수의 게이트(110) 중 상호 인접한 2개의 게이트(110) 사이에서 상기 소스 영역(104)에 접촉하고 있으며, 상기 DC 콘택 플러그(172)는 상기 복수의 게이트(110) 중 상호 인접한 2개의 게이트(110) 사이에서 상기 드레인 영역(102)에 접촉하고 있다. 상기 DC 콘택 플러그(172)는 상기 CSL 콘택 플러그(142)와 동일한 레벨에 형성되는 제1 콘택 플러그(140a)와, 상기 제1 콘택 플러그(140a) 위에서 상기 제1 콘택 플러그(140a)에 접촉하고 상기 제1 콘택 플러그(140a)의 상면 보다 더 큰 폭의 저면을 가지는 제2 콘택 플러그(170)로 이루어진다.
상기 DC 콘택 플러그(172)의 하부를 구성하는 상기 제1 콘택 플러그(140a)는 상기 제1 층간절연막(120)으로 포위되고, 상기 DC 콘택 플러그(172)의 상부를 구성하는 제2 콘택 플러그(170)는 상기 제2 층간절연막(154)으로 포위된다. 상기 제1 층간절연막(120)과 제2 층간절연막(154)과의 사이에는 상기 제2 식각 저지층(152)을 구성하는 절연막이 개재되어 있다. 상기 제2 식각 저지층(152)은 산화막으로 이루어지는 상기 제1 층간절연막(120) 및 제2 층간절연막(154)과는 다른 물질인 질화막으로 이루어진다.
상기 DC 콘택 플러그(172)의 상부를 구성하는 제2 콘택 플러그(170)는 상기 CSL 콘택 플러그(142) 보다 더 높은 레벨에 형성되어 있다. 즉, 상기 CSL 콘택 플러그(142)는 상기 DC 콘택 플러그(172)의 제1 콘택 플러그(140a) 보다 높지 않은 레벨에 형성되어 있다.
본 발명에 따른 반도체 메모리 소자는 상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에 형성되고 상기 소스 영역에 접촉해 있는 CSL 콘택 플러그와, 상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에서 상기 드레인 영역에 접촉해 있는 DC 콘택 플러그를 포함하며, 상기 DC 콘택 플러그는 상기 CSL 콘택 플러그와 동일한 레벨에 형성되어 있는 제1 콘택 플러그와, 상기 제1 콘택 플러그 위에서 상기 제1 콘택 플러그에 접촉하고 상기 제1 콘택 플러그의 상면 보다 더 큰 폭의 저면을 가지는 제2 콘택 플러그로 이루어진다. 이와 같은 구조를 구현하기 위하여, 본 발명에 따른 반도체 메모리 소자의 제조 방법에서는 제1, 제2 및 제3 마스크층을 이용한 콘택홀 형성 공정을 통하여 CSL 콘택 플러그 및 DC 콘택 플러그를 형성한다. 따라서, DC 콘택 플러그의 하부에서는 게이트 사이의 갭에서 작은 폭을 가지는 콘택 플러그를 형성하고 DC 콘택 플러그의 상부에서는 콘택 플러그의 폭을 넓히는 것이 가능하다. 이와 같은 방법을 이용함으로써 반도체 소자의 고집적화에 따라 게이트 사이의 폭이 감소되어도 DC 콘택 또는 CSL 콘택을 형성하는 데 있어서 미스얼라인 현상 또는 낫 오픈 현상을 방지함으로써 고집적화된 소자를 용이하게 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 드레인 영역, 104: 소스 영역, 110: 게이트, 112: 절연 스페이서, 114: 산화막, 116: 제1 식각 저지층, 120: 제1 층간절연막, 132: 제1 마스크층, 134: 제2 마스크층, 136: 제3 마스크층, 140: 도전층, 140a: 제1 콘택 플러그, 142: CSL 콘택 플러그, 152: 제2 식각 저지층, 154: 제2 층간절연막, 160: 제4 마스크층, 170: 제2 콘택 플러그, 172: DC 콘택 플러그.

Claims (20)

  1. 소스 영역 및 드레인 영역이 형성되어 있는 반도체 기판과,
    상기 반도체 기판 위에 형성되어 있는 복수의 게이트와,
    상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에 형성되고 상기 소스 영역에 접촉해 있는 CSL 콘택 플러그와,
    상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에서 상기 드레인 영역에 접촉하고 상기 CSL 콘택 플러그와 동일한 레벨에 형성되어 있는 제1 콘택 플러그와, 상기 제1 콘택 플러그 위에서 상기 제1 콘택 플러그에 접촉하고 상기 제1 콘택 플러그의 상면 보다 더 큰 폭의 저면을 가지는 제2 콘택 플러그로 이루어지는 DC 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 게이트는 절연막을 사이에 두고 상호 이격되어 있는 플로팅 게이트 및 콘트롤 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 DC 콘택 플러그의 제1 콘택 플러그를 포위하는 제1 절연막과,
    상기 DC 콘택 플러그의 제2 콘택 플러그를 포위하는 제2 절연막과,
    상기 제1 절연막과 상기 제2 절연막과의 사이에 개재되어 있고, 이들 막과는 다른 물질로 이루어지는 제3 절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 절연막 및 제2 절연막은 산화막으로 이루어지고, 상기 제3 절연막은 질화막으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제2 콘택 플러그는 상기 CSL 콘택 플러그 보다 더 높은 레벨에 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 CSL 콘택 플러그는 상기 DC 콘택 플러그의 제1 콘택 플러그 보다 높지 않은 레벨에 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 기판상에 복수의 게이트를 형성하는 단계와,
    상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계와,
    상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에서 상기 소스 영역에 접촉하는 CSL 콘택 플러그를 형성하는 단계와,
    상기 복수의 게이트 중 상호 인접한 2개의 게이트 사이에서 상기 드레인 영역에 접촉하며 상기 CSL 콘택 플러그와 동일한 레벨에 형성되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 위에서 상기 제1 콘택 플러그에 접촉하고 상기 제1 콘택 플러그의 상면 보다 더 큰 폭의 저면을 가지는 제2 콘택 플러그로 이루어지는 DC 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 CSL 콘택 플러그 및 상기 제1 콘택 플러그는 동시에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 CSL 콘택 플러그를 형성하는 단계는
    상기 반도체 기판상에 상기 복수의 게이트를 덮는 제1 층간절연막을 형성하는 단계와,
    상기 제1 층간절연막을 관통하여 상기 소스 영역에 접촉하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 콘택 플러그를 형성하는 단계는
    상기 제1 층간절연막 위에 제1 마스크층을 형성하는 단계와,
    CSL 콘택 영역에서 상기 제1 마스크층을 노출시키는 개구부를 가지는 제2 마스크층을 상기 제1 마스크층 위에 형성하는 단계와,
    상기 개구부 내에서 상기 제2 마스크층의 측벽에 스페이서 형태의 제3 마스크층을 형성하는 단계와,
    상기 제2 마스크층 및 제3 마스크층을 식각 마스크로 하여 상기 제1 마스크층을 식각하여 상기 제1 층간절연막을 노출시키는 단계와,
    상기 제1 층간절연막의 노출된 부분을 식각하여 상기 소스 영역을 노출시키는 제1 콘택홀을 형성하는 단계와,
    상기 제1 콘택홀 내에 도전 물질을 채워 상기 소스 영역에 접촉하는 상기 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  11. 제7항에 있어서,
    상기 DC 콘택 플러그를 형성하는 단계는
    상기 반도체 기판상에 상기 복수의 게이트를 덮는 제1 층간절연막을 형성하는 단계와,
    상기 제1 층간절연막을 관통하여 상기 드레인 영역에 접촉하는 상기 제1 콘택 플러그를 형성하는 단계와,
    상기 제1 층간절연막 및 제1 콘택 플러그 위에 제2 층간절연막을 형성하는 단계와,
    상기 제2 층간절연막을 관통하여 상기 제1 콘택 플러그에 접촉하고 상기 제1 콘택 플러그 보다 더 큰 폭을 가지는 상기 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 콘택 플러그를 형성하는 단계는
    상기 제1 층간절연막 위에 제1 마스크층을 형성하는 단계와,
    DC 콘택 영역에서 상기 제1 마스크층을 노출시키는 제1 개구부를 가지는 제2 마스크층을 상기 제1 마스크층 위에 형성하는 단계와,
    상기 제1 개구부 내에서 상기 제2 마스크층의 측벽에 스페이서 형태의 제3 마스크층을 형성하는 단계와,
    상기 제2 마스크층 및 제3 마스크층을 식각 마스크로 하여 상기 제1 마스크층을 식각하여 상기 제1 개구부를 통하여 상기 제1 층간절연막을 노출시키는 단계와,
    상기 제1 층간절연막의 노출된 부분을 식각하여 상기 드레인 영역을 노출시키는 제1 콘택홀을 형성하는 단계와,
    상기 제1 콘택홀 내에 도전 물질을 채워 상기 드레인 영역에 접촉하는 상기 제1 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 콘택 플러그를 형성하는 단계는
    상기 제1 콘택 플러그의 상면의 폭 보다 더 큰 폭을 가지고 DC 콘택 영역에서 상기 제2 층간절연막을 노출시키는 제2 개구부가 형성된 제4 마스크층을 상기 제2 층간절연막 위에 형성하는 단계와,
    상기 제2 층간절연막의 노출된 부분을 식각하여 상기 제1 콘택 플러그의 상면을 노출시키는 제2 콘택홀을 형성하는 단계와,
    상기 제2 콘택홀 내에 도전 물질을 채워 상기 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 제2 층간절연막을 형성하기 전에 제1 층간절연막 및 제1 콘택 플러그 위에 식각 저지층을 형성하는 단계를 더 포함하고,
    상기 제2 층간절연막은 상기 식각 저지층 위에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 층간절연막 및 제2 층간절연막은 산화막으로 이루어지고, 상기 식각 저지층은 질화막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  16. 제10항 또는 제12항에 있어서,
    상기 제1 마스크층은 도핑되지 않은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  17. 제10항 또는 제12항에 있어서,
    상기 제2 마스크층은 SiON으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  18. 제10항 또는 제12항에 있어서,
    상기 제3 마스크층은 질화막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  19. 제10항 또는 제12항에 있어서,
    상기 제1 층간절연막의 노출된 부분을 식각한 후 상기 제2 마스크층 및 제3 마스크층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 마스크층 및 제3 마스크층은 습식 식각 방법에 의하여 제거되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
KR1020030093170A 2003-12-18 2003-12-18 반도체 메모리 소자 및 그 제조 방법 KR20050061766A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030093170A KR20050061766A (ko) 2003-12-18 2003-12-18 반도체 메모리 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030093170A KR20050061766A (ko) 2003-12-18 2003-12-18 반도체 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20050061766A true KR20050061766A (ko) 2005-06-23

Family

ID=37254056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030093170A KR20050061766A (ko) 2003-12-18 2003-12-18 반도체 메모리 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20050061766A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680400B1 (ko) * 2004-01-07 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US8017992B2 (en) 2008-08-21 2011-09-13 Hynix Semiconductor Inc. Flash memory device and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680400B1 (ko) * 2004-01-07 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US8017992B2 (en) 2008-08-21 2011-09-13 Hynix Semiconductor Inc. Flash memory device and method of fabricating the same

Similar Documents

Publication Publication Date Title
US8705261B2 (en) Semiconductor device having dummy bit lines wider than bit lines
KR101019304B1 (ko) 플래시 메모리 소자의 형성 동안 비트 라인 접점과 비트 라인을 형성하는 방법 및 비트 라인과 비트 라인 접점을 포함하는 소자
US7402499B2 (en) Semiconductor device and method of manufacturing the same
US9070743B2 (en) Semiconductor memory and manufacturing method of the same
KR100514673B1 (ko) 낸드 플래시 메모리 소자의 제조 방법
US20080303115A1 (en) Semiconductor memory device and method of fabricating the same
US20230371251A1 (en) Semiconductor device and manufacturing method thereof
US7825453B2 (en) Semiconductor device and method for manufacturing the same
JP2007158289A (ja) 半導体記憶装置およびその製造方法
JP2006054292A (ja) 半導体装置およびその製造方法
KR100634371B1 (ko) 저항 소자를 구비하는 반도체 장치 및 그 제조 방법
KR101044486B1 (ko) 반도체 소자의 레지스터 및 그 제조방법
JP2007103652A (ja) 半導体装置およびその製造方法
KR100941865B1 (ko) 반도체 소자의 제조방법
US6642104B2 (en) Method of forming floating gate of flash memory
US7948053B2 (en) Semiconductor device and method of fabricating the same
KR20020088554A (ko) 플래시 메모리의 셀 및 그 형성 방법
KR100624962B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20050061766A (ko) 반도체 메모리 소자 및 그 제조 방법
US20060081909A1 (en) Semiconductor device and manufacturing method therefor
US20070001216A1 (en) Flash memory device having intergate plug
US8236646B2 (en) Non-volatile memory manufacturing method using STI trench implantation
JP2004356428A (ja) 不揮発性半導体記憶装置、及び、その製造方法
US6812096B2 (en) Method for fabrication a flash memory device having self-aligned contact
KR20050030008A (ko) 플래쉬 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid