JP2007158289A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】半導体記憶装置の製造工程で発生するＵＶ光に起因するＶｔ変動を防止し、信頼性の高い半導体記憶装置、及びその製造方法を提供することにある。
【解決手段】半導体基板１０１に形成された拡散層からなるビット線１０２、ビット線１０２間に形成されたトラップ性のゲート絶縁膜、ゲート絶縁膜上に形成されたワード線１０４とで構成されたメモリセル１００上に、層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９が形成されている。そして、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、遮光膜１０５が形成され、当該遮光膜１０５の一部は、ビット線コンタクトプラグ１０９の近傍において、層間絶縁膜１０６の表面から膜中にさらに延出して形成されている。
【選択図】図１

Description

本発明は、トラップ性のゲート絶縁膜を有する不揮発性メモリからなる半導体記憶装置、及びその製造方法に関する。

電気的に書き込み可能な不揮発性メモリとして、拡散層で構成される配線層が、メモリトランジスタのソース・ドレインを兼ねる構造（仮想接地方式）を有したメモリ構造が知られている。

近年、半導体装置の超微細化、高集積化、高性能化、高信頼性化が求められてきており、特に微細な不揮発性メモリでは高信頼性を有することが重要である。

図２６は、トラップ性のゲート絶縁膜を有するメモリセル２００の一般的な構成を示した図である。メモリセル２００は、半導体基板２０１上に形成された拡散層よりなるビット線２０２と、ビット線酸化膜２１０と、トラップ性のゲート絶縁膜２０３と、ワード線２０４とを備えている。

このメモリセル２００の駆動は、次のような方法で行われる。まず、書込は、ゲート絶縁膜２０３に電子を注入することにより行われる。注入された電子は、ゲート絶縁膜２０３にトラップされ、これによりしきい値電圧Ｖｔが上昇する。ここで、注入される電子は、ビット線２０２近傍で発生するホットエレクトロンが用いられる。また、消去は、ゲート絶縁膜２０３に正孔を注入することにより行われる。注入された正孔は、ゲート絶縁膜２０３にトラップされた電子を中和し、これによりＶｔが降下する。ここで、注入される正孔は、ビット線１０２近傍で発生するＢＴＢＴ電流（Band To Band Tunneling current（バンド−バンド間トンネル電流））が用いられる。

ところで、メモリセル２００が形成された後、メモリセル２００を駆動するための配線を形成する製造工程が行われる。この配線の形成は、プラズマエッチング法を用いて行われるが、このプラズマエッチング工程において、ＵＶ光が発生する。そして、このＵＶ光がメモリセル等が形成された半導体基板内に侵入すると、そこで、励起電子を発生させることがある。

近年、このＵＶ光によって発生した励起電子が、ゲート絶縁膜２０３に侵入することによって、メモリセル２００の信頼性を低下させる現象が問題になっている。すなわち、上述したように、メモリセル２００の書込は、ゲート絶縁膜２０３に電子を注入することによって行われるが、もし、ＵＶ光によって発生した励起電子がゲート絶縁膜２０３に注入されると、余分な電子が注入されたことになるので、予め設定されたＶｔが上昇してしまう。また、消去時に、所定の正孔をゲート絶縁膜２０３に注入しても、ゲート絶縁膜２０３にトラップされた電子を完全に中和することができず、その結果、予め設定されたＶｔに降下することができない。

特に、ゲート絶縁膜２０３にトラップされた電子の中和は、ビット線１０２近傍で発生するＢＴＢＴ電流を用いて正孔をゲート絶縁膜２０３に注入することにより行われるため、不要な励起電子が、ゲート絶縁膜２０３の中央付近にトラップされていると、かかる不要電子の中和は困難になる。ちなみに、フローティングゲートの場合には、仮にフローティングゲート中に不要な電子が注入されていても、ＵＶ光を照射することによって、容易に消去が可能である。

上記の理由により、ＵＶ光によって発生した励起電子が、ゲート絶縁膜２０３に侵入すると、メモリセル２００の書込、及び消去によるＶｔの調整が著しく困難になり、その結果、メモリセル２００の信頼性の低下を招く。

この問題に対処するために、メモリセル２００の上方に、配線の製造工程中で発生するＵＶ光の侵入を防ぐための遮光膜を予め形成しておく方法が知られている。

図２７（ａ）、（ｂ）は、メモリセル上に遮光膜が形成された半導体記憶装置の構成を示した断面図で、図２７（ａ）は、ビット線コンタクトプラグ２０９の近傍の構成を示し、図２７（ｂ）は、ワード線コンタクトプラグ２１２の近傍の構成を示す。

図２７（ａ）、（ｂ）に示すように、メモリセル２００上に、層間絶縁膜２０６が形成され、さらに層間絶縁膜２０６上であって、メモリセル２００の上方に位置する領域に遮光膜２０５が形成されている。遮光膜２０５は、層間絶縁膜２０６上に形成される配線（不図示）の製造工程で発生するＵＶ光が、メモリセル２００の近傍に侵入するのを阻止するので、メモリセル２００を構成するゲート絶縁膜２０３に、不要な励起電子が注入されるのを防止することができる。

図２７（ａ）、（ｂ）に示した半導体記憶装置は、図２８（ａ）〜（ｄ）に示した製造方法を用いて形成することができる。

まず、図２８（ａ）に示すように、半導体基板２０１上に、拡散層からなるビット線２０２、ビット線酸化膜２１０、トラップ性のゲート絶縁膜（不図示）、及びワード線２０４を備えたメモリセル２００を、通常の方法により形成する。

次に、図２８（ｂ）に示すように、メモリセル２００上に層間絶縁膜２０６、及び遮光膜２０５を堆積した後、図２８（ｃ）に示すように、フォトマスク２１３を用いて、メモリセル２００の上方に位置する領域以外の遮光膜２０５を除去する。

最後に、図２８（ｄ）に示すように、遮光膜２０５上に、絶縁膜２０７を堆積した後、絶縁膜２０７及び層間絶縁膜２０６に、ビット線２０２まで到達するコンタクトホールを形成し、そこに配線材料を埋め込むことによって、ビット線コンタクトプラグ２０９を形成する。

ところで、遮光膜２０５は、アモルファスシリコン膜やタングステン膜等の導電膜が使用されるので、ビット線コンタクトプラグ２０９同士の短絡を避けるために、遮光膜２０５は、ビット線コンタクトプラグ２０９から離して形成する必要がある。

その結果、ビット線コンタクトプラグ２０９を形成した後、絶縁膜２０７上に配線を形成する工程において、ＵＶ光が、遮光膜２０５とビット線コンタクトプラグ２０９との間にある絶縁膜２０７を通ってメモリセル近傍に侵入し、これが原因で、ビット線コンタクトプラグ２０９近傍のメモリセルのＶｔが上昇してしまうという問題が生じる。

また、ＵＶ光の侵入によるＶｔ上昇の影響を避けるために、ビット線コンタクトプラグからメモリセルまでの距離を大きくとると、その分、半導体記憶装置全体の面積が大きくなってしまう。

そこで、上記のようなＵＶ光の侵入経路を遮断する方法が、特許文献１に記載されている。以下、それについて、図２９を参照しながら説明する。

図２９に示すように、メモリセル２００上に、層間絶縁膜２０６、及び遮光膜２０５が形成され、ビット線コンタクトプラグ２０９は、遮光膜２０５及び層間絶縁膜２０６を貫通して形成されている。ここで、遮光膜２０５は、シリコンリッチ酸化膜やシリコンリッチ窒化膜等の絶縁膜を使用しているので、遮光膜２０５がビット線コンタクトプラグ２０９と接しても、ビット線コンタクトプラグ同士の短絡は起こらない。

遮光膜２０５をこのように形成することによって、層間絶縁膜２０６上に形成される配線の製造工程で発生するＵＶ光が侵入する経路を、遮光膜２０５及びビット線コンタクトプラグ２０９によって遮断することができるので、メモリセル２００を構成するゲート絶縁膜２０３に、不要な励起電子が注入されるのを防止することができる。

図２９に示した半導体記憶装置は、図３０（ａ）〜（ｄ）に示した製造方法を用いて形成することができる。

まず、図３０（ａ）に示すように、半導体基板２０１上に、拡散層からなるビット線２０２、ビット線酸化膜２１０、トラップ性のゲート絶縁膜２０３、及びワード線２０４を備えたメモリセル２００を、通常の方法により形成する。

次に、図３０（ｂ）に示すように、メモリセル２００上に層間絶縁膜２０６、及び遮光膜２０５を堆積した後、図３０（ｃ）に示すように、フォトマスク２１４を用いて、遮光膜２０５及び層間絶縁膜２０６を貫通し、ビット線２０２に至るコンタクトホール２１５を形成する。

最後に、図３０（ｄ）に示すように、コンタクトホール２１５に配線材料を埋め込んで、ビット線コンタクトプラグ２０９を形成し、図２９に示した半導体記憶装置を得る。
米国特許第６８３３５８１号明細書

確かに、特許文献１に記載された方法は、ＵＶ光が侵入する経路を遮断することによって、ゲート絶縁膜２０３に不要な励起電子が注入されるのを防止できる点で有効であるが、遮光膜２０５が絶縁性の膜で形成されているので、導電性の遮光膜に比して、遮光性が低く、実際には、ＵＶ光の侵入を十分に阻止することはできない。

さらに、本願発明者らは上記した絶縁性遮光膜の遮光性の低さに起因するものとは異なる、ビット線コンタクトプラグ２０９近傍のメモリセルのＶｔを上昇させる要因が存在することに気がついた。

すなわち、図２９に示した半導体記憶装置の製造工程中、図３０（ｃ）に示したコンタクトホール２１５の形成工程において、実は、プラズマエッチングにより発生したＵＶ光が、コンタクトホール２１５を経由して、メモリセル近傍に侵入していることに気がついた。

周知のとおり、ビット線コンタクトプラグ２０９は、アレイ状に配列されたメモリセルの周辺に延出したビット線上に形成されるものであるが、コンタクトホール２１５の開口面積は非常に小さいので、コンタクトホールの形成時に、かかるコンタクトホール２１５を経由してＵＶ光がメモリセル近傍に侵入してくることは考慮されていなかった。

しかしながら、メモリセルの微細化や、薄膜化、さらには低Ｖｔ化が進んでくると、上記の経路で侵入してくるＵＶ光が無視できないレベルになり、その結果が、ビット線コンタクトプラグ２０９近傍のメモリセルのＶｔ上昇として現出したものと考えられる。然るに、従来の半導体記憶装置においては、もっぱら、メモリセル上に形成される配線の製造工程で発生するＵＶ光に対して考慮するに止まり、ビット線コンタクトホール２１５を経由して侵入してくるＵＶ光については考慮されていなかった。

本発明は、このような知見に基づきなされたものであって、半導体記憶装置の製造工程で発生するＵＶ光に起因するＶｔ変動を防止し、信頼性の高い半導体記憶装置、及びその製造方法を提供することを目的とする。

本発明に係わる半導体記憶装置は、半導体基板に形成された拡散層よりなる複数のビット線と、隣接するビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備え、当該メモリセル上に層間絶縁膜が形成されると共に、当該層間絶縁膜中に、ビット線に接続するビット線コンタクトプラグが形成されている。さらに、層間絶縁膜上の少なくともメモリセルを覆う領域に、遮光膜が形成され、当該遮光膜の一部は、ビット線コンタクトプラグの近傍において、層間絶縁膜の表面から該膜中にさらに延出して形成されている。

上記構成によれば、メモリセルの上方、及びビット線コンタクトプラグ近傍の側方に遮光膜を形成することによって、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光の両方向からの侵入を効率的に阻止することができる。これにより、半導体記憶装置の製造工程で発生するＵＶ光に起因するＶｔ変動のない、信頼性の高い半導体記憶装置が実現できる。

ある好適な実施形態において、層間絶縁膜中に延出して形成された遮光膜の一部は、ワード線に平行して形成されていることが好ましい。

このようにすると、ビット線コンタクトプラグ近傍の側方からのＵＶ光の侵入をより効率的に阻止することができ、半導体記憶装置の信頼性をさらに向上させることができる。

また、層間絶縁膜中に延出して形成された遮光膜の一部は、ビット線コンタクトプラグに隣接するワード線に接していることが好ましい。

このようにすると、ワード線自身も遮光膜として機能することによって、ビット線コンタクトプラグ近傍の側方からのＵＶ光の侵入をより効率的に阻止することができ、半導体記憶装置の信頼性をさらに向上させることができる。

ある好適な実施形態において、層間絶縁膜中に延出して形成された遮光膜の一部は、絶縁膜を介してワード線に接していることが好ましく、また、絶縁膜は、絶縁性遮光膜で構成されていることが好ましい。

このようにすると、層間絶縁膜中に延出して形成された遮光膜の一部は、ビット線と平行な領域にも形成でき、ワード線コンタクトプラグ近傍の側方からのＵＶ光の侵入も効率的に阻止することができる。

ある好適な実施形態において、層間絶縁膜中に、ワード線に接続するワード線コンタクトプラグが形成され、層間絶縁膜中に延出して形成された遮光膜の一部は、ワード線コンタクトプラグの近傍において、層間絶縁膜中に延出して形成されている。

このとき、層間絶縁膜中に延出して形成された遮光膜は、ビット線に平行して形成されていることが好ましい。

ある好適な実施形態において、層間絶縁膜中に延出した遮光膜の一部は、層間絶縁膜中に形成された開口部内に形成されていることが好ましい。

ある好適な実施形態において、遮光膜は、導電性遮光膜と絶縁性遮光膜との積層膜で構成されていてもよい。

また、導電性遮光膜と絶縁性遮光膜との界面は、凹凸形状になっていることが好ましい。

ある好適な実施形態において、遮光膜が接するワード線は、データ保持には使用されないダミーワード線であってもよい。

ある好適な実施形態において、遮光膜はビット線コンタクトプラグが形成される前に形成されていることが好ましい。

ある好適な実施形態において、層間絶縁膜は、ビット線コンタクトプラグに隣接するワード線近傍において段差部を有し、該段差部の段差が１００ｎｍ以下に平坦化されていることが好ましい。

このようにすると、フォトリソグラフィーにおいてレジスト残渣が生じにくくなるので、半導体記憶装置を微細化しても安定して所望の形状を得ることができる。

ある好適な実施形態において、ビット線コンタクトプラグが形成された領域の層間絶縁膜の表面の高さは、ビット線コンタクトプラグに隣接するワード線の表面の高さ以下である。このとき、ビット線コンタクトプラグが形成された領域の層間絶縁膜の表面の高さと、ビット線コンタクトプラグに隣接する前記ワード線の表面の高さとの差は、６０ｎｍ以下であることが好ましい。

このようにすると、フォトリソグラフィーにおいてレジスト残渣が生じないので、半導体記憶装置を微細化しても安定して所望の形状を得ることができる。

本発明に係わる半導体記憶装置は、半導体基板に形成された拡散層よりなる複数のビット線と、隣接するビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備え、メモリセルの上面及び側面を覆うように、絶縁性遮光膜が形成され、絶縁性遮光膜上の少なくともメモリセル上に導電性遮光膜が形成されている。

上記構成によれば、メモリセルの上方及び側面を覆うように絶縁性遮光膜を形成することによって、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光のメモリセル内への侵入を効率的に阻止することができる。加えて、導電性遮光膜をメモリセルに接近させて形成することができるので、ＵＶ光のメモリセル内への侵入をさらに効率的に阻止することができる。

本発明に係わる半導体記憶装置の製造方法は、半導体基板に形成された拡散層よりなる複数のビット線と、隣接するビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備えた半導体記憶装置の製造方法であって、メモリセル上に層間絶縁膜を形成する工程と、層間絶縁膜上の少なくともメモリセルを覆う領域に遮光膜を形成する工程と、層間絶縁膜中に、ビット線に接続するビット線コンタクトプラグを形成する工程とを備え、遮光膜を形成する工程において、層間絶縁膜上に形成された遮光膜の一部は、ビット線コンタクトプラグの形成領域近傍において、層間絶縁膜中にさらに延出して形成される。

上記方法によれば、メモリセルの上方、及びビット線コンタクトプラグ近傍の側方に遮光膜を形成することによって、簡易な方法で、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光の侵入を効率的に阻止する半導体記憶装置を製造することができる。

ある好適な実施形態において、層間絶縁膜を形成した後、ビット線コンタクトプラグの形成領域近傍の層間絶縁膜に開口部を形成する工程をさらに備え、遮光膜を形成する工程において、遮光膜は、層間絶縁膜上の少なくともメモリセルを覆う領域、及び層間絶縁膜に形成された開口部内に形成されることが好ましい。

ある好適な実施形態において、開口部は、ビット線コンタクトプラグの形成領域に隣接するワード線が露出するように形成され、開口部内に形成された遮光膜は、ワード線に接していることが好ましい。

ある好適な実施形態において、開口部を形成した後、少なくとも開口部の側面及び底面に絶縁性遮光膜を形成する工程をさらに備え、遮光膜は、絶縁性遮光膜を介してワード線に接している。

ある好適な実施形態において、メモリセル上に層間絶縁膜を形成する前に、メモリセルの上面及び側面を覆うように、絶縁性遮光膜を形成する工程をさらに備え、開口部は、絶縁性遮光膜が露出するように形成され、開口部内に形成された遮光膜は、絶縁性遮光膜に接している。

ある好適な実施形態において、ビット線コンタクトプラグの形成工程は、遮光膜の形成工程の後に実行されることが好ましい。

ある好適な実施形態において、層間絶縁膜を形成する工程は、層間絶縁膜のビット線コンタクトプラグに隣接するワード線近傍における段差が１００ｎｍ以下になるように、層間絶縁膜を平坦化する工程をさらに含む。

ある好適な実施形態において、層間絶縁膜を形成する工程は、ビット線コンタクトプラグが形成される領域の層間絶縁膜の表面を除去して、該除去された層間絶縁膜の表面の高さを、ビット線コンタクトプラグに隣接するワード線の表面の高さ以下にする工程をさらに備え、遮光膜を形成する工程において、遮光膜の一部は、除去された層間絶縁膜上のビット線コンタクトプラグが形成される領域近傍まで延在するように形成される。

このとき、除去された層間絶縁膜の表面の高さと、ビット線コンタクトプラグに隣接するワード線の表面の高さとの差が６０ｎｍ以下であることが好ましい。

本発明に係わる半導体記憶装置の製造方法は、半導体基板に形成された拡散層よりなる複数のビット線と、隣接するビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備えた半導体記憶装置の製造方法であって、メモリセルの上面及び側面を覆うように、絶縁性遮光膜が形成する工程と、絶縁性遮光膜上の少なくとも前記メモリセル上に導電性遮光膜を形成する工程とを備えている。

上記方法によれば、メモリセルの上方及び側面を覆うように絶縁性遮光膜を形成することによって、簡易な方法で、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光のメモリセル内への侵入を阻止する半導体記憶装置を製造することができる。

ある好適な実施形態において、絶縁性遮光膜を形成した後、該絶縁性遮光膜の表面を凹凸形状に加工する工程をさらに備えていることが好ましい。

本発明に係わる半導体記憶装置によれば、メモリセルの上方、及びビット線コンタクトプラグ近傍の側方に遮光膜を形成することによって、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光の両方向からの侵入を効率的に阻止することができる。これにより、半導体記憶装置の製造工程で発生するＵＶ光に起因するＶｔ変動のない、信頼性の高い半導体記憶装置が実現できる。

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

（実施の形態１）
図１は、本発明の実施の形態１における半導体記憶装置の構成を模式的に示した断面図で、ビット線コンタクトプラグ１０９の近傍の構成を示している。

図１に示すように、メモリセル１００は、半導体基板１０１に形成された拡散層よりなるビット線１０２と、ビット線１０２間に形成されたトラップ性のゲート絶縁膜（不図示）と、ゲート絶縁膜上に形成されたワード線１０４とで構成されている。また、メモリセル１００上に層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９が形成されている。

そして、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、遮光膜１０５が形成されており、層間絶縁膜１０６上に形成された遮光膜１０５の一部は、ビット線コンタクトプラグ１０９の近傍において、層間絶縁膜１０６の表面から膜中（符号１０５ａに示す領域）にさらに延出して形成されている。

ここで、トラップ性のゲート絶縁膜は、例えば、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜からなるＯＮＯ膜や、シリコン酸化膜及びシリコン窒化膜の積層膜からなるＯＮ膜で構成される。また、遮光膜１０５は、例えば、アモルファスシリコン膜やタングステン膜等の導電膜で構成される。

図１に示した構成によれば、メモリセル１００の上方、及びビット線コンタクトプラグ１０９近傍の側方に遮光膜１０５を形成することによって、たとえ、層間絶縁膜１０６上に形成された遮光膜１０５とビット線コンタクトプラグ１０９との間に隙間があっても、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光の侵入を有効に阻止することができる。これにより、半導体記憶装置の製造工程で発生するＵＶ光に起因するＶｔ変動のない、信頼性の高い半導体記憶装置が実現できる。

図２は、図１に示した半導体記憶装置の構成を模式的に示した平面図である。周知の構成のごとく、メモリセル１００がアレイ状に配列され、ビット線１０２及びワード線１０４が、互いに直交する方向に形成されている。

図２に示すように、遮光膜１０５は、アレイ状に配列されたメモリセル１００を覆うように、層間絶縁膜１０６上に形成されると共に、その一部は、ビット線コンタクトプラグ１０９の近傍において、破線で示した領域１０５ａから層間絶縁膜１０６中に延出して形成されている。

ここで、層間絶縁膜１０６中に延出して形成された遮光膜１０５は、図２に示すように、ワード線１０４に平行して形成されていることが好ましい。すなわち、破線で示した領域１０５ａは、ワード線１０４に平行して形成されていることが好ましい。

このような構成にすると、ビット線コンタクトプラグ１０９近傍の側方から、メモリセル１００内に侵入するＵＶ光をより効率的に阻止することができる。

また、図１及び図２に示すように、層間絶縁膜１０６中に延出して形成された遮光膜１０５は、ビット線コンタクトプラグ１０９に隣接するワード線１０４ａに接していることが好ましい。

このような構成にすると、ワード線１０４ａ自身も遮光膜として機能することによって、ビット線コンタクトプラグ１０９近傍の側方から、メモリセル１００内に侵入するＵＶ光をより効率的に阻止することができる。

なお、この場合、遮光膜１０５ａと接するワード線１０４ａは、遮光膜１０５ａの電位に固定されるため、ワード線１０４本来のデータ保持には使用できず、ダミーワード線となる。

しかしながら、通常の半導記憶装置においては、アレイ状に配列されたメモリセルのうち、周辺に配列されたワード線は、プロセス上の理由により生じる特性のバラツキを考慮して、本来のワード線としては使用せず、ダミーワード線にしている場合も多い。それ故、本発明の作用効果を得るために、ビット線コンタクトプラグ１０９に隣接するワード線１０４ａが、ダミーワード線となっても、実際には、さほど問題とはならない。

以下、本実施形態における半導体記憶装置の具体的な構成、及びその製造方法について、図面を参照しながら説明する。

図３（ａ）〜（ｄ）は、本実施形態における半導体記憶装置の製造方法を示した工程断面図で、ビット線コンタクトプラグ１０９近傍の構成を示している。

まず、図３（ａ）に示すように、半導体基板１０１上に、ｎ＋拡散層よりなるビット線１０２、ビット線１０２間に形成されたトラップ性のゲート絶縁膜（不図示）、及びポリシリコンからなるワード線１０４で構成されるメモリセル１００を、周知の方法により形成する。

ここで、トラップ性のゲート絶縁膜は、例えば、５ｎｍのシリコン酸化膜、１０ｎｍのシリコン窒化膜、及び２０ｎｍのシリコン酸化膜の積層膜で形成されたＯＮＯ膜で構成される。

次に、図３（ｂ）に示すように、メモリセル１００上に、例えば、ＣＶＤ法により３０ｎｍ〜２００ｎｍのシリコン酸化膜からなる層間絶縁膜１０６を形成する。その後、フォトマスク１１２を用いて、ビット線コンタクトプラグの形成領域近傍の層間絶縁膜１０６に開口部１１５を形成する。

次に、図３（ｃ）に示すように、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に遮光膜１０５を形成する。このとき、遮光膜１０５は、ビット線コンタクトプラグの形成領域近傍において、層間絶縁膜１０６中に形成された開口部１１５内まで、さらに延出して形成される。ここで、遮光膜１０５は、例えば、５０ｎｍ〜２００ｎｍの厚さのアモルファスシリコン膜を、ＣＶＤ法を用いて層間絶縁膜１０６上に堆積することによって形成される。その後、フォトマスク１１３を用いて、メモリセル１００上に形成された遮光膜１０５を残すように、遮光膜１０５の一部を除去する。

最後に、図３（ｄ）に示すように、遮光膜１０５上に絶縁膜１０７を堆積した後、絶縁膜１０７及び層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９を形成することによって、図１に示した半導体記憶装置を得る。

ここで、層間絶縁膜１０６に形成された開口部１１５は、図３（ｂ）に示すように、ビット線コンタクトプラグの形成領域に隣接するワード線１０４ａが露出するように形成してもよい。このとき、開口部１１５内に形成された遮光膜１０５ａは、図３（ｃ）に示すように、ワード線１０４ａに接することになる。

上記の方法によれば、メモリセルの上方、及びビット線コンタクトプラグ近傍の側方に遮光膜を形成することによって、簡易な方法で、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光の侵入を効率的に阻止する半導体記憶装置を製造することができる。

図３（ａ）〜（ｄ）に示した半導体記憶装置の製造方法は、層間絶縁膜１０６に開口部１１５を形成することによって、層間絶縁膜１０６表面から膜中に延出する遮光膜１０５の形成を行ったが、より簡便な方法により、当該遮光膜１０５を形成する方法について、以下、図４（ａ）〜（ｄ）、及び図５（ａ）〜（ｄ）を参照しながら説明する。なお、図３（ａ）〜（ｄ）に示した工程と共通する工程は説明を省略する。

図４（ａ）〜（ｄ）は、遮光膜１０５の他の形成方法を示す工程断面図である。

まず、図４（ａ）に示すように、半導体基板１０１上に、ビット線１０２、トラップ性のゲート絶縁膜（不図示）、及びワード線１０４を備えたメモリセル１００を形成する。

次に、図４（ｂ）に示すように、メモリセル１００上に、層間絶縁膜１０６を堆積した後、フォトマスク１１２を用いて、ビット線コンタクトプラグの形成領域近傍にあるワード線１０４ａの上面が露出されるよう、層間絶縁膜１０６の一部を除去する。なお、このとき、半導体基板１０１表面に形成されたビット線１０２が露出しないよう、その上に層間絶縁膜１０６が残るように、層間絶縁膜１０６をエッチング除去する。

次に、図４（ｃ）に示すように、層間絶縁膜１０６上に遮光膜１０５を堆積した後、フォトマスク１１３を用いて、層間絶縁膜１０６の上面及び側面に堆積された遮光膜１０５が残るように、遮光膜１０５をエッチング除去する。

最後に、図４（ｄ）に示すように、遮光膜１０５上に絶縁膜１０７を堆積した後、絶縁膜１０７中にビット線コンタクトプラグ１０９を形成して、本実施形態に係わる半導体記憶装置を得る。

なお、遮光膜１０５として導電性遮光膜を用いる場合には、図４（ｃ）、（ｄ）に示すように、層間絶縁膜１０６の側面に残存する遮光膜１０５が、ビット線コンタクトプラグ１０９の形成領域近傍に露出するビット線１０２と接することがないようにパターニングする必要がある。

上記の方法によれば、図４（ｃ）の工程に必要なフォトマスク１１３は、図４（ｂ）の工程で用いたフォトマスク１１２と同一パターンであればよいので、図４（ｂ）で形成したフォトマスク１１２よりも開口部が小さくなるように露光量を調整することによって、共通のフォトマスクを使用することができる。これにより、図３（ａ）〜（ｄ）で示した製造方法に比べ、フォトマスク数を減らすことができ、その結果、製造コストの低減を図ることができる。

図５（ａ）〜（ｄ）は、遮光膜１０５の他の形成方法を示す工程断面図である。

まず、図５（ａ）に示すように、半導体基板１０１上に、ビット線１０２、トラップ性のゲート絶縁膜（不図示）、及びワード線１０４を備えたメモリセル１００を形成する。

次に、図５（ｂ）に示すように、メモリセル１００上に、層間絶縁膜１０６及び遮光膜１０５を堆積した後、フォトマスク１１２を用いて、ビット線コンタクトプラグの形成領域近傍にあるワード線１０４ａの上面が露出されるよう、遮光膜１０５及び層間絶縁膜１０６の一部をエッチング除去する。なお、このとき、半導体基板１０１表面に形成されたビット線１０２が露出しないよう、その上の層間絶縁膜１０６が残るように、層間絶縁膜１０６をエッチング除去する。

次に、図５（ｃ）に示すように、遮光膜１０５上に、さらに別の遮光膜を堆積した後、当該遮光膜を異方性エッチングすることによって、層間絶縁膜１０６の側面に当該遮光膜からなるサイドウォール膜１０５ａを形成する。これにより、層間絶縁膜１０６の上面及び側面が、遮光膜１０５、１０５ａで覆われた状態になる。

最後に、図５（ｄ）に示すように、遮光膜１０５上に絶縁膜１０７を堆積した後、絶縁膜１０７中にビット線コンタクトプラグ１０９を形成して、本実施形態に係わる半導体記憶装置を得る。

なお、遮光膜１０５として導電性遮光膜を用いる場合には、図５（ｃ）、（ｄ）に示すように、層間絶縁膜１０６の側面に残存する遮光膜１０５ａが、ビット線コンタクトプラグ１０９の形成領域近傍に露出するビット線１０２と接することがないように異方性エッチングする必要がある。

上記の方法によれば、層間絶縁膜１０６の側面に形成される遮光膜１０５ａは、異方性エッチングにより自己整合的に形成されるので、図３（ａ）〜（ｄ）、及び図３（ａ）〜（ｄ）で示した製造方法に比べ、フォトマスク工程を１回減らすことができる。併せ、ビット線コンタクトプラグ１０９と、メモリセル１００とのフォトマスク工程における合わせマージンも小さくすることができる。これにより、製造コストが低減できると共に、半導体記憶装置の微細化を図ることができる。

なお、図４（ａ）〜（ｄ）、及び図５（ａ）〜（ｄ）に示した方法において、ビット線コンタクトプラグ１０９が形成された絶縁膜１０７は、層間絶縁膜１０６とは別の工程で形成されたものであるが、図１に示したビット線コンタクトプラグ１０９が形成された層間絶縁膜１０６と、本発明においては区別されない。

従って、図４（ｄ）及び図５（ｄ）において、ワード線１０４ａに延在する遮光膜１０５は、層間絶縁膜１０６の表面から当該膜中に延出して形成されたものと等しい。

（実施の形態２）
図１に示した実施の形態１に係わる半導体記憶装置は、層間絶縁膜１０６中に延出して形成された遮光膜１０５を、ワード線１０４に平行して形成することによって、図２に示すように、ビット線コンタクトプラグ１０９近傍の側方から、メモリセル１００内に侵入するＵＶ光を効率的に阻止するものである。

ところで、ビット線コンタクトプラグ１０９と、それに隣接するワード線との距離は、ワード線コンタクトプラグ１１６と、それに隣接するビット線１０２との距離に比べて、通常短いので、ビット線コンタクトプラグ１０９近傍の側方から、メモリセル１００内に侵入するＵＶ光を阻止する方が、ワード線コンタクトプラグ１１６近傍の側方から、メモリセル１００内に侵入するＵＶ光を阻止するよりも、効果が大きい。それ故、実施の形態１で示した遮光膜１０５の構成は、半導体記憶装置の信頼性を向上させる上で、極めて有効な手段であると言える。

しかしながら、半導体記憶装置の微細化が進むと、当然に、ワード線コンタクトプラグ１１６と、それに隣接するビット線１０２との距離も接近してくるので、ワード線コンタクトプラグ１１６近傍の側方から、メモリセル１００内に侵入するＵＶ光に対する対策も重要になってくる。

そこで、層間絶縁膜１０６中に延出して形成された遮光膜１０５の一部を、ワード線１０４に平行に形成するだけでなく、ビット線１０２にも平行して形成することが考えられる。

ところが、図１に示すように、層間絶縁膜１０６中に延出して形成された遮光膜１０５を、ワード線１０４ａに接するように形成した場合、層間絶縁膜１０６中に延出して形成された遮光膜１０５を、ビット線１０２に平行して形成してしまうと、遮光膜１０５を介して、ワード線１０４間が短絡してしまうという問題が生じる。

そこで、本実施の形態２において、そのような問題を解決し、ワード線コンタクトプラグ近傍の側方から、メモリセル内に侵入するＵＶ光を効率的に阻止する半導体記憶装置を提案する。以下、図６及び図７を参照しながら具体的に説明する。なお、上述した実施の形態１に示した構成と共通する構成については、詳細な説明は省略する。

図６（ａ）、（ｂ）は、本発明の実施の形態２における半導体記憶装置の構成を模式的に示した断面図で、（ａ）は、ビット線コンタクトプラグ１０９の近傍の構成を示し、（ｂ）は、ワード線コンタクトプラグ１１６の近傍の構成を示す。

図６（ａ）、（ｂ）に示すように、メモリセル１００は、半導体基板１０１に形成された拡散層よりなるビット線１０２と、ビット線１０２間に形成されたトラップ性のゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたワード線１０４とで構成されている。また、メモリセル１００上に層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９、及び、ワード線１０４に接続するワード線コンタクトプラグ１１６が形成されている。

そして、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、遮光膜１０５が形成されており、遮光膜１０５の一部は、ビット線コンタクトプラグ１０９の近傍、及びワード線コンタクトプラグ近傍において、層間絶縁膜１０６の表面から膜中（符号１０５ａ、１０５ｂに示す領域）にさらに延出して形成されている。

図７は、図６（ａ）、（ｂ）に示した半導体記憶装置の構成を模式的に示した平面図である。周知の構成のごとく、メモリセル１００がアレイ状に配列され、ビット線１０２及びワード線１０４が、互いに直交する方向に形成されている。

図７に示すように、遮光膜１０５は、アレイ状に配列されたメモリセル１００を覆うように、層間絶縁膜１０６上に形成されると共に、ビット線コンタクトプラグ１０９の近傍、及びワード線コンタクトプラグ１１６の近傍において、それぞれ、破線で示した領域１０５ａ、及び１０５ｂから層間絶縁膜１０６中に延出して形成されている。ここで、層間絶縁膜１０６中に延出して形成された遮光膜１０５ａ、及び１０５ｂは、ワード線１０４、及びビット線１０２にそれぞれ平行して形成されている。

なお、図６（ａ）、（ｂ）に示したように、本実施形態では、層間絶縁膜１０６中に延出して形成された遮光膜１０５ａ、及び１０５ｂは、ワード線１０４に接しないように形成されているので、遮光膜１０５をビット線１０２に平行して形成しても、ワード線１０４間が短絡してしまうという問題は生じない。

従って、図６（ａ）、（ｂ）に示したような構成にすると、ビット線コンタクトプラグ１０９近傍の側方から、メモリセル内に侵入するＵＶ光を効率的に阻止できるだけでなく、ワード線コンタクトプラグ１１６近傍の側方から、メモリセル１００内に侵入するＵＶ光も効率的に阻止することができる。これにより、半導体記憶装置が微細化されても、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光に起因するＶｔ変動のない、信頼性の高い半導体記憶装置を実現できる。

なお、層間絶縁膜１０６中に延出して形成された遮光膜１０５ａ及び１０５ｂは、ワード線１０４に接しないように形成されているので、ビット線コンタクトプラグ１０９に隣接するワード線を、データ保持を主目的とするワード線として使用できることは勿論である。

次に、本実施の形態２における半導体記憶装置の製造方法について、図８（ａ）〜（ｄ）、及び図９（ａ）〜（ｄ）を参照しながら説明する。なお、図３（ａ）〜（ｄ）に示した実施の形態１の工程と共通する工程は説明を省略する。

図８（ａ）〜（ｄ）、及び９（ａ）〜（ｄ）は、本実施形態における半導体記憶装置の製造方法を示した工程断面図で、図８（ａ）〜（ｄ）は、ビット線コンタクトプラグ１０９近傍の構成を示し、図９（ａ）〜（ｄ）は、ワード線コンタクトプラグ１１６近傍の構成を示している。

まず、図８（ａ）、図９（ａ）に示すように、半導体基板１０１上に、ｎ＋型拡散層からなるビット線１０２、ビット線酸化膜１１０、ＯＮＯ膜よりなるトラップ性のゲート絶縁膜１０３、及びポリシリコンからなるワード線とを備えたメモリセル１００を形成する。

次に、図８（ｂ）、図９（ｂ）に示すように、メモリセル１００上に、シリコン酸化膜からなる層間絶縁膜１０６を形成した後、フォトマスク１１２を用いて、ビット線コンタクトプラグの形成領域近傍、及びワード線コンタクトプラグの形成領域近傍の層間絶縁膜１０６に開口部１１５を形成する。この開口部１１５は、ワード線１０４及びビット線１０２にそれぞれ平行して形成される。

次に、図８（ｃ）、図９（ｃ）に示すように、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に遮光膜１０５を形成する。このとき、遮光膜１０５の一部は、ビット線コンタクトプラグの形成領域近傍、及びワード線コンタクトプラグの形成領域近傍において、層間絶縁膜１０６中に形成された開口部１１５内まで、さらに延出して形成される。その後、フォトマスク１１３を用いて、メモリセル１００上に形成された遮光膜１０５を残すように、遮光膜１０５の一部をエッチング除去する。

最後に、図８（ｄ）、図９（ｄ）に示すように、遮光膜１０５上に絶縁膜１０７を堆積した後、絶縁膜１０７及び層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９、及びワード線１０４に接続するワード線コンタクトプラグ１１６を形成することによって、図６（ａ）、（ｂ）に示した半導体記憶装置を得る。

（実施の形態３）
図６（ａ）、（ｂ）に示した実施の形態２に係わる半導体記憶装置は、層間絶縁膜１０６中に延出して形成された遮光膜１０５を、ワード線１０４及びビット線１０２に平行に形成することによって、ビット線コンタクトプラグ１０９近傍、及びワード線コンタクトプラグ１１６近傍から、メモリセル１００内に侵入するＵＶ光を効率的に阻止するようにしたものである。

ところで、図８（ｂ）及び図９（ｂ）に示した工程において、層間絶縁膜１０６中に形成される開口部１１５は、できるだけワード線１０４の近くまで形成することが好ましいが、開口部１１５の形成は、層間絶縁膜１０６の時間エッチングによって行われるので、開口部１１５の深さをバラツキなく制御することは難しい。

そこで、本実施の形態３において、層間絶縁膜１０６中に延出して形成された遮光膜１０５の深さが制御よく形成された半導体記憶装置を提案する。以下、図１０（ａ）、（ｂ）を参照しながら具体的に説明する。なお、上述した実施の形態２で示した構成と共通する構成については、詳細な説明は省略する。

図１０（ａ）、（ｂ）は、本発明の実施の形態３における半導体記憶装置の構成を模式的に示した断面図で、（ａ）は、ビット線コンタクトプラグ１０９の近傍の構成を示し、（ｂ）は、ワード線コンタクトプラグ１１６の近傍の構成を示す。

図１０（ａ）、（ｂ）に示すように、メモリセル１００は、半導体基板１０１に形成された拡散層よりなるビット線１０２と、ビット線１０２間に形成されたトラップ性のゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたワード線１０４とで構成されている。また、メモリセル１００上に層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９、及び、ワード線１０４に接続するワード線コンタクトプラグ１１６が形成されている。

そして、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に絶縁性遮光膜１０８、及び導電性遮光膜１０５が形成されると共に、ビット線コンタクトプラグ１０９の近傍、及びワード線コンタクトプラグ近傍において、層間絶縁膜１０６の表面から膜中に延出する領域に、絶縁性遮光膜１０８、及び導電性遮光膜１０５が形成されている。

ここで、絶縁性遮光膜１０８は、例えば、２０ｎｍ〜５０ｎｍの膜厚のシリコン窒化膜、シリコンリッチ窒化膜、シリコンリッチ酸化膜等からなり、導電性遮光膜１０５は、例えば、５０ｎｍ〜２００ｎｍの膜厚のアモルファスシリコン膜、タングステン膜等からなる。

図１０（ａ）、（ｂ）に示したような構成によれば、後述するように、層間絶縁膜１０６中に形成された絶縁性遮光膜１０８の膜厚を、２０ｎｍ〜５０ｎｍ程度に薄く、かつ制御よく形成することができるので、層間絶縁膜１０６中に延出して形成された導電性遮光膜１０５を、ワード線１０４に接近させて形成することができる。これにより、ビット線コンタクトプラグ１０９近傍、及びワード線コンタクトプラグ１１６近傍の側方から、メモリセル１００内に侵入するＵＶ光をより効率的に阻止することができる。

また、当然、絶縁性遮光膜１０８自身も遮光性を有するため、導電性遮光膜１０５と相まってＵＶ光の遮断特性の向上が図られるが、それと同時に、絶縁性遮光膜１０８は、ワード線１０４と導電性遮光膜１０５とを絶縁する機能も有するため、実施の形態２と同様に、層間絶縁膜１０６中に延出して形成された遮光膜１０５を、ワード線１０４及びビット線１０２に平行して形成することができる。

次に、本実施の形態３における半導体記憶装置の製造方法について、図１１（ａ）〜（ｄ）、及び図１２（ａ）〜（ｄ）を参照しながら説明する。なお、上述した実施の形態２の工程と共通する工程については、詳細な説明は省略する。

図１１（ａ）〜（ｄ）、及び図１２（ａ）〜（ｄ）は、本実施形態における半導体記憶装置の製造方法を示した工程断面図で、図１１（ａ）〜（ｄ）は、ビット線コンタクトプラグ１０９近傍の構成を示し、図１２（ａ）〜（ｄ）は、ワード線コンタクトプラグ１１６近傍の構成を示している。

まず、図１１（ａ）、図１２（ａ）に示すように、半導体基板１０１上に、ビット線１０２、ビット線酸化膜１１０、トラップ性のゲート絶縁膜１０３、及びワード線とを備えたメモリセル１００を形成する。

次に、図１１（ｂ）、図１２（ｂ）に示すように、メモリセル１００上に、層間絶縁膜１０６を形成した後、フォトマスク１１２を用いて、ビット線コンタクトプラグの形成領域近傍、及びワード線コンタクトプラグの形成領域近傍の層間絶縁膜１０６に、ワード線１０４が露出するよう開口部１１５を形成する。この開口部１１５は、ワード線１０４及びビット線１０２にそれぞれ平行して形成される。

次に、図１１（ｃ）、図１２（ｃ）に示すように、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、絶縁性遮光膜１０８と導電性遮光膜１０５の積層膜を形成する。このとき、積層膜の一部は、ビット線コンタクトプラグの形成領域近傍、及びワード線コンタクトプラグの形成領域近傍において、層間絶縁膜１０６中に形成された開口部１１５内まで、さらに延出して形成される。その後、フォトマスク１１３を用いて、メモリセル１００上に形成された積層膜を残すように、積層膜の一部をエッチング除去する。

最後に、図１１（ｄ）、図１２（ｄ）に示すように、積層膜１０８、１０５上に絶縁膜１０７を堆積した後、絶縁膜１０７及び層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９、及びワード線１０４に接続するワード線コンタクトプラグ１１６を形成することによって、図１０（ａ）、（ｂ）に示した半導体記憶装置を得る。

ここで、層間絶縁膜１０６中に形成される開口部１１５は、ワード線１０４が露出するまで層間絶縁膜１０６をエッチングして形成されるので、開口部１１５の深さ方向は容易に制御できる。また、絶縁性遮光膜１０８は、例えば、ＣＶＤ法を用いて、開口部１１５の側面及び底面に堆積されるので、比較的薄い膜厚の絶縁性遮光膜１０８を、制御よく開口部１１５の側面及び底面に形成することができる。これにより、層間絶縁膜１０６中に延出して形成された導電性遮光膜１０５を、ワード線１０４に接近させて形成することができる。

また、本実施の形態３においては、遮光膜を、絶縁性遮光膜１０８及び導電性遮光膜１０５の積層膜で構成するようにしたが、その積層膜の界面が凹凸形状を有するように加工しておいてもよい。遮光膜は、その特性上、ＵＶ光の侵入を完全に遮断することはできないが、ＵＶ光の一部が導電性遮光膜１０５を透過しても、積層膜の界面に形成された凹凸形状によりＵＶ光が乱反射することによって、遮光膜の遮光性を実効的に高めることができる。

なお、積層膜の界面の凹凸形状は、例えば、絶縁性遮光膜１０８を堆積する際、アルゴンスパッタなどの逆スパッタを行い、絶縁性遮光膜１０８の表面を凹凸形状に加工することによって形成することができる。

また、本実施の形態３においては、遮光膜を、絶縁性遮光膜１０８及び導電性遮光膜１０５の積層膜で構成するようにしたが、導電性遮光膜１０５をワード線１０４に接近させて形成する点に着目すれば、絶縁性遮光膜１０８の代わりに、遮光性のない絶縁膜を用いても、その目的は達成される。

（実施の形態４）
図１０（ａ）、（ｂ）に示した実施の形態３に係わる半導体記憶装置においては、遮光膜を、絶縁性遮光膜１０８及び導電性遮光膜１０５の積層膜で構成したが、これは、導電性遮光膜１０５をワード線１０４に接近させて形成することが主目的であった。

本発明の実施の形態４に係わる半導体記憶装置は、絶縁性遮光膜の有する遮光性の積極的な利用を図るものである。以下、図１３（ａ）、（ｂ）を参照しながら具体的に説明する。なお、上述の実施の形態１〜実施の形態３で説明した構成と共通する構成については、詳細な説明は省略する。

図１３（ａ）、（ｂ）は、本発明の実施の形態４における半導体記憶装置の構成を模式的に示した断面図で、（ａ）は、ビット線コンタクトプラグ１０９の近傍の構成を示し、（ｂ）は、ワード線コンタクトプラグ１１６の近傍の構成を示す。

図１３（ａ）、（ｂ）に示すように、メモリセル１００は、半導体基板１０１に形成された拡散層よりなるビット線１０２と、ビット線１０２間に形成されたトラップ性のゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたワード線１０４とで構成されている。そして、メモリセル１００の上面及び側面を覆うように、絶縁性遮光膜１０８が形成され、その上に層間絶縁膜１０６が堆積されている。さらに、層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９、及び、ワード線１０４に接続するワード線コンタクトプラグ１１６が形成されている。

そして、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、遮光膜１０５が形成されると共に、ビット線コンタクトプラグ１０９の近傍、及びワード線コンタクトプラグ１１６の近傍において、層間絶縁膜１０６の表面から膜中に延出する領域に遮光膜１０５がさらに形成されている。なお、膜中に形成された遮光膜１０５は、ワード線１０４上に形成された絶縁性遮光膜１０８と接している。

本実施の形態４に係わる半導体記憶装置は、言ってみれば、実施の形態１に係わる半導体記憶装置において、メモリセル１００の上面及び側面を覆うように、絶縁性遮光膜１０８を、メモリセル１００と層間絶縁膜１０６との間に挿入したものである。

図１３（ａ）、（ｂ）に示したような構成にすると、実施の形態１で示した半導体記憶装置によって発揮されるＵＶ光の遮断効果に加え、メモリセル１００を覆う絶縁性遮光膜１０８による遮断効果がプラスして発揮されるので、コンタクトプラグ形成工程及び配線工程で発生するＵＶ光のメモリセル１００内への侵入をより効率的に阻止することができる。

次に、本実施の形態４における半導体記憶装置の製造方法について、図１４（ａ）〜（ｄ）、及び図１５（ａ）〜（ｄ）を参照しながら説明する。なお、上述した実施の形態１〜３で示した工程と共通する工程は説明を省略する。

図１４（ａ）〜（ｄ）、及び図１５（ａ）〜（ｄ）は、本実施形態における半導体記憶装置の製造方法を示した工程断面図で、図１４（ａ）〜（ｄ）は、ビット線コンタクトプラグ１０９近傍の構成を示し、図１５（ａ）〜（ｄ）は、ワード線コンタクトプラグ１１６近傍の構成を示している。

まず、図１４（ａ）、図１５（ａ）に示すように、半導体基板１０１上に、ビット線１０２、ビット線酸化膜１１０、トラップ性のゲート絶縁膜１０３、及びワード線１０４とを備えたメモリセル１００を形成する。

次に、図１４（ｂ）、図１５（ｂ）に示すように、メモリセル１００の上面及び側面を覆うように、膜厚が２０ｎｍ〜５０ｎｍ程度の絶縁性遮光膜１０８を形成し、その上に層間絶縁膜１０６をさらに堆積する。そして、フォトマスク１１２を用いて、ビット線コンタクトプラグの形成領域近傍、及びワード線コンタクトプラグの形成領域近傍の層間絶縁膜１０６を、絶縁性遮光膜１０８が露出するまでエッチングして、開口部１１５を形成する。

次に、図１４（ｃ）、図１５（ｃ）に示すように、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、遮光膜１０５を形成する。このとき、遮光膜１０５の一部は、ビット線コンタクトプラグの形成領域近傍、及びワード線コンタクトプラグの形成領域近傍において、層間絶縁膜１０６中に形成された開口部１１５内にも形成される。その後、フォトマスク１１３を用いて、メモリセル１００上に形成された遮光膜１０５を残すように、遮光膜１０５の一部をエッチング除去する。

最後に、図１４（ｄ）、図１５（ｄ）に示すように、遮光膜１０５上に絶縁膜１０７を堆積した後、絶縁膜１０７及び層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９、及びワード線１０４に接続するワード線コンタクトプラグ１１６を形成することによって、図１３（ａ）、（ｂ）に示した半導体記憶装置を得る。

ここで、層間絶縁膜１０６中に形成される開口部１１５は、絶縁性遮光膜１０８が露出するまで層間絶縁膜１０６をエッチングして形成されるが、その際、絶縁性遮光膜１０８は、エッチングストッパーとして機能する。それため、ワード線１０４上に形成される絶縁性遮光膜１０８は、比較的薄い膜厚を有する故、層間絶縁膜１０６中に延出して形成された導電性遮光膜１０５を、ワード線１０４に接近させて形成することができる。

なお、本実施の形態４においても、絶縁性遮光膜１０８の表面に凹凸形状を形成しておくことによって、半導体記憶装置の遮光性をより高めることができる。

（実施の形態５）
実施の形態１〜実施の形態４で示した半導体記憶装置においては、メモリセル１００上に形成された遮光膜１０５は、層間絶縁膜１０６を介して形成されるが、当該層間絶縁膜１０６は、ワード線１０４と遮光膜１０５との寄生容量、及びワード線１０４と遮光膜１０５との絶縁性を考慮して、所定の膜厚に設定される。かかる事情から、層間絶縁膜１０６の膜厚は、ある程度の厚みを有することが要求される。

他方、本発明の目的とする遮光性の向上という観点からすれば、遮光膜１０５を、メモリセル１００にできるだけ接近して形成することが望ましく、その意味で、層間絶縁膜１０６の膜厚は薄くしたい。

ところで、近年の半導体記憶装置の開発状況を見てみると、半導体記憶装置の微細化の進展が目覚ましく、それに伴い、Ｖｔの低電圧化が進んでいる。このような状況に鑑み、本実施の形態５においては、今後のＶｔの低電圧化にも対応することが可能な半導体記憶装置を提案する。以下、図１６（ａ）、（ｂ）を参照しながら具体的に説明する。なお、上述の実施の形態１〜実施の形態４で説明した構成と共通する構成については、詳細な説明は省略する。

図１６（ａ）、（ｂ）は、本発明の実施の形態５における半導体記憶装置の構成を模式的に示した断面図で、（ａ）は、ビット線コンタクトプラグ１０９の近傍の構成を示し、（ｂ）は、ワード線コンタクトプラグ１１６の近傍の構成を示す。

図１６（ａ）、（ｂ）に示すように、メモリセル１００は、半導体基板１０１に形成された拡散層よりなるビット線１０２と、ビット線１０２間に形成されたトラップ性のゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたワード線１０４とで構成されている。そして、メモリセル１００の上面及び側面を覆うように、絶縁性遮光膜１０８が形成されている。さらに、絶縁性遮光膜１０８上の少なくともメモリセル１００上には、導電性遮光膜１０５が形成されている。

導電性遮光膜１０５上には、層間絶縁膜１０６が堆積され、層間絶縁膜１０６中には、ビット線１０２に接続するビット線コンタクトプラグ１０９、及び、ワード線１０４に接続するワード線コンタクトプラグ１１６が形成されている。

本実施の形態５に係わる半導体記憶装置は、導電性遮光膜１０５が、層間絶縁膜１０６を介せずに、膜厚の薄い絶縁性遮光膜１０８を介してメモリセル上に形成されていることを特徴とするものである。このようにすることによって、導電性遮光膜１０５が、メモリセル１００に接近して形成されるので、導電性遮光膜１０５によるＵＶ光の遮断効果をより高めることができる。

なお、本実施の形態においては、絶縁性遮光膜１０８の膜厚が薄いが故に、ワード線１０４と遮光膜１０５との耐圧が小さくなることが予想されるが、絶縁性遮光膜１０８の膜厚、材料等を最適化することにより、低Ｖｔ化したときに要求される耐圧に設定することは可能である。

また、本実施の形態においても、絶縁性遮光膜１０８の表面に凹凸形状を形成しておくことによって、半導体記憶装置の遮光性をより高めることができる。

（実施の形態６）
実施の形態１〜４で示した半導体記憶装置において、半導体記憶装置の微細化が進むと、図１９（ａ）に示すように、ビット線コンタクトプラグ（不図示）の形成領域の幅に対するメモリセル１００の高さの比、すなわちアスペクト比が大きくなり、層間絶縁膜１０６を堆積した直後では、ビット線コンタクトプラグに隣接するワード線１０４近傍において、すなわち、メモリセル１００上に形成された層間絶縁膜１０６の表面１０６ａと、ビット線コンタクトプラグの形成領域の上に形成された層間絶縁膜１０６の表面１０６ｂとに段差部が生じる。

層間絶縁膜１０６に、図３（ｂ）に示した開口部１１５を形成する際、本来は図１９（ｂ）に示すように、層間絶縁膜１０６の平坦な箇所において開口部１１５の形成のためのフォトマスク１１２が開口するようにするべきである。しかし、図１９（ｃ）に示すように、層間絶縁膜１０６に前述した様な大きな段差がある状態で、フォトマスク１１２の合わせずれが生じると、段差部をまたがるようにしてフォトマスク１１２の開口部が形成される可能性がある。この場合、段差部にフォトレジストの残渣が生じる可能性があり、開口部１１５が所望の形状より小さくなり、その後に堆積する遮光膜を開口部１１５に埋めることができない等の課題が生じることが考えられる。

そこで、本実施の形態６において、開口部１１５が安定して形成される半導体記憶装置を提案する。以下、図２０を参照しながら具体的に説明する。

図２０は、本発明の実施の形態６における半導体記憶装置の構成を模式的に示した断面図で、ビット線コンタクトプラグ１０９の近傍の構成を示す。

図２０に示すように、メモリセル１００は、半導体基板１０１に形成された拡散層よりなるビット線１０２と、ビット線１０２間に形成されたトラップ性のゲート絶縁膜（不図示）と、ゲート絶縁膜上に形成されたワード線１０４とで構成されている。また、メモリセル１００上に層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９が形成されている。

そして、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、遮光膜１０５が形成されており、層間絶縁膜１０６上に形成された遮光膜１０５の一部は、ビット線コンタクトプラグ１０９の近傍において、層間絶縁膜１０６の表面から膜中（符号１０５ａに示す領域）にさらに延出して形成されている。

また、メモリセル１００上の層間絶縁膜１０６と、ビット線コンタクトプラグ１０９の形成領域の層間絶縁膜との段差ｄ１は、ＣＭＰ（Chemical Mecanical Polish）法等によって平坦化されているので、層間絶縁膜１０６の成膜直後と比較して段差が低減された状態にある。

なお、ビット線コンタクトプラグ１０９に隣接するワード線１０５ａ近傍における層間絶縁膜１０６の段差部は、１００ｎｍ以下の段差であることが好ましい。

次に、本実施の形態６における半導体記憶装置の製造方法について、図２１及び図２２を参照しながら説明する。なお、図３（ａ）〜（ｄ）に示した実施の形態１の工程と共通する工程の説明は省略する。

図２１（ａ）〜（ｄ）、及び図２２（ａ）〜（ｃ）は、本実施の形態６における半導体記憶装置の製造方法を示した工程断面図で、ビット線コンタクトプラグ１０９近傍の構成を示している。

まず、図２１（ａ）に示すように、半導体基板１０１上に、ｎ＋型拡散層からなるビット線１０２、ビット線酸化膜１１０、ＯＮＯ膜よりなるトラップ性のゲート絶縁膜（不図示）、及びポリシリコンからなるワード線とを備えたメモリセル１００を形成し、メモリセル１００上に、シリコン酸化膜からなる層間絶縁膜１０６を堆積する。このとき、半導体装置が微細化されていると、ビット線コンタクトプラグの形成領域の幅に対する、メモリセル１００の高さの比が大きくなっている。そのため、メモリセル１００上の層間絶縁膜１０６と、ビット線コンタクトプラグの形成領域の層間絶縁膜１０６との段差ｄ１は、最大でメモリセル１００の高さ分生じる。半導体基板１０１の表面からのメモリセルの高さは、典型的には最大で約２５０ｎｍであるので、この場合、段差ｄ１も最大で約２５０ｎｍ生じている。

次に、図２１（ｂ）に示すように、ＣＭＰ法等によって層間絶縁膜１０６を平坦化することで、メモリセル１００上の層間絶縁膜１０６と、ビット線コンタクトプラグの形成領域上の層間絶縁膜１０６との段差を低減する。これにより、メモリセル１００上の層間絶縁膜１０６の表面と、ビット線コンタクトプラグの形成領域の層間絶縁膜１０６の表面との段差ｄ１は１００ｎｍ以下まで低減される。

次に、図２１（ｃ）に示すように、フォトマスク１１２を用いて、ビット線コンタクトプラグの形成領域近傍の層間絶縁膜１０６に開口部１１５を形成する。この開口部１１５は、ワード線１０４に平行して形成される。

次に、図２１（ｄ）に示すように、層間絶縁膜１０６上に遮光膜１０５を堆積する。このとき、遮光膜１０５の一部は、ビット線コンタクトプラグの形成領域近傍において、層間絶縁膜１０６中に形成された開口部１１５内まで、さらに延出して形成される。

その後、図２２（ａ）に示すように、フォトマスク１１３を用いて、メモリセル１００上に形成された遮光膜１０５を残すように、遮光膜１０５の一部をエッチング除去する。

次に、図２２（ｂ）に示すように、全面に、例えばシリコン酸化膜からなる絶縁膜１０７を堆積する。このとき、メモリセル１００上からビット線コンタクトプラグの形成領域にかけて絶縁膜１０７の段差が大きい場合は、必要に応じてＣＭＰ法により段差低減を行う。

最後に、図２２（ｃ）に示すように、絶縁膜１０７及び層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９を形成することによって、図２０に示した半導体記憶装置を得る。

ここで、層間絶縁膜１０６を図２１（ｂ）に示すＣＭＰ法により平坦化することで、メモリセル１００上からビット線コンタクトプラグの形成領域にかけて生じている段差を低減することが可能となり、図２１（ｃ）に示すフォトマスク１１２のパターニング工程において合わせずれが生じてフォトマスク１１２のパターンエッジが層間絶縁膜１０６の段差部をまたがっても、フォトマスク１１２の開口部にフォトレジストの残渣は生じにくくなり、所望の形状を安定的に形成することが可能となる。

なお、本実施の形態６において、図６（ａ）、（ｂ）に示すように、層間絶縁膜１０６中に延出して形成された遮光膜１０５ａは、ワード線１０４に接しないように形成してもよい。

また、図１０（ａ）に示すように、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に絶縁性遮光膜、及び導電性遮光膜を形成すると共に、ビット線コンタクトプラグ１０９の近傍において、層間絶縁膜１０６の表面から膜中に延出する領域に、絶縁性遮光膜、及び導電性遮光膜１０５を形成してもよい。

さらに、図１３に示すように、メモリセル１００の上面及び側面を覆うように、絶縁性遮光膜を形成し、その上に層間絶縁膜１０６を堆積してもよい。

（実施の形態７）
実施の形態６で示した半導体記憶装置において、さらに微細化が進むと、図２０に示す段差ｄ１の低減はＣＭＰ法により平坦化を行っても、その影響が顕在化する場合が考えられる。そこで、本実施の形態７において、図２０に示す段差ｄ１に影響されることなく遮光構造を形成できる半導体記憶装置を提案する。以下、図２３を参照しながら具体的に説明する。

図２３は、本発明の実施の形態７における半導体記憶装置の構成を模式的に示した断面図で、ビット線コンタクトプラグ１０９の近傍の構成を示す。

図２３に示すように、メモリセル１００は、半導体基板１０１に形成された拡散層よりなるビット線１０２と、ビット線１０２間に形成されたトラップ性のゲート絶縁膜（不図示）と、ゲート絶縁膜上に形成されたワード線１０４とで構成されている。また、ビット線コンタクトプラグ１０９に隣接するワード線１０４ａの一部からビット線コンタクトプラグ１０９の形成領域にかけて、層間絶縁膜１０６に開口部が形成されており、この開口部には、ワード線１０４ａより上方に層間絶縁膜１０６が形成されていない。

ここで、メモリセル１００と、ビット線コンタクトプラグ１０９の形成領域上の層間絶縁膜１０６との段差ｄ２は６０ｎｍ以下である。

ここで段差ｄ２が低い方が望ましい理由は以下の通りである。すなわち、ビット線コンタクトプラグ１０９の形成領域には一旦遮光膜１０５が堆積されるが、遮光膜１０５は導電性であることから、ビット線コンタクトプラグ１０９と遮光膜１０５を接しないようにする必要がある。そのため、ビット線コンタクトプラグ１０９近傍の遮光膜１０５の一部を、フォトマスクを用いて選択的に除去する必要がある。その際、マスクの合わせずれが生じたときにメモリセル１００とビット線コンタクトプラグ１０９の形成領域上の層間絶縁膜１０６との段差部にフォトレジストの残渣残りが生じるのを防ぐために、段差ｄ２は６０ｎｍ以下と低い方が望ましい。

なお、段差ｄ２の低減は、ビット線コンタクトプラグ１０９に隣接し合う２つのワード線１０４ａの間隔を狭くして更に微細化を進めた場合に有効である。また、製造コストを削減するために遮光膜１０５の一部を除去するフォトマスクをあまりアライメント精度の高くないものを使用して、ある程度の合わせずれを許容する場合等にも有効である。

そして、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に、遮光膜１０５が形成されており、層間絶縁膜１０６上に形成された遮光膜１０５の一部は、ビット線コンタクトプラグ１０９に隣接するワード線１０４ａの一部からビット線コンタクトプラグ１０９の形成領域にかけて形成されている開口部の一部に、さらに延出して形成されている（符号１０５ａに示す領域）。

次に、本実施の形態７における半導体記憶装置の製造方法について、図２４及び図２５を参照しながら説明する。なお、図２１及び図２２に示した実施の形態６の工程と共通する工程の説明は省略する。

図２４（ａ）〜（ｄ）、及び図２５（ａ）〜（ｃ）は、本実施の形態７における半導体記憶装置の製造方法を示した工程断面図で、ビット線コンタクトプラグ１０９近傍の構成を示している。

まず、図２４（ａ）に示すように、半導体基板１０１上に、ｎ＋型拡散層からなるビット線１０２、ビット線酸化膜１１０、ＯＮＯ膜よりなるトラップ性のゲート絶縁膜（不図示）、及びポリシリコンからなるワード線とを備えたメモリセル１００を形成し、メモリセル１００上に、シリコン酸化膜からなる層間絶縁膜１０６を堆積する。このとき、半導体記憶装置が微細化されていると、メモリセル１００上からビット線コンタクトプラグにかけて、層間絶縁膜１０６には最大でメモリセル１００の高さに相当する段差が生じている。

次に、図２４（ｂ）に示すように、ＣＭＰ法によって層間絶縁膜１０６を平坦化し、メモリセル１００上の層間絶縁膜１０６とビット線コンタクトプラグの形成領域の層間絶縁膜１０６との段差を低減する。

次に、図２４（ｃ）に示すように、フォトマスク１１２を用いて層間絶縁膜１０６の一部を、ビット線コンタクト形成領域に隣接するワード線１０４ａの一部が露出するまで除去する。このとき、ビット線コンタクトプラグの形成領域上には層間絶縁膜１０６の一部が残り、メモリセル１００（ワード線１０４）の表面と、ビット線コンタクトプラグの形成領域上の層間絶縁膜１０６の表面との段差ｄ２は６０ｎｍ以下である。

次に、図２４（ｄ）に示すように、層間絶縁膜１０６上、及びワード線１０４ａ上に遮光膜１０５を堆積する。このとき、遮光膜１０５の一部は、ワード線１０４ａの一部からビット線コンタクトプラグの形成領域にかけて形成された開口部内まで、さらに延出して形成される（符号１０５ａに示す領域）。

その後、図２５（ａ）に示すように、フォトマスク１１３を用いて、ビット線コンタクトプラグの形成領域の遮光膜１０５を除去する。このとき、メモリセル１００上に形成された遮光膜１０５は、ワード線１０４ａの一部からビット線コンタクトプラグの形成領域の近傍まで延出して形成される。

次に、図２５（ｂ）に示すように、全面に、例えばシリコン酸化膜からなる絶縁膜１０７を堆積する。このとき、メモリセル１００上からビット線コンタクトプラグの形成領域にかけて絶縁膜１０７の段差が大きい場合は、必要に応じてＣＭＰ法により段差低減を行う。

最後に、図２５（ｃ）に示すように、絶縁膜１０７及び層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９を形成することによって、図２３に示した半導体記憶装置を得る。

本実施の形態において、図２４（ｃ）に示すフォトマスク１１２のパターニング工程が、ワード線１０４ａの一部からビット線コンタクトプラグの形成領域にかけて開口するようにパターニングしていることが、実施の形態６と異なる。これにより、フォトマスク１１２の合わせずれが生じた場合でも、フォトマスク１１２のパターンエッジが、ワード線１０４ａからビット線コンタクトプラグの形成領域にかけて生じている層間絶縁膜１０６の段差部にまたがることが無くなる。

また、図２５（ａ）に示す工程において、ビット線コンタクトプラグに隣接し合う２つのワード線１０４ａを狭ピッチにして微細化した場合、あるいは、製造コスト削減のためにフォトマスク１１３をあまりアライメント精度の高くないものを使用した場合において、フォトマスク１１３に合わせずれが生じた場合に、メモリセル１００（ワード線１０４）の表面と、ビット線コンタクトプラグ１０９の形成領域上の層間絶縁膜１０６の表面との段差ｄ２に、フォトマスク１１３のパターンエッジがまたがる場合が考えられる。段差ｄ２にフォトマスク１１３のパターンエッジがまたがった場合、段差ｄ２が高いとフォトレジストの残渣が生じ、遮光膜１０５を所望の形状に加工できない場合が考えられる。そのため、図２４（ｃ）示す工程において、段差ｄ２を予め低減する必要がある。

なお、本実施の形態７において、図６（ａ）、（ｂ）に示すように、層間絶縁膜１０６中に延出して形成された遮光膜１０５ａは、ワード線１０４に接しないように形成してもよい。

また、図１０（ａ）に示すように、層間絶縁膜１０６上の少なくともメモリセル１００を覆う領域に絶縁性遮光膜、及び導電性遮光膜を形成すると共に、ワード線１０４ａの一部からビット線コンタクトプラグの形成領域において、層間絶縁膜１０６の表面から延出する領域に、絶縁性遮光膜、及び導電性遮光膜を形成してもよい。

さらに、図１３に示すように、メモリセル１００の上面及び側面を覆うように絶縁性遮光膜を形成し、その上に層間絶縁膜１０６を堆積してもよい。

なお、本発明において、「層間絶縁膜」とは、少なくとも、メモリセル、ビット線コンタクトプラグ、及びワード線コンタクトプラグを相互の電気的に絶縁するもの、並びに、他の半導体装置の構成要素（例えば、配線等）と電気的に絶縁するものをいい、その膜自身がどのような材料で構成され、又はどのような工程で形成されたものであるかは問わず、例えば、別の材料からなる２層以上の膜で構成されたものも含む。

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、トラップ性のゲート絶縁膜を備えたメモリセルを対象に説明したが、電子を注入することによってメモリセルの書込を制御するものであれば、他の構造のメモリセルにも本発明の構成を適用することが可能である。

本発明によれば、半導体記憶装置の製造工程で発生するＵＶ光に起因するＶｔ変動を防止し、信頼性の高い半導体記憶装置、及びその製造方法を提供することができる。

本発明の実施の形態１における半導体記憶装置の構成を模式的に示した断面図である。 本発明の実施の形態１における半導体記憶装置の構成を模式的に示した平面図である。 （ａ）〜（ｄ）は、本発明の実施の形態１における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態１における半導体記憶装置の他の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態１における半導体記憶装置の他の製造方法を示す工程断面図である。 本発明の実施の形態２における半導体記憶装置の構成を示した断面図で、（ａ）はビット線コンタクトプラグ近傍の構成を示す断面図、（ｂ）はワード線コンタクトプラグ近傍の構成を示す断面図である。 本発明の実施の形態２における半導体記憶装置の構成を模式的に示した平面図である。 （ａ）〜（ｄ）は、本発明の実施の形態２における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態２における半導体記憶装置の製造方法を示す工程断面図である。 本発明の実施の形態３における半導体記憶装置の構成を示した断面図で、（ａ）はビット線コンタクトプラグ近傍の構成を示す断面図、（ｂ）はワード線コンタクトプラグ近傍の構成を示す断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態３における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態３における半導体記憶装置の製造方法を示す工程断面図である。 本発明の実施の形態４における半導体記憶装置の構成を示した断面図で、（ａ）はビット線コンタクトプラグ近傍の構成を示す断面図、（ｂ）はワード線コンタクトプラグ近傍の構成を示す断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態４における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態４における半導体記憶装置の製造方法を示す工程断面図である。 本発明の実施の形態５における半導体記憶装置の構成を示した断面図で、（ａ）はビット線コンタクトプラグ近傍の構成を示す断面図、（ｂ）はワード線コンタクトプラグ近傍の構成を示す断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態５における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態５における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｃ）は、本発明における層間絶縁膜に開口部を形成する際のアライメントづれを説明する断面図である。 本発明の実施の形態６おける半導体記憶装置の構成を示した断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態６における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｃ）は、本発明の実施の形態６における半導体記憶装置の製造方法を示す工程断面図である。 本発明の実施の形態７における半導体記憶装置の構成を示した断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態７における半導体記憶装置の製造方法を示す工程断面図である。 （ａ）〜（ｃ）は、本発明の実施の形態７における半導体記憶装置の製造方法を示す工程断面図である。 従来のトラップ性のゲート絶縁膜を有するメモリセルの一般的な構成を示した図である。 従来の半導体記憶装置の構成を示した断面図で、（ａ）はビット線コンタクトプラグ近傍の構成を示す断面図、（ｂ）はワード線コンタクトプラグ近傍の構成を示す断面図である。 （ａ）〜（ｄ）は、従来の半導体記憶装置の製造方法を示す工程断面図である。 従来の他の半導体記憶装置の構成を示した断面図である。 （ａ）〜（ｄ）は、従来の他の半導体記憶装置の製造方法を示す工程断面図である。

符号の説明

１００、２００ メモリセル
１０１、２０１ 半導体基板
１０２、２０２ ビット線
１０３、２０３ ゲート絶縁膜
１０４、２０４ ワード線
１０５、２０５ （導電性）遮光膜
１０５ａ サイドウォール膜
１０６、２０６ 層間絶縁膜
１０７、２０７ 絶縁膜
１０８ 絶縁性遮光膜
１０９、２０９ ビット線コンタクトプラグ
１１０、２１０ ビット線酸化膜
１１２、１１３、２１３、２１４ フォトマスク
１１５ 開口部
１１６、２１２ ワード線コンタクトプラグ
２１５ ビット線コンタクトホール

Claims (27)

1. 半導体基板に形成された拡散層よりなる複数のビット線と、隣接する前記ビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備えた半導体記憶装置において、
   前記メモリセル上に層間絶縁膜が形成され、
   前記層間絶縁膜中に、前記ビット線に接続するビット線コンタクトプラグが形成され、
   前記層間絶縁膜上の少なくとも前記メモリセルを覆う領域に、遮光膜が形成されており、
   前記層間絶縁膜上に形成された遮光膜の一部は、前記ビット線コンタクトプラグの近傍において、前記層間絶縁膜の表面から該膜中にさらに延出して形成されていることを特徴とする、半導体記憶装置。
2. 前記層間絶縁膜中に延出して形成された前記遮光膜の一部は、前記ワード線に平行して形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記層間絶縁膜中に延出して形成された前記遮光膜の一部は、前記ビット線コンタクトプラグに隣接するワード線に接していることを特徴とする、請求項１に記載の半導体記憶装置。
4. 前記層間絶縁膜中に延出して形成された前記遮光膜の一部は、絶縁膜を介して前記ワード線に接していることを特徴とする、請求項３に記載の半導体記憶装置。
5. 前記絶縁膜は、絶縁性遮光膜よりなることを特徴とする、請求項４に記載の半導体記憶装置。
6. 前記層間絶縁膜中に、前記ワード線に接続するワード線コンタクトプラグが形成され、
   前記層間絶縁膜中に延出して形成された前記遮光膜の一部は、前記ワード線コンタクトプラグの近傍において、前記層間絶縁膜中に延出して形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
7. 前記層間絶縁膜中に延出して形成された前記遮光膜の一部は、前記ビット線に平行して形成されていることを特徴とする、請求項６に記載の半導体記憶装置。
8. 前記層間絶縁膜中に延出した形成された前記遮光膜の一部は、前記層間絶縁膜中に形成された開口部内に形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
9. 前記遮光膜は、導電性遮光膜と絶縁性遮光膜との積層膜よりなることを特徴とする、請求項１に記載の半導体記憶装置。
10. 前記導電性遮光膜と前記絶縁性遮光膜との界面が、凹凸形状に形成されていることを特徴とする、請求項９に記載の半導体記憶装置。
11. 前記遮光膜の一部が接する前記ワード線は、データ保持には使用されないダミーワード線であることを特徴とする、請求項３に記載の半導体記憶装置。
12. 前記遮光膜は、前記ビット線コンタクトプラグが形成されるよりも前に形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
13. 前記層間絶縁膜は、前記ビット線コンタクトプラグに隣接する前記ワード線近傍において段差部を有し、該段差部の段差が１００ｎｍ以下に平坦化されていることを特徴とする、請求項１に記載の半導体記憶装置。
14. 前記ビット線コンタクトプラグが形成された領域の前記層間絶縁膜の表面の高さは、前記ビット線コンタクトプラグに隣接する前記ワード線の表面の高さ以下であることを特徴とする、請求項１に記載の半導体記憶装装置。
15. 前記ビット線コンタクトプラグが形成された領域の前記層間絶縁膜の表面の高さと、前記ビット線コンタクトプラグに隣接する前記ワード線の表面の高さとの差は、６０ｎｍ以下であることを特徴とする、請求項１４に記載の半導体記憶装装置。
16. 半導体基板に形成された拡散層よりなる複数のビット線と、隣接する前記ビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備えた半導体記憶装置において、
    前記メモリセルの上面及び側面を覆うように、絶縁性遮光膜が形成され、
    前記絶縁性遮光膜上の少なくとも前記メモリセル上に導電性遮光膜が形成されていることを特徴とする、半導体記憶装置。
17. 半導体基板に形成された拡散層よりなる複数のビット線と、隣接する前記ビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備えた半導体記憶装置の製造方法であって、
    前記メモリセル上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上の少なくとも前記メモリセルを覆う領域に遮光膜を形成する工程と、
    前記層間絶縁膜中に、前記ビット線に接続するビット線コンタクトプラグを形成する工程とを備え、
    前記遮光膜を形成する工程において、前記層間絶縁膜上に形成された前記遮光膜の一部が、前記ビット線コンタクトプラグの形成領域近傍において、前記層間絶縁膜の表面から該膜中にさらに延出して形成されることを特徴とする、半導体記憶装置の製造方法。
18. 前記層間絶縁膜を形成した後、前記ビット線コンタクトプラグの形成領域近傍の前記層間絶縁膜に開口部を形成する工程をさらに備え、
    前記遮光膜を形成する工程において、前記遮光膜が、前記層間絶縁膜上の少なくとも前記メモリセルを覆う領域、及び前記層間絶縁膜に形成された前記開口部内に形成されることを特徴とする、請求項１７に記載の半導体記憶装置の製造方法。
19. 前記開口部は、前記ビット線コンタクトプラグの形成領域に隣接するワード線が露出するように形成され、
    前記開口部内に形成された前記遮光膜は、前記ワード線に接していることを特徴とする、請求項１８に記載の半導体記憶装置の製造方法。
20. 前記開口部を形成した後、少なくとも前記開口部の側面及び底面に絶縁性遮光膜を形成する工程をさらに備え、
    前記遮光膜は、前記絶縁性遮光膜を介して前記ワード線に接していることを特徴とする、請求項１９に記載の半導体記憶装置の製造方法。
21. 前記メモリセル上に前記層間絶縁膜を形成する前に、前記メモリセルの上面及び側面を覆うように、絶縁性遮光膜を形成する工程をさらに備え、
    前記開口部は、前記絶縁性遮光膜が露出するように形成され、
    前記開口部内に形成された前記遮光膜は、前記絶縁性遮光膜に接していることを特徴とする、請求項１８に記載の半導体記憶装置の製造方法。
22. 前記ビット線コンタクトプラグの形成工程は、前記遮光膜の形成工程の後に実行されることを特徴とする、請求項１７に記載の半導体記憶装置の製造方法。
23. 前記層間絶縁膜を形成する工程は、前記層間絶縁膜の前記ビット線コンタクトプラグに隣接する前記ワード線近傍における段差が１００ｎｍ以下になるように、前記層間絶縁膜を平坦化する工程をさらに含むことを特徴とする、請求項１７に記載の半導体記憶装置の製造方法。
24. 前記層間絶縁膜を形成する工程は、前記ビット線コンタクトプラグが形成される領域の前記層間絶縁膜の表面を除去して、該除去された層間絶縁膜の表面の高さを、前記ビット線コンタクトプラグに隣接する前記ワード線の表面の高さ以下にする工程をさらに備え、
    前記遮光膜を形成する工程において、前記遮光膜の一部は、前記除去された層間絶縁膜上の前記ビット線コンタクトプラグが形成される領域近傍まで延在するように形成されることを特徴とする、請求項１７に記載の半導体記憶装置の製造方法。
25. 前記除去された層間絶縁膜の表面の高さと、前記ビット線コンタクトプラグに隣接する前記ワード線の表面の高さとの差が６０ｎｍ以下であることを特徴とする、請求項２４に記載の半導体記憶装置の製造方法。
26. 半導体基板に形成された拡散層よりなる複数のビット線と、隣接する前記複数のビット線間に形成されたトラップ性のゲート絶縁膜と、該ゲート絶縁膜上に形成されたワード線とで構成されたメモリセルを備えた半導体記憶装置の製造方法であって、
    前記メモリセルの上面及び側面を覆うように、絶縁性遮光膜が形成する工程と、
    前記絶縁性遮光膜上の少なくとも前記メモリセル上に導電性遮光膜を形成する工程とを備えていることを特徴とする、半導体記憶装置の製造方法。
27. 前記絶縁性遮光膜を形成した後、該絶縁性遮光膜の表面を凹凸形状に加工する工程をさらに備えていることを特徴とする、請求項２０、２１、又は２２に記載の半導体記憶装置の製造方法。

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