JP2011003600A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】紫外線の影響によるメモリセルの初期しきい値電圧の上昇を抑制できると共にコンタクト形成領域の面積を縮小できるようにする。
【解決手段】半導体基板1の上にビット線拡散層5及びダミーワード線7aを含む複数のワード線7a、7b、7cを形成し、ワード線7a、7b、7cの側面にサイドウォール絶縁膜8を形成して、ワード線7a、7b、7cの間を埋め込み、半導体基板1、ビット線拡散層5、ワード線7a、7b、7c及びサイドウォール絶縁膜8を覆う第1の層間絶縁膜9を形成し、第1の層間絶縁膜9の一部を除去してワード線7a、7b、7c及びサイドウォール絶縁膜8を露出する溝部を形成し、露出したワード線7a、7b、7c及びサイドウォール絶縁膜8の上に紫外線遮光膜10を形成して、溝部を埋め込む。ビット線拡散層5が延伸する方向における溝部の端部は、ダミーワード線7aの上に位置するように、溝部を形成する。
【選択図】図5
【解決手段】半導体基板1の上にビット線拡散層5及びダミーワード線7aを含む複数のワード線7a、7b、7cを形成し、ワード線7a、7b、7cの側面にサイドウォール絶縁膜8を形成して、ワード線7a、7b、7cの間を埋め込み、半導体基板1、ビット線拡散層5、ワード線7a、7b、7c及びサイドウォール絶縁膜8を覆う第1の層間絶縁膜9を形成し、第1の層間絶縁膜9の一部を除去してワード線7a、7b、7c及びサイドウォール絶縁膜8を露出する溝部を形成し、露出したワード線7a、7b、7c及びサイドウォール絶縁膜8の上に紫外線遮光膜10を形成して、溝部を埋め込む。ビット線拡散層5が延伸する方向における溝部の端部は、ダミーワード線7aの上に位置するように、溝部を形成する。
【選択図】図5
Description
本発明は、半導体記憶装置の製造方法に関し、特に、不揮発性半導体記憶装置の製造方法に関する。
近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷をトラップさせる局所トラップ型MONOS(Metal Oxide Nitride Oxide Semiconductor)メモリ装置が提案されている。
しかしながら、局所トラップ型MONOSメモリ装置は、製造工程中に発生する紫外線によってゲート絶縁膜である下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜よりなる積層膜(ONO絶縁膜)に電荷がトラップされることにより、しきい値電圧が変動するという問題があり、製造工程中に発生する紫外線の影響を防止することが重要である。
紫外線の影響を防止するために紫外線遮光膜を備える半導体記憶装置の構造が、例えば特許文献1等に提示されている。
従来の半導体記憶装置について、図26を参照しながら説明する。図26は従来の半導体記憶装置の平面構造を示している。
図26に示すように、半導体基板にコンタクト拡散層113が形成され、コンタクト拡散層113の上にコンタクト電極112が形成されている。X方向に隣接するコンタクト拡散層113同士の間には素子分離絶縁膜103が形成されている。なお、図示はしていないが、Y方向にはコンタクト拡散層113に接続されたビット線拡散層105が延伸している。また、半導体基板の上に、ビット線拡散層105と交差するようにX方向に並行して延伸する第1のゲート電極107a、第2のゲート電極107b及び第3のゲート電極107cが形成されている。ここで、第1のゲート電極107aは、ダミーワード線とする。第1のゲート電極107a、第2のゲート電極107b及び第3のゲート電極107cのそれぞれの側面にはサイドウォール絶縁膜108が形成されており、第1のゲート電極107a、第2のゲート電極107b及び第3のゲート電極107cの間は、サイドウォール絶縁膜108により埋め込まれている。
次に、従来の半導体記憶装置の製造方法について図27〜図34を参照しながら説明する。なお、各図面において、(a)は図26のX11−X11線における断面構造を工程順に示し、(b)はY11−Y11線における断面構造を工程順に示し、(c)はY12−Y12線における断面構造を工程順に示している。
まず、図27(a)〜(c)に示すように、半導体基板101の上部にトレンチ法を用いて素子分離絶縁膜103を形成し、P型ウェル形成マスクを用いたイオン注入法により、半導体基板101の上部にP型ウェル102を形成する。P型ウェル102及び素子分離絶縁膜103の上にONO絶縁膜104を形成し、ONO絶縁膜104の上にビット線形成用のマスク114を形成する。
次に、図28(a)〜(c)に示すように、マスク114を用いてONO絶縁膜104を選択的にエッチング除去し、さらに、P型ウェル102の上部においてONO絶縁膜104が除去された領域を通して、イオン注入を行うことによりビット線拡散層105を形成する。続いて、ビット線拡散層105の表面に対して熱酸化処理を行うことによりビット線絶縁膜106を形成する。その後、残存するONO絶縁膜104及びビット線絶縁膜106の上に導電膜107Aを形成する。
次に、図29(a)〜(c)に示すように、ゲート電極形成マスクを用いて導電膜107Aを選択的に除去し、第1のゲート電極107a、第2のゲート電極107b及び第3のゲート電極107cを形成して、複数のメモリセルにまたがるワード線を形成する。
次に、図30(a)〜(c)に示すように、P型ウェル102、素子分離絶縁膜103、ONO絶縁膜104及びビット線絶縁膜106の上にサイドウォール絶縁膜108となる絶縁膜を堆積する。その後、堆積した絶縁膜を異方性エッチング法によって第1のゲート電極107a、第2のゲート電極107b及び第3のゲート電極107cの側面上にのみ残して、サイドウォール絶縁膜108を形成する。このとき、ビット線絶縁膜106及びONO絶縁膜104の一部もサイドウォール形状にエッチングされる。また、P型ウェル102の上部におけるビット線拡散層105が形成されていない領域に、第1のゲート電極107a及び第1のゲート電極107aの側面における第2のゲート電極107bと反対側のサイドウォール絶縁膜108をマスクとしてイオン注入を行うことにより、コンタクト拡散層113を形成する。ここで、コンタクト拡散層113は、ビット線拡散層105と接続するように形成する。
次に、図31(a)〜(c)に示すように、素子分離絶縁膜103、第1のゲート電極107a、第2のゲート電極107b、第3のゲート電極107c、サイドウォール絶縁膜108及びコンタクト拡散層113の上に第1の層間絶縁膜109及び紫外線遮光膜110を順次形成する。
次に、図32(a)〜(c)に示すように、後にコンタクト電極112を形成する領域における紫外線遮光膜110を除去するためのマスクを用いて、紫外線遮光膜110の一部を選択的に除去し、開口する。
次に、図33(a)〜(c)に示すように、第1の層間絶縁膜109及び紫外線遮光膜110の上に第2の層間絶縁膜111を堆積し、化学機械研磨(Chemical Mechanical Polishing:CMP)法により第2の層間絶縁膜111の表面を平坦化する。
次に、図34に示すように、後にコンタクト電極112を形成する領域に、コンタクト電極形成マスクを用いて、第1の層間絶縁膜109及び第2の層間絶縁膜111の所定の領域を貫通してコンタクト拡散層113を露出するコンタクトホールを形成する。コンタクトホールにタングステンを化学気相成長(Chemical Vapor Deposition:CVD)法により埋め込み、CMP法を用いて第2の層間絶縁膜111の上のタングステンを除去することにより、コンタクト電極112を形成する。
この後、第1層メタル電極以降の配線形成工程を経て半導体記憶装置が完成するが、これらは一般的な製法であるため、ここでの説明は省略する。
このように製造することにより、電荷トラップ膜となるONO絶縁膜104を含むメモリセルは紫外線遮光膜110の堆積後より紫外線を遮光できるため、この工程以降の工程において発生する紫外線の影響を受けにくい構造とすることができる。
しかしながら、従来技術では、図35に示すように、紫外線遮光膜110を開口する工程及びそれ以降の工程において、紫外線遮光膜110の開口部の横方向から侵入する紫外線115の影響によりメモリセルの初期しきい値電圧が上昇するという問題が生じる。このため、コンタクトホール近傍のメモリセルの初期しきい値電圧が上昇してしまう。この問題を軽減するためには、図35に示す紫外線遮光膜110の突き出し部の突き出し量116を大きくする必要があるが、この対策はコンタクト形成領域の面積増大を招くこととなる。
本発明は、前記従来の問題に鑑み、その目的は、紫外線遮光膜に開口部を形成した後の開口部の横方向から侵入する紫外線の影響を抑制して、メモリセルの初期しきい値電圧の上昇を抑制できると共にコンタクト形成領域の面積を縮小できるようにすることにある。
前記の目的を達成するため、本発明は、半導体記憶装置の製造方法を、メモリセル領域の上の第1の層間絶縁膜に、端部がメモリセル領域の最も外側に位置するワード線の上に位置する溝部を形成して、紫外線遮光膜を溝部にのみ形成する構成とする。
具体的に、本発明に係る半導体記憶装置の製造方法は、半導体基板の上に電荷トラップ膜を形成し、電荷トラップ膜の一部を除去して半導体基板を露出する複数の開口部を形成する工程(a)と、露出した半導体基板の上部に一方向に並行して延伸する複数のビット線拡散層を形成する工程(b)と、電荷トラップ膜及び複数のビット線拡散層の上に各ビット線拡散層と交差する方向に並行して延伸する複数のワード線を形成する工程(c)と、複数のワード線の側面にサイドウォール絶縁膜を形成することにより、隣り合うワード線同士の間を埋め込む工程(d)と、電荷トラップ膜、各ビット線拡散層、各ワード線及びサイドウォール絶縁膜を覆う第1の層間絶縁膜を形成する工程(e)と、複数のビット線拡散層及び複数のワード線が形成されている領域であるメモリセル領域の上において、第1の層間絶縁膜を除去することにより、複数のワード線及びサイドウォール絶縁膜を露出する溝部を形成する工程(f)と、露出した複数のワード線及びサイドウォール絶縁膜の上に紫外線遮光膜を形成して、溝部を埋め込む工程(g)とを備え、工程(f)において、ビット線拡散層が延伸する方向における溝部の端部は、メモリセル領域の最も外側に位置するワード線の上に位置するように、溝部を形成することを特徴とする。
本発明に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線の侵入を防ぐことによりメモリセルの電荷トラップ膜となるONO絶縁膜に紫外線が到達しないようにすることができる。このため、コンタクト領域の面積を小さくすると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。
本発明に係る半導体記憶装置の製造方法は、工程(d)と工程(e)との間に、メモリセル領域の最も外側に位置するワード線及びサイドウォール絶縁膜をマスクとして、半導体基板の上部における複数のビット線拡散層の各延長線上に、複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程(d1)と、工程(g)よりも後に、第1の層間絶縁膜及び紫外線遮光膜を覆う第2の層間絶縁膜を形成する工程(h)と、工程(h)よりも後に、各コンタクト拡散層の上に第2の層間絶縁膜及び第1の層間絶縁膜を貫通して、各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程(i)とをさらに備えていてもよい。
また、本発明に係る半導体記憶装置の製造方法は、工程(f)と工程(g)との間に、溝部の底面上及び側壁上に絶縁膜を形成する工程(f1)をさらに備え、工程(g)において、紫外線遮光膜は、絶縁膜の上に形成してもよい。
また、本発明に係る半導体記憶装置の製造方法は、工程(g)よりも後に、紫外線遮光膜の上に第3の層間絶縁膜を形成する工程(g1)をさらに備え、第3の層間絶縁膜は、溝部を埋め込むように形成することが好ましい。
この場合、工程(d)と工程(e)との間に、メモリセル領域の最も外側に位置するワード線及びサイドウォール絶縁膜をマスクとして、半導体基板の上部における複数のビット線拡散層の各延長線上に、複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程(d1)と、工程(g1)よりも後に、第1の層間絶縁膜、紫外線遮光膜及び第3の層間絶縁膜を覆う第2の層間絶縁膜を形成する工程(h1)と、工程(h1)よりも後に、各コンタクト拡散層の上に第2の層間絶縁膜及び第1の層間絶縁膜を貫通して、各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程(i)とをさらに備えていてもよい。
さらに、この場合、工程(f)と工程(g)との間に、溝部の底面上及び側壁上に絶縁膜を形成する工程(f1)をさらに備え、工程(g)において、紫外線遮光膜は、絶縁膜の上に形成してもよい。
本発明に係る半導体記憶装置の製造方法において、メモリセル領域の最も外側に位置するワード線は、ダミーワード線であることが好ましい。
また、本発明に係る半導体記憶装置の製造方法において、絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜及びシリコン酸炭化膜から選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜であることが好ましい。
また、本発明に係る半導体記憶装置の製造方法において、絶縁膜の膜厚は、5nm以上且つ50nm以下であることが好ましい。
また、本発明に係る半導体記憶装置の製造方法において、紫外線遮光膜は、シリコン膜、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン酸炭化膜、チタン膜、窒化チタン膜、アルミニウム膜、銅膜及びタングステン膜から選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜であることが好ましい。
本発明に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線の侵入を防ぐことによりメモリセルの電荷トラップ膜となるONO絶縁膜に紫外線が到達しないようにすることができる。このため、コンタクト領域の面積を小さくすると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。
(第1の実施形態)
本発明の第1の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
本発明の第1の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
まず、本実施形態の半導体記憶装置の平面構造について図1を参照しながら説明する。
図1に示すように、半導体基板にコンタクト拡散層13が形成され、コンタクト拡散層13の上にコンタクト電極12が形成されている。X方向に隣接するコンタクト拡散層13同士の間には素子分離絶縁膜3が形成されている。なお、図示はしていないが、Y方向にはコンタクト拡散層13に接続されたビット線拡散層5が延伸している。また、半導体基板の上に、ビット線拡散層5と交差するようにX方向に並行して延伸する第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cが形成されている。ここで、第1のゲート電極7aは、ダミーワード線とする。第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cのそれぞれの側面にはサイドウォール絶縁膜8が形成されており、第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cの間は、サイドウォール絶縁膜8により埋め込まれている。
次に、本実施形態の半導体記憶装置の図1に示すX1−X1線、X2−X2線、X3−X3線、Y1−Y1線及びY2−Y2線における断面構造についてそれぞれ図2〜図6を参照しながら説明する。
X1−X1線における断面構造は、図2に示すように、半導体基板1の上部にP型ウェル2が形成され、P型ウェル2の上部に離散して複数のビット線拡散層5が形成されている。ビット線拡散層5の上にはビット線絶縁膜6が形成され、P型ウェル2の上におけるビット線絶縁膜6が形成されていない領域にはONO絶縁膜4が形成されている。ONO絶縁膜4及びビット線絶縁膜6の上に第2のゲート電極7b、ライナ絶縁膜15、紫外線遮光膜10及び第2の層間絶縁膜11が順次形成されている。
X2−X2線における断面構造は、図3に示すように、半導体基板1の上部にP型ウェル2が形成され、P型ウェル2の上部に離散して複数のビット線拡散層5が形成されている。ビット線拡散層5の上にはビット線絶縁膜6が形成され、P型ウェル2の上におけるビット線絶縁膜6が形成されていない領域にはONO絶縁膜4が形成されている。ONO絶縁膜4及びビット線絶縁膜6の上にサイドウォール絶縁膜8、ライナ絶縁膜15、紫外線遮光膜10及び第2の層間絶縁膜11が順次形成されている。なお、サイドウォール絶縁膜8は、通常、シリコン窒化膜又はシリコン酸化膜から構成されており、膜厚は70nm程度である。
X3−X3線における断面構造は、図4に示すように、半導体基板1の上部にP型ウェル2が形成され、P型ウェル2の上部に離散して複数のコンタクト拡散層13が形成されている。P型ウェル2の上部におけるコンタクト拡散層13が形成されていない領域には、素子分離絶縁膜3が形成されている。コンタクト拡散層13及び素子分離絶縁膜3の上には、第1の層間絶縁膜9及び第2の層間絶縁膜11が順次形成されている。また、コンタクト拡散層13の上には、第1の層間絶縁膜9及び第2の層間絶縁膜11を貫通して、コンタクト拡散層13に接続する複数のコンタクト電極12が形成されている。一般に、ビット線拡散層5及びコンタクト拡散層13は、砒素のみ又は砒素とリンとにより形成されている。また、素子分離絶縁膜3は化学気相成長(CVD)法によって形成される膜厚が400nmのシリコン酸化膜である。コンタクト電極12はタングステンにより形成され、窒化チタン膜がバリア膜として形成されていてもよい。
Y1−Y1線における断面構造は、図5に示すように、半導体基板1の上部にP型ウェル2が形成され、P型ウェル2の上部にビット線拡散層5及び該ビット線拡散層5と接続するようにコンタクト拡散層13が形成されている。ビット線拡散層5の上にはビット線絶縁膜6が形成され、ビット線絶縁膜6の上には第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cが形成されている。第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cの側面には、サイドウォール絶縁膜8が形成され、サイドウォール絶縁膜8は、第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cの間を埋め込んでいる。第1のゲート電極7aの上における第2のゲート電極7bと反対側の一部、第1のゲート電極7aの側面における第2のゲート電極7bと反対側のサイドウォール絶縁膜8及びコンタクト拡散層13の上には、第1の層間絶縁膜9が形成されている。また、第1のゲート電極7a及びサイドウォール絶縁膜8の上における第1の層間絶縁膜9が形成されていない領域、第2のゲート電極7b及び第3のゲート電極7cの上にライナ絶縁膜15及び紫外線遮光膜10が順次形成されている。また、第1のゲート電極7aの上における第1の層間絶縁膜9の側面にも、ライナ絶縁膜15が形成されている。第1の層間絶縁膜9、紫外線遮光膜10及びライナ絶縁膜15の上には、第2の層間絶縁膜11が形成されている。また、コンタクト拡散層13の上には、第1の層間絶縁膜9及び第2の層間絶縁膜11を貫通して、コンタクト拡散層13に接続するコンタクト電極12が形成されている。ここで、コンタクト拡散層13は第1のゲート電極7a、第2のゲート電極7b、第3のゲート電極7c及びサイドウォール絶縁膜8をマスクとしてイオン注入されることにより形成されるため、第1のゲート電極7aの側面における第2のゲート電極7bと反対側のサイドウォール絶縁膜8に対して自己整合的に形成される。なお、製法によってはビット線拡散層5とコンタクト拡散層13とは同一の拡散層であり、同一の工程により形成される場合もある。
Y2−Y2線における断面構造は、図6に示すように、半導体基板1の上部にP型ウェル2が形成され、P型ウェル2に素子分離絶縁膜3が形成され、P型ウェル2及び素子分離絶縁膜3の一部の上にONO絶縁膜4が形成されている。ONO絶縁膜4の上には、第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cが形成されている。第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cの側面には、サイドウォール絶縁膜8が形成され、サイドウォール絶縁膜8は、第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cの間を埋め込んでいる。第1のゲート電極7aの上における第2のゲート電極7bと反対側の一部、第1のゲート電極7aの側面における第2のゲート電極7bと反対側のサイドウォール絶縁膜8及びコンタクト拡散層13の上には、第1の層間絶縁膜9が形成されている。また、第1のゲート電極7a及びサイドウォール絶縁膜8の上における第1の層間絶縁膜9が形成されていない領域、第2のゲート電極7b及び第3のゲート電極7cの上にライナ絶縁膜15及び紫外線遮光膜10が順次形成されている。また、第1のゲート電極7aの上における第1の層間絶縁膜9の側面にも、ライナ絶縁膜15が形成されている。第1の層間絶縁膜9、紫外線遮光膜10及びライナ絶縁膜15の上には、第2の層間絶縁膜11が形成されている。
一般に、ビット線拡散層5及びコンタクト拡散層13は、砒素のみ又は砒素とリンとにより形成され、素子分離絶縁膜3は、CVD法によって形成される膜厚が400nmのシリコン酸化膜である。コンタクト電極12は、タングステンにより形成され、窒化チタン膜をバリア膜として形成してもよい。
ビット線絶縁膜6は、膜厚が約50nmのシリコン酸化膜であり、ONO絶縁膜4は下から膜厚が約5nmのシリコン酸化膜、約5nmのシリコン窒化膜及び約10nmのシリコン酸化膜よりなる積層膜である。第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cは、膜厚が約200nmのN+型ポリシリコンにより形成されている。第1の層間絶縁膜9は、CVD法により形成される膜厚が約500nmのシリコン酸化膜であり、第2の層間絶縁膜11は、CVD法により形成される膜厚が約300nmのシリコン酸化膜である。
紫外線遮光膜10は、膜厚が30nm〜200nm程度であり、シリコン(Si)(アモルファス、ポリシリコン及び単結晶状態等を含む。)、酸化シリコン(SiO)、窒化シリコン(SiN)、炭化シリコン(SiC)、炭窒化シリコン(SiCN)、酸炭化シリコン(SiOC)、チタン(Ti)、窒化チタン(TiN)、アルミニウム(Al)、銅(Cu)及びタングステン(W)から選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜である。SiO等のSiを含む膜は完全な遮光性を有しておらず、Siの組成比が多いほど紫外線遮光能力が高くなるため、遮光性は膜厚等により調整される。なお、Siからなる単層膜では、60nm程度の膜厚があるとほぼ完全な遮光性を得られる。また、構造に応じてリン(P)をドープしてもよく、絶縁性を高めたい場合にはドープせずに用いることも可能である。Ti、TiN、Al、Cu及びW等の金属導体は、構造的に導電体を用いてもよい場合に使用できる。一般に、金属は紫外線遮光性が高く、金(Au)、銀(Ag)又はプラチナ(Pt)等を用いてもよいが、ここでは現時点における一般的な半導体プロセスにおいて用いられる金属膜を例示している。
図5において、紫外線遮光膜10の下端はライナ絶縁膜15を介して第2のゲート電極7b及び第3のゲート電極7cに接しているが、紫外線遮光膜10が絶縁膜の場合はライナ絶縁膜15を省略してもよい。また、ライナ絶縁膜15の膜厚は50nm程度以下が好ましい。なぜなら、一般にMONOSメモリ装置のしきい値電圧を上昇させる紫外線の波長は250nm前後といわれており、50nm程度の膜厚であれば光の回折現象及び偏光現象を考慮してもメモリセルへの影響は軽微であるからである。また、ライナ絶縁膜15は、SiO、SiN、SiC、SiCN及びSiOCから選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜である。
次に、本実施形態の半導体装置の製造方法を図7〜図16を参照しながら説明する。なお、各図面において、(a)は図1のX1−X1線における断面構造を工程順に示し、(b)はY1−Y1線における断面構造を工程順に示し、(c)はY2−Y2線の断面構造を工程順に示している。
まず、図7(a)〜(c)に示すように、半導体基板1の上部にトレンチ法を用いて素子分離絶縁膜3を形成する。ここで、素子分離絶縁膜3は、CVD法により形成される膜厚が400nmのシリコン酸化膜である。続いて、P型ウェル形成マスクを半導体基板1の上に形成し、このマスクを用いたイオン注入法により、半導体基板1の上部にP型ウェル2を形成し、その後、P型ウェル形成マスクを除去する。続いて、P型ウェル2及び素子分離絶縁膜3の上にONO絶縁膜4を形成し、ONO絶縁膜4の上にビット線形成用のマスク14を形成する。ONO絶縁膜4は下から膜厚が約5nmのシリコン酸化膜、約5nmのシリコン窒化膜及び約10nmのシリコン酸化膜よりなる積層膜である。
次に、図8(a)〜(c)に示すように、マスク14を用いてONO絶縁膜4を選択的にエッチング除去し、さらに、P型ウェル2の上部においてONO絶縁膜4が除去された領域を通して、イオン注入を行うことによりビット線拡散層5を形成する。イオン注入は砒素のみ又は砒素とリンとを用いる。続いて、ビット線拡散層5の表面に対して熱酸化処理を行うことによりビット線絶縁膜6を形成する。その後、残存するONO絶縁膜4及びビット線絶縁膜6の上にN+型ポリシリコンからなる導電膜7Aを形成する。
次に、図9(a)〜(c)に示すように、ゲート電極形成マスクを用いて導電膜7Aを選択的に除去し、膜厚が約200nmの第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cを形成して、複数のメモリセルにまたがるワード線を形成する。ここで、第1のゲート電極7aはダミーワード線とする。
次に、図10(a)〜(c)に示すように、P型ウェル2、素子分離絶縁膜3、ONO絶縁膜4及びビット線絶縁膜6の上にサイドウォール絶縁膜8となるSiNからなる絶縁膜を堆積する。該絶縁膜はSiOにより形成されてもよい。その後、堆積した絶縁膜を異方性エッチング法によって、第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cの側面上にのみ残して、膜厚が約70nmのサイドウォール絶縁膜8を形成する。このとき、ビット線絶縁膜6及びONO絶縁膜4の一部もサイドウォール形状にエッチングされる。また、P型ウェル2の上部におけるビット線拡散層5が形成されていない領域に、第1のゲート電極7a及び第1のゲート電極7aの側面における第2のゲート電極7bと反対側のサイドウォール絶縁膜8をマスクとしてイオン注入を行うことにより、コンタクト拡散層13を形成する。イオン注入は砒素のみ又は砒素とリンとを用いる。ここで、コンタクト拡散層13は、ビット線拡散層5と接続するように形成する。
次に、図11(a)〜(c)に示すように、素子分離絶縁膜3、第1のゲート電極7a、第2のゲート電極7b、第3のゲート電極7c、サイドウォール絶縁膜8及びコンタクト拡散層13の上に第1の層間絶縁膜9を形成する。第1の層間絶縁膜9はCVD法により、形成し、膜厚が約500nmのシリコン酸化膜である。
次に、図12(a)〜(c)に示すように、化学機械研磨(CMP)法を用いて第1の層間絶縁膜9の上面を平坦化する。
次に、図13(a)〜(c)に示すように、第1の層間絶縁膜9の上に溝部形成用のマスク16を用いて、ワード線が形成されているメモリセル領域において、第1のゲート電極7a、第2のゲート電極7b、第3のゲート電極7c、サイドウォール絶縁膜8が露出するまで第1の層間絶縁膜9を除去して、溝部を形成する。このとき、ビット線拡散層5が延伸する方向における溝部の端部は第1のゲート電極7aの上に形成されるようにマスク16を開口する。
次に、図14(a)〜(c)に示すように、マスク16を除去した後、第1の層間絶縁膜9並びに溝部における第1のゲート電極7a、第2のゲート電極7b、第3のゲート電極7c及びサイドウォール絶縁膜8を覆うようにライナ絶縁膜15及び紫外線遮光膜10を順次形成する。ここで、ライナ絶縁膜15の膜厚は50nm程度以下が好ましい。なぜなら、一般にMONOSメモリ装置のしきい値電圧を上昇させる紫外線の波長は250nm前後といわれており、50nm程度の膜厚であれば光の回折現象及び偏光現象を考慮してもメモリセルへの影響は軽微であるからである。また、ライナ絶縁膜15は、SiO、SiN、SiC、SiCN又はSiOCから選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜により形成する。また、紫外線遮光膜10は、Si(アモルファス、ポリシリコン及び単結晶状態等を含む。)、SiO、SiN、SiC、SiCN、SiOC、Ti、TiN、Al、Cu及びWから選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜により形成する。SiO等のSiを含む膜は完全な遮光性を有しておらず、Siの組成比が多いほど紫外線遮光能力が高くなるため、遮光性は膜厚等により調整される。なお、Siからなる単層膜では、60nm程度の膜厚があるとほぼ完全な遮光性を得られる。また、構造に応じてリン(P)をドープしてもよく、絶縁性を高めたい場合にはドープせずに用いることも可能である。Ti、TiN、Al、Cu及びW等の金属導体は、構造的に導電体を用いてもよい場合に使用できる。一般に、金属は紫外線遮光性が高く、金(Au)、銀(Ag)又はプラチナ(Pt)等を用いてもよいが、ここでは現時点における一般的な半導体プロセスにおいて用いられる金属膜を例示している。
次に、図15(a)〜(c)に示すように、第1の層間絶縁膜9が露出するまでCMP法により紫外線遮光膜10及びライナ絶縁膜15を研磨する。ここで、紫外線遮光膜10がその遮光性を失わない程度の膜厚が残存する限り、紫外線遮光膜10の上部をさらに平坦化しても構わない。
次に、図16(a)〜(c)に示すように、第1の層間絶縁膜9の上、紫外線遮光膜10及びライナ絶縁膜15の上に、CVD法により膜厚が約300nmのシリコン酸化膜である第2の層間絶縁膜11を形成する。また、コンタクト電極12を形成する領域に、第1の層間絶縁膜9及び第2の層間絶縁膜11を貫通して、コンタクト拡散層13を露出するコンタクトホールを形成し、コンタクト電極12を形成するためのタングステンからなる導電膜を、コンタクトホールを埋め込むように、コンタクト拡散層13及び第2の層間絶縁膜11の上に形成する。CMP法又はエッチバック法により第2の層間絶縁膜11の上に形成された導電膜を除去して、コンタクト電極12がコンタクトホールにのみ残るように加工する。ここで、コンタクト電極12を形成する前に、コンタクトホールに、窒化チタンからなるバリア膜を形成してもよい。
この後は、第1層メタル電極形成以降の配線工程を経て完成するが、一般的な製造方法であるため、ここでの説明は省略する。
本実施形態ではトラップ絶縁膜としてONO絶縁膜4を用いたが、他の構造でもよい。例えば、上側のシリコン酸化膜の代わりにHi−k絶縁膜等を使用してもよい。
本発明は、工程中の紫外線による影響を受けやすいメモリ装置を用いる場合には一般的に適用できる。例えば、現時点において実用化されているメモリ装置はMONOSメモリ装置のみであるが、研究段階ではSiナノドットメモリ装置も同様に紫外線の影響を受けると考えられ、実用化された場合には本発明を適用することが可能であると考えられる。
製法によっては、素子分離絶縁膜3を用いない構成及びビット線絶縁膜6がONO絶縁膜4そのものである構成も可能である。
P型ウェル2をN型ウェルとし、メモリセルをPMOS型として形成し、ビット線拡散層5及びコンタクト拡散層13をP型拡散層として形成しても構わない。
第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cは、上部にシリサイド構造を形成してもよい。
本発明の第1の実施形態に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線遮光膜の端部の横方向から、メモリセルの電荷トラップ膜となるONO絶縁膜に紫外線が到達しないようにできる。このため、コンタクト領域の面積を小さくできると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体記憶装置の製造方法について、図17〜図20を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体記憶装置の製造方法について、図17〜図20を参照しながら説明する。
ここで、本実施形態の半導体記憶装置の平面構造は実質的に第1の実施形態の図1に示す構造と同一であるため、説明は省略する。また、第2の実施形態において、図17の構造に至るまでの前半の工程は、第1の実施形態における図7〜図13と同一であるため、説明は省略する。また、第1の実施形態と同一の部材については、同一の符号を付けて、その説明を省略する。各図面において、(a)は図1のX1−X1線における断面構造を工程順に示し、(b)は図1のY1−Y1線における断面構造を工程順に示し、(c)は図1のY2−Y2線における断面構造を工程順に示している。
まず、図17(a)〜(c)に示すように、第1の実施形態の図13に示す構造まで形成した後、第1の層間絶縁膜9並びに溝部における第1のゲート電極7a、第2のゲート電極7b、第3のゲート電極7c及びサイドウォール絶縁膜8を覆うようにライナ絶縁膜15及び紫外線遮光膜10を順次形成する。ここで、溝部に形成された紫外線遮光膜10の上面の高さは、溝部の側壁の周辺を除き、第1の層間絶縁膜9の上面の高さよりも低くなるように紫外線遮光膜10を形成する。
次に、図18(a)〜(c)に示すように、紫外線遮光膜10の上に第3の層間絶縁膜17を形成する。
次に、図19(a)〜(c)に示すように、CMP法を用いて第1の層間絶縁膜9が露出するまで、第3の層間絶縁膜17、紫外線遮光膜10の一部及びライナ絶縁膜15の一部を除去して平坦化する。このとき、溝部には、ライナ絶縁膜15、紫外線遮光膜10及び第3の層間絶縁膜17の下部が残存するため、紫外線遮光膜10はメモリセル領域を覆うこととなる。
次に、図20(a)〜(c)に示すように、第1の層間絶縁膜9、紫外線遮光膜10、ライナ絶縁膜15及び第3の層間絶縁膜17の上に第2の層間絶縁膜11を形成する。また、コンタクト電極12を形成する領域に、第1の層間絶縁膜9及び第2の層間絶縁膜11を貫通して、コンタクト拡散層13を露出するコンタクトホールを形成し、コンタクト電極12を形成するための導電膜をコンタクトホールを埋め込むように、第2の層間絶縁膜11の上に形成する。CMP法又はエッチバック法により第2の層間絶縁膜11の上に形成された導電膜を除去して、コンタクト電極12がコンタクトホールにのみ残るように加工する。ここで、コンタクト電極12を形成する前に、コンタクトホールに、窒化チタンからなるバリア膜を形成してもよい。
この後は、第1層メタル電極形成以降の配線工程を経て完成するが、一般的な製造方法であるため、ここでの説明は省略する。
本発明の第2の実施形態に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線遮光膜の端部の横方向から、メモリセルの電荷トラップ膜となるONO絶縁膜に紫外線が到達しないようにできる。このため、コンタクト領域の面積を小さくすることができると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。
さらに、第2の実施形態では第1の実施形態と比べて以下の効果を得ることができる。
図21に示すように、第1の実施形態では、紫外線遮光膜10をCMP処理した際にディッシング18が発生し、紫外線遮光膜10の膜厚の均一性が低下するおそれがある。
しかしながら、図22に示すように、第2の実施形態によると、メモリセル領域に形成した溝部において、紫外線遮光膜10の上面の高さが第1の層間絶縁膜9の上面の高さよりも低いため、溝部の側端部において、紫外線遮光膜10がダミーワード線の上において上方向に折れ曲がった形状となる。すなわち、図19において、紫外線遮光膜10の上の大半は第3の層間絶縁膜17により覆われているため、紫外線遮光膜10にはディッシング18が発生せず、その結果、紫外線遮光膜10の膜厚の均一性が良好となる。したがって、メモリセルの初期しきい値電圧の上昇がより効果的に抑制され、安定したメモリ特性を得ることができる。
第1の実施形態及び第2の実施形態において、紫外線遮光膜10として絶縁膜を用いる場合には、図23及び図24に示すように、紫外線遮光膜10をワード線となる第2のゲート電極7b及び第3のゲート電極7cの上に直接形成してもワード線同士の短絡が発生しないため、ライナ絶縁膜15の形成を省略することができる。また、図25に示すように、メモリセル領域上に溝部を形成することなく、第1のゲート電極7a、第2のゲート電極7b及び第3のゲート電極7cが露出するまで第1の層間絶縁膜9の上部を除去し、第1の層間絶縁膜9、第1のゲート電極7a、第2のゲート電極7b、第3のゲート電極7c及びサイドウォール絶縁膜8の上に紫外線遮光膜10を形成する構成としても構わない。
本発明の半導体記憶装置の製造方法は、コンタクト領域の面積を小さくすると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができ、特に、不揮発性半導体記憶装置の製造方法等に有用である。
1 半導体基板
2 P型ウェル
3 素子分離絶縁膜
4 ONO絶縁膜
5 ビット線拡散層
6 ビット線絶縁膜
7A 導電膜
7a 第1のゲート電極(ダミーワード線)
7b 第2のゲート電極(ワード線)
7c 第3のゲート電極(ワード線)
8 サイドウォール絶縁膜
9 第1の層間絶縁膜
10 紫外線遮光膜
11 第2の層間絶縁膜
12 コンタクト電極
13 コンタクト拡散層
14 マスク
15 ライナ絶縁膜
16 マスク
17 第3の層間絶縁膜
18 ディッシング
2 P型ウェル
3 素子分離絶縁膜
4 ONO絶縁膜
5 ビット線拡散層
6 ビット線絶縁膜
7A 導電膜
7a 第1のゲート電極(ダミーワード線)
7b 第2のゲート電極(ワード線)
7c 第3のゲート電極(ワード線)
8 サイドウォール絶縁膜
9 第1の層間絶縁膜
10 紫外線遮光膜
11 第2の層間絶縁膜
12 コンタクト電極
13 コンタクト拡散層
14 マスク
15 ライナ絶縁膜
16 マスク
17 第3の層間絶縁膜
18 ディッシング
Claims (10)
- 半導体基板の上に電荷トラップ膜を形成し、前記電荷トラップ膜の一部を除去して前記半導体基板を露出する複数の開口部を形成する工程(a)と、
露出した前記半導体基板の上部に一方向に並行して延伸する複数のビット線拡散層を形成する工程(b)と、
前記電荷トラップ膜及び前記複数のビット線拡散層の上に前記各ビット線拡散層と交差する方向に並行して延伸する複数のワード線を形成する工程(c)と、
前記複数のワード線の側面にサイドウォール絶縁膜を形成することにより、隣り合う前記ワード線同士の間を埋め込む工程(d)と、
前記電荷トラップ膜、各ビット線拡散層、各ワード線及びサイドウォール絶縁膜を覆う第1の層間絶縁膜を形成する工程(e)と、
前記複数のビット線拡散層及び前記複数のワード線が形成されている領域であるメモリセル領域の上において、前記第1の層間絶縁膜を除去することにより、前記複数のワード線及びサイドウォール絶縁膜を露出する溝部を形成する工程(f)と、
露出した前記複数のワード線及びサイドウォール絶縁膜の上に紫外線遮光膜を形成して、前記溝部を埋め込む工程(g)とを備え、
前記工程(f)において、前記ビット線拡散層が延伸する方向における前記溝部の端部は、前記メモリセル領域の最も外側に位置する前記ワード線の上に位置するように、前記溝部を形成することを特徴とする半導体記憶装置の製造方法。 - 前記工程(d)と前記工程(e)との間に、前記メモリセル領域の最も外側に位置する前記ワード線及びサイドウォール絶縁膜をマスクとして、前記半導体基板の上部における前記複数のビット線拡散層の各延長線上に、前記複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程(d1)と、
前記工程(g)よりも後に、前記第1の層間絶縁膜及び紫外線遮光膜を覆う第2の層間絶縁膜を形成する工程(h)と、
前記工程(h)よりも後に、前記各コンタクト拡散層の上に前記第2の層間絶縁膜及び第1の層間絶縁膜を貫通して、前記各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程(i)とをさらに備えていることを特徴とする請求項1に記載の半導体記憶装置の製造方法。 - 前記工程(f)と前記工程(g)との間に、前記溝部の底面上及び側壁上に絶縁膜を形成する工程(f1)をさらに備え、
前記工程(g)において、前記紫外線遮光膜は、前記絶縁膜の上に形成することを特徴とする請求項1又は2に記載の半導体記憶装置の製造方法。 - 前記工程(g)よりも後に、前記紫外線遮光膜の上に第3の層間絶縁膜を形成する工程(g1)をさらに備え、
前記第3の層間絶縁膜は、前記溝部を埋め込むように形成することを特徴とする請求項1に記載の半導体記憶装置の製造方法。 - 前記工程(d)と前記工程(e)との間に、前記メモリセル領域の最も外側に位置する前記ワード線及びサイドウォール絶縁膜をマスクとして、前記半導体基板の上部における前記複数のビット線拡散層の各延長線上に、前記複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程(d1)と、
前記工程(g1)よりも後に、前記第1の層間絶縁膜、紫外線遮光膜及び第3の層間絶縁膜を覆う第2の層間絶縁膜を形成する工程(h1)と、
前記工程(h1)よりも後に、前記各コンタクト拡散層の上に前記第2の層間絶縁膜及び第1の層間絶縁膜を貫通して、前記各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程(i)とをさらに備えていることを特徴とする請求項4に記載の半導体記憶装置の製造方法。 - 前記工程(f)と前記工程(g)との間に、前記溝部の底面上及び側壁上に絶縁膜を形成する工程(f1)をさらに備え、
前記工程(g)において、前記紫外線遮光膜は、前記絶縁膜の上に形成することを特徴とする請求項4又は5に記載の半導体記憶装置の製造方法。 - 前記メモリセル領域の最も外側に位置する前記ワード線は、ダミーワード線であることを特徴とする請求項1〜6のうちのいずれか1項に記載の半導体記憶装置の製造方法。
- 前記絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜及びシリコン酸炭化膜から選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜であることを特徴とする請求項3又は6に記載の半導体記憶装置の製造方法。
- 前記絶縁膜の膜厚は、5nm以上且つ50nm以下であることを特徴とする請求項3、6又は8に記載の半導体記憶装置の製造方法。
- 前記紫外線遮光膜は、シリコン膜、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン酸炭化膜、チタン膜、窒化チタン膜、アルミニウム膜、銅膜及びタングステン膜から選ばれた単層膜又はこれらのうちの2つ以上からなる積層膜であることを特徴とする請求項1〜9のうちのいずれか1項に記載の半導体記憶装置の製造方法。
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