JP2011003600A - 半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】紫外線の影響によるメモリセルの初期しきい値電圧の上昇を抑制できると共にコンタクト形成領域の面積を縮小できるようにする。
【解決手段】半導体基板１の上にビット線拡散層５及びダミーワード線７ａを含む複数のワード線７ａ、７ｂ、７ｃを形成し、ワード線７ａ、７ｂ、７ｃの側面にサイドウォール絶縁膜８を形成して、ワード線７ａ、７ｂ、７ｃの間を埋め込み、半導体基板１、ビット線拡散層５、ワード線７ａ、７ｂ、７ｃ及びサイドウォール絶縁膜８を覆う第１の層間絶縁膜９を形成し、第１の層間絶縁膜９の一部を除去してワード線７ａ、７ｂ、７ｃ及びサイドウォール絶縁膜８を露出する溝部を形成し、露出したワード線７ａ、７ｂ、７ｃ及びサイドウォール絶縁膜８の上に紫外線遮光膜１０を形成して、溝部を埋め込む。ビット線拡散層５が延伸する方向における溝部の端部は、ダミーワード線７ａの上に位置するように、溝部を形成する。
【選択図】図５

Description

本発明は、半導体記憶装置の製造方法に関し、特に、不揮発性半導体記憶装置の製造方法に関する。

近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷をトラップさせる局所トラップ型ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリ装置が提案されている。

しかしながら、局所トラップ型ＭＯＮＯＳメモリ装置は、製造工程中に発生する紫外線によってゲート絶縁膜である下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜よりなる積層膜（ＯＮＯ絶縁膜）に電荷がトラップされることにより、しきい値電圧が変動するという問題があり、製造工程中に発生する紫外線の影響を防止することが重要である。

紫外線の影響を防止するために紫外線遮光膜を備える半導体記憶装置の構造が、例えば特許文献１等に提示されている。

従来の半導体記憶装置について、図２６を参照しながら説明する。図２６は従来の半導体記憶装置の平面構造を示している。

図２６に示すように、半導体基板にコンタクト拡散層１１３が形成され、コンタクト拡散層１１３の上にコンタクト電極１１２が形成されている。Ｘ方向に隣接するコンタクト拡散層１１３同士の間には素子分離絶縁膜１０３が形成されている。なお、図示はしていないが、Ｙ方向にはコンタクト拡散層１１３に接続されたビット線拡散層１０５が延伸している。また、半導体基板の上に、ビット線拡散層１０５と交差するようにＸ方向に並行して延伸する第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ及び第３のゲート電極１０７ｃが形成されている。ここで、第１のゲート電極１０７ａは、ダミーワード線とする。第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ及び第３のゲート電極１０７ｃのそれぞれの側面にはサイドウォール絶縁膜１０８が形成されており、第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ及び第３のゲート電極１０７ｃの間は、サイドウォール絶縁膜１０８により埋め込まれている。

次に、従来の半導体記憶装置の製造方法について図２７〜図３４を参照しながら説明する。なお、各図面において、（ａ）は図２６のＸ１１−Ｘ１１線における断面構造を工程順に示し、（ｂ）はＹ１１−Ｙ１１線における断面構造を工程順に示し、（ｃ）はＹ１２−Ｙ１２線における断面構造を工程順に示している。

まず、図２７（ａ）〜（ｃ）に示すように、半導体基板１０１の上部にトレンチ法を用いて素子分離絶縁膜１０３を形成し、Ｐ型ウェル形成マスクを用いたイオン注入法により、半導体基板１０１の上部にＰ型ウェル１０２を形成する。Ｐ型ウェル１０２及び素子分離絶縁膜１０３の上にＯＮＯ絶縁膜１０４を形成し、ＯＮＯ絶縁膜１０４の上にビット線形成用のマスク１１４を形成する。

次に、図２８（ａ）〜（ｃ）に示すように、マスク１１４を用いてＯＮＯ絶縁膜１０４を選択的にエッチング除去し、さらに、Ｐ型ウェル１０２の上部においてＯＮＯ絶縁膜１０４が除去された領域を通して、イオン注入を行うことによりビット線拡散層１０５を形成する。続いて、ビット線拡散層１０５の表面に対して熱酸化処理を行うことによりビット線絶縁膜１０６を形成する。その後、残存するＯＮＯ絶縁膜１０４及びビット線絶縁膜１０６の上に導電膜１０７Ａを形成する。

次に、図２９（ａ）〜（ｃ）に示すように、ゲート電極形成マスクを用いて導電膜１０７Ａを選択的に除去し、第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ及び第３のゲート電極１０７ｃを形成して、複数のメモリセルにまたがるワード線を形成する。

次に、図３０（ａ）〜（ｃ）に示すように、Ｐ型ウェル１０２、素子分離絶縁膜１０３、ＯＮＯ絶縁膜１０４及びビット線絶縁膜１０６の上にサイドウォール絶縁膜１０８となる絶縁膜を堆積する。その後、堆積した絶縁膜を異方性エッチング法によって第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ及び第３のゲート電極１０７ｃの側面上にのみ残して、サイドウォール絶縁膜１０８を形成する。このとき、ビット線絶縁膜１０６及びＯＮＯ絶縁膜１０４の一部もサイドウォール形状にエッチングされる。また、Ｐ型ウェル１０２の上部におけるビット線拡散層１０５が形成されていない領域に、第１のゲート電極１０７ａ及び第１のゲート電極１０７ａの側面における第２のゲート電極１０７ｂと反対側のサイドウォール絶縁膜１０８をマスクとしてイオン注入を行うことにより、コンタクト拡散層１１３を形成する。ここで、コンタクト拡散層１１３は、ビット線拡散層１０５と接続するように形成する。

次に、図３１（ａ）〜（ｃ）に示すように、素子分離絶縁膜１０３、第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ、第３のゲート電極１０７ｃ、サイドウォール絶縁膜１０８及びコンタクト拡散層１１３の上に第１の層間絶縁膜１０９及び紫外線遮光膜１１０を順次形成する。

次に、図３２（ａ）〜（ｃ）に示すように、後にコンタクト電極１１２を形成する領域における紫外線遮光膜１１０を除去するためのマスクを用いて、紫外線遮光膜１１０の一部を選択的に除去し、開口する。

次に、図３３（ａ）〜（ｃ）に示すように、第１の層間絶縁膜１０９及び紫外線遮光膜１１０の上に第２の層間絶縁膜１１１を堆積し、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により第２の層間絶縁膜１１１の表面を平坦化する。

次に、図３４に示すように、後にコンタクト電極１１２を形成する領域に、コンタクト電極形成マスクを用いて、第１の層間絶縁膜１０９及び第２の層間絶縁膜１１１の所定の領域を貫通してコンタクト拡散層１１３を露出するコンタクトホールを形成する。コンタクトホールにタングステンを化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により埋め込み、ＣＭＰ法を用いて第２の層間絶縁膜１１１の上のタングステンを除去することにより、コンタクト電極１１２を形成する。

この後、第１層メタル電極以降の配線形成工程を経て半導体記憶装置が完成するが、これらは一般的な製法であるため、ここでの説明は省略する。

このように製造することにより、電荷トラップ膜となるＯＮＯ絶縁膜１０４を含むメモリセルは紫外線遮光膜１１０の堆積後より紫外線を遮光できるため、この工程以降の工程において発生する紫外線の影響を受けにくい構造とすることができる。

米国特許第６７７４４３２号明細書

しかしながら、従来技術では、図３５に示すように、紫外線遮光膜１１０を開口する工程及びそれ以降の工程において、紫外線遮光膜１１０の開口部の横方向から侵入する紫外線１１５の影響によりメモリセルの初期しきい値電圧が上昇するという問題が生じる。このため、コンタクトホール近傍のメモリセルの初期しきい値電圧が上昇してしまう。この問題を軽減するためには、図３５に示す紫外線遮光膜１１０の突き出し部の突き出し量１１６を大きくする必要があるが、この対策はコンタクト形成領域の面積増大を招くこととなる。

本発明は、前記従来の問題に鑑み、その目的は、紫外線遮光膜に開口部を形成した後の開口部の横方向から侵入する紫外線の影響を抑制して、メモリセルの初期しきい値電圧の上昇を抑制できると共にコンタクト形成領域の面積を縮小できるようにすることにある。

前記の目的を達成するため、本発明は、半導体記憶装置の製造方法を、メモリセル領域の上の第１の層間絶縁膜に、端部がメモリセル領域の最も外側に位置するワード線の上に位置する溝部を形成して、紫外線遮光膜を溝部にのみ形成する構成とする。

具体的に、本発明に係る半導体記憶装置の製造方法は、半導体基板の上に電荷トラップ膜を形成し、電荷トラップ膜の一部を除去して半導体基板を露出する複数の開口部を形成する工程（ａ）と、露出した半導体基板の上部に一方向に並行して延伸する複数のビット線拡散層を形成する工程（ｂ）と、電荷トラップ膜及び複数のビット線拡散層の上に各ビット線拡散層と交差する方向に並行して延伸する複数のワード線を形成する工程（ｃ）と、複数のワード線の側面にサイドウォール絶縁膜を形成することにより、隣り合うワード線同士の間を埋め込む工程（ｄ）と、電荷トラップ膜、各ビット線拡散層、各ワード線及びサイドウォール絶縁膜を覆う第１の層間絶縁膜を形成する工程（ｅ）と、複数のビット線拡散層及び複数のワード線が形成されている領域であるメモリセル領域の上において、第１の層間絶縁膜を除去することにより、複数のワード線及びサイドウォール絶縁膜を露出する溝部を形成する工程（ｆ）と、露出した複数のワード線及びサイドウォール絶縁膜の上に紫外線遮光膜を形成して、溝部を埋め込む工程（ｇ）とを備え、工程（ｆ）において、ビット線拡散層が延伸する方向における溝部の端部は、メモリセル領域の最も外側に位置するワード線の上に位置するように、溝部を形成することを特徴とする。

本発明に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線の侵入を防ぐことによりメモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に紫外線が到達しないようにすることができる。このため、コンタクト領域の面積を小さくすると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。

本発明に係る半導体記憶装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、メモリセル領域の最も外側に位置するワード線及びサイドウォール絶縁膜をマスクとして、半導体基板の上部における複数のビット線拡散層の各延長線上に、複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程（ｄ１）と、工程（ｇ）よりも後に、第１の層間絶縁膜及び紫外線遮光膜を覆う第２の層間絶縁膜を形成する工程（ｈ）と、工程（ｈ）よりも後に、各コンタクト拡散層の上に第２の層間絶縁膜及び第１の層間絶縁膜を貫通して、各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程（ｉ）とをさらに備えていてもよい。

また、本発明に係る半導体記憶装置の製造方法は、工程（ｆ）と工程（ｇ）との間に、溝部の底面上及び側壁上に絶縁膜を形成する工程（ｆ１）をさらに備え、工程（ｇ）において、紫外線遮光膜は、絶縁膜の上に形成してもよい。

また、本発明に係る半導体記憶装置の製造方法は、工程（ｇ）よりも後に、紫外線遮光膜の上に第３の層間絶縁膜を形成する工程（ｇ１）をさらに備え、第３の層間絶縁膜は、溝部を埋め込むように形成することが好ましい。

この場合、工程（ｄ）と工程（ｅ）との間に、メモリセル領域の最も外側に位置するワード線及びサイドウォール絶縁膜をマスクとして、半導体基板の上部における複数のビット線拡散層の各延長線上に、複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程（ｄ１）と、工程（ｇ１）よりも後に、第１の層間絶縁膜、紫外線遮光膜及び第３の層間絶縁膜を覆う第２の層間絶縁膜を形成する工程（ｈ１）と、工程（ｈ１）よりも後に、各コンタクト拡散層の上に第２の層間絶縁膜及び第１の層間絶縁膜を貫通して、各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程（ｉ）とをさらに備えていてもよい。

さらに、この場合、工程（ｆ）と工程（ｇ）との間に、溝部の底面上及び側壁上に絶縁膜を形成する工程（ｆ１）をさらに備え、工程（ｇ）において、紫外線遮光膜は、絶縁膜の上に形成してもよい。

本発明に係る半導体記憶装置の製造方法において、メモリセル領域の最も外側に位置するワード線は、ダミーワード線であることが好ましい。

また、本発明に係る半導体記憶装置の製造方法において、絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜及びシリコン酸炭化膜から選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜であることが好ましい。

また、本発明に係る半導体記憶装置の製造方法において、絶縁膜の膜厚は、５ｎｍ以上且つ５０ｎｍ以下であることが好ましい。

また、本発明に係る半導体記憶装置の製造方法において、紫外線遮光膜は、シリコン膜、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン酸炭化膜、チタン膜、窒化チタン膜、アルミニウム膜、銅膜及びタングステン膜から選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜であることが好ましい。

本発明に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線の侵入を防ぐことによりメモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に紫外線が到達しないようにすることができる。このため、コンタクト領域の面積を小さくすると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。

本発明の第１の実施形態に係る半導体記憶装置を示す平面図である。 本発明の第１の実施形態に係る半導体記憶装置を示す、図１のＸ１−Ｘ１線における断面図である。 本発明の第１の実施形態に係る半導体記憶装置を示す、図１のＸ２−Ｘ２線における断面図である。 本発明の第１の実施形態に係る半導体記憶装置を示す、図１のＸ３−Ｘ３線における断面図である。 本発明の第１の実施形態に係る半導体記憶装置を示す、図１のＹ１−Ｙ１線における断面図である。 本発明の第１の実施形態に係る半導体記憶装置を示す、図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の一工程を示し、（ａ）は図１のＸ１−Ｘ１線における断面図であり、（ｂ）は図１のＹ１−Ｙ１線における断面図であり、（ｃ）は図１のＹ２−Ｙ２線における断面図である。 本発明の第１の実施形態に対する第２の実施形態の半導体記憶装置の製造方法の効果を示す図である。 本発明の第１の実施形態に対する第２の実施形態の半導体記憶装置の製造方法の効果を示す図である。 本発明の第１の実施形態に係る半導体記憶装置の第１の変形例を示す断面図である。 本発明の第２の実施形態に係る半導体記憶装置の一変形例を示す断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の第２の変形例を示し、（ａ）は図１のＹ１−Ｙ１線における断面図であり、（ｂ）は図１のＹ２−Ｙ２線における断面図である。 従来の半導体記憶装置を示す平面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 （ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の一工程を示し、（ａ）は図２６のＸ１１−Ｘ１１線における断面図であり、（ｂ）は図２６のＹ１１−Ｙ１１線における断面図であり、（ｃ）は図２６のＹ１２−Ｙ１２線における断面図である。 本発明の課題を示す断面図である。

（第１の実施形態）
本発明の第１の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。

まず、本実施形態の半導体記憶装置の平面構造について図１を参照しながら説明する。

図１に示すように、半導体基板にコンタクト拡散層１３が形成され、コンタクト拡散層１３の上にコンタクト電極１２が形成されている。Ｘ方向に隣接するコンタクト拡散層１３同士の間には素子分離絶縁膜３が形成されている。なお、図示はしていないが、Ｙ方向にはコンタクト拡散層１３に接続されたビット線拡散層５が延伸している。また、半導体基板の上に、ビット線拡散層５と交差するようにＸ方向に並行して延伸する第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃが形成されている。ここで、第１のゲート電極７ａは、ダミーワード線とする。第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃのそれぞれの側面にはサイドウォール絶縁膜８が形成されており、第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃの間は、サイドウォール絶縁膜８により埋め込まれている。

次に、本実施形態の半導体記憶装置の図１に示すＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｘ３−Ｘ３線、Ｙ１−Ｙ１線及びＹ２−Ｙ２線における断面構造についてそれぞれ図２〜図６を参照しながら説明する。

Ｘ１−Ｘ１線における断面構造は、図２に示すように、半導体基板１の上部にＰ型ウェル２が形成され、Ｐ型ウェル２の上部に離散して複数のビット線拡散層５が形成されている。ビット線拡散層５の上にはビット線絶縁膜６が形成され、Ｐ型ウェル２の上におけるビット線絶縁膜６が形成されていない領域にはＯＮＯ絶縁膜４が形成されている。ＯＮＯ絶縁膜４及びビット線絶縁膜６の上に第２のゲート電極７ｂ、ライナ絶縁膜１５、紫外線遮光膜１０及び第２の層間絶縁膜１１が順次形成されている。

Ｘ２−Ｘ２線における断面構造は、図３に示すように、半導体基板１の上部にＰ型ウェル２が形成され、Ｐ型ウェル２の上部に離散して複数のビット線拡散層５が形成されている。ビット線拡散層５の上にはビット線絶縁膜６が形成され、Ｐ型ウェル２の上におけるビット線絶縁膜６が形成されていない領域にはＯＮＯ絶縁膜４が形成されている。ＯＮＯ絶縁膜４及びビット線絶縁膜６の上にサイドウォール絶縁膜８、ライナ絶縁膜１５、紫外線遮光膜１０及び第２の層間絶縁膜１１が順次形成されている。なお、サイドウォール絶縁膜８は、通常、シリコン窒化膜又はシリコン酸化膜から構成されており、膜厚は７０ｎｍ程度である。

Ｘ３−Ｘ３線における断面構造は、図４に示すように、半導体基板１の上部にＰ型ウェル２が形成され、Ｐ型ウェル２の上部に離散して複数のコンタクト拡散層１３が形成されている。Ｐ型ウェル２の上部におけるコンタクト拡散層１３が形成されていない領域には、素子分離絶縁膜３が形成されている。コンタクト拡散層１３及び素子分離絶縁膜３の上には、第１の層間絶縁膜９及び第２の層間絶縁膜１１が順次形成されている。また、コンタクト拡散層１３の上には、第１の層間絶縁膜９及び第２の層間絶縁膜１１を貫通して、コンタクト拡散層１３に接続する複数のコンタクト電極１２が形成されている。一般に、ビット線拡散層５及びコンタクト拡散層１３は、砒素のみ又は砒素とリンとにより形成されている。また、素子分離絶縁膜３は化学気相成長（ＣＶＤ）法によって形成される膜厚が４００ｎｍのシリコン酸化膜である。コンタクト電極１２はタングステンにより形成され、窒化チタン膜がバリア膜として形成されていてもよい。

Ｙ１−Ｙ１線における断面構造は、図５に示すように、半導体基板１の上部にＰ型ウェル２が形成され、Ｐ型ウェル２の上部にビット線拡散層５及び該ビット線拡散層５と接続するようにコンタクト拡散層１３が形成されている。ビット線拡散層５の上にはビット線絶縁膜６が形成され、ビット線絶縁膜６の上には第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃが形成されている。第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃの側面には、サイドウォール絶縁膜８が形成され、サイドウォール絶縁膜８は、第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃの間を埋め込んでいる。第１のゲート電極７ａの上における第２のゲート電極７ｂと反対側の一部、第１のゲート電極７ａの側面における第２のゲート電極７ｂと反対側のサイドウォール絶縁膜８及びコンタクト拡散層１３の上には、第１の層間絶縁膜９が形成されている。また、第１のゲート電極７ａ及びサイドウォール絶縁膜８の上における第１の層間絶縁膜９が形成されていない領域、第２のゲート電極７ｂ及び第３のゲート電極７ｃの上にライナ絶縁膜１５及び紫外線遮光膜１０が順次形成されている。また、第１のゲート電極７ａの上における第１の層間絶縁膜９の側面にも、ライナ絶縁膜１５が形成されている。第１の層間絶縁膜９、紫外線遮光膜１０及びライナ絶縁膜１５の上には、第２の層間絶縁膜１１が形成されている。また、コンタクト拡散層１３の上には、第１の層間絶縁膜９及び第２の層間絶縁膜１１を貫通して、コンタクト拡散層１３に接続するコンタクト電極１２が形成されている。ここで、コンタクト拡散層１３は第１のゲート電極７ａ、第２のゲート電極７ｂ、第３のゲート電極７ｃ及びサイドウォール絶縁膜８をマスクとしてイオン注入されることにより形成されるため、第１のゲート電極７ａの側面における第２のゲート電極７ｂと反対側のサイドウォール絶縁膜８に対して自己整合的に形成される。なお、製法によってはビット線拡散層５とコンタクト拡散層１３とは同一の拡散層であり、同一の工程により形成される場合もある。

Ｙ２−Ｙ２線における断面構造は、図６に示すように、半導体基板１の上部にＰ型ウェル２が形成され、Ｐ型ウェル２に素子分離絶縁膜３が形成され、Ｐ型ウェル２及び素子分離絶縁膜３の一部の上にＯＮＯ絶縁膜４が形成されている。ＯＮＯ絶縁膜４の上には、第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃが形成されている。第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃの側面には、サイドウォール絶縁膜８が形成され、サイドウォール絶縁膜８は、第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃの間を埋め込んでいる。第１のゲート電極７ａの上における第２のゲート電極７ｂと反対側の一部、第１のゲート電極７ａの側面における第２のゲート電極７ｂと反対側のサイドウォール絶縁膜８及びコンタクト拡散層１３の上には、第１の層間絶縁膜９が形成されている。また、第１のゲート電極７ａ及びサイドウォール絶縁膜８の上における第１の層間絶縁膜９が形成されていない領域、第２のゲート電極７ｂ及び第３のゲート電極７ｃの上にライナ絶縁膜１５及び紫外線遮光膜１０が順次形成されている。また、第１のゲート電極７ａの上における第１の層間絶縁膜９の側面にも、ライナ絶縁膜１５が形成されている。第１の層間絶縁膜９、紫外線遮光膜１０及びライナ絶縁膜１５の上には、第２の層間絶縁膜１１が形成されている。

一般に、ビット線拡散層５及びコンタクト拡散層１３は、砒素のみ又は砒素とリンとにより形成され、素子分離絶縁膜３は、ＣＶＤ法によって形成される膜厚が４００ｎｍのシリコン酸化膜である。コンタクト電極１２は、タングステンにより形成され、窒化チタン膜をバリア膜として形成してもよい。

ビット線絶縁膜６は、膜厚が約５０ｎｍのシリコン酸化膜であり、ＯＮＯ絶縁膜４は下から膜厚が約５ｎｍのシリコン酸化膜、約５ｎｍのシリコン窒化膜及び約１０ｎｍのシリコン酸化膜よりなる積層膜である。第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃは、膜厚が約２００ｎｍのＮ^＋型ポリシリコンにより形成されている。第１の層間絶縁膜９は、ＣＶＤ法により形成される膜厚が約５００ｎｍのシリコン酸化膜であり、第２の層間絶縁膜１１は、ＣＶＤ法により形成される膜厚が約３００ｎｍのシリコン酸化膜である。

紫外線遮光膜１０は、膜厚が３０ｎｍ〜２００ｎｍ程度であり、シリコン（Ｓｉ）（アモルファス、ポリシリコン及び単結晶状態等を含む。）、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）、酸炭化シリコン（ＳｉＯＣ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）及びタングステン（Ｗ）から選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜である。ＳｉＯ等のＳｉを含む膜は完全な遮光性を有しておらず、Ｓｉの組成比が多いほど紫外線遮光能力が高くなるため、遮光性は膜厚等により調整される。なお、Ｓｉからなる単層膜では、６０ｎｍ程度の膜厚があるとほぼ完全な遮光性を得られる。また、構造に応じてリン（Ｐ）をドープしてもよく、絶縁性を高めたい場合にはドープせずに用いることも可能である。Ｔｉ、ＴｉＮ、Ａｌ、Ｃｕ及びＷ等の金属導体は、構造的に導電体を用いてもよい場合に使用できる。一般に、金属は紫外線遮光性が高く、金（Ａｕ）、銀（Ａｇ）又はプラチナ（Ｐｔ）等を用いてもよいが、ここでは現時点における一般的な半導体プロセスにおいて用いられる金属膜を例示している。

図５において、紫外線遮光膜１０の下端はライナ絶縁膜１５を介して第２のゲート電極７ｂ及び第３のゲート電極７ｃに接しているが、紫外線遮光膜１０が絶縁膜の場合はライナ絶縁膜１５を省略してもよい。また、ライナ絶縁膜１５の膜厚は５０ｎｍ程度以下が好ましい。なぜなら、一般にＭＯＮＯＳメモリ装置のしきい値電圧を上昇させる紫外線の波長は２５０ｎｍ前後といわれており、５０ｎｍ程度の膜厚であれば光の回折現象及び偏光現象を考慮してもメモリセルへの影響は軽微であるからである。また、ライナ絶縁膜１５は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ及びＳｉＯＣから選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜である。

次に、本実施形態の半導体装置の製造方法を図７〜図１６を参照しながら説明する。なお、各図面において、（ａ）は図１のＸ１−Ｘ１線における断面構造を工程順に示し、（ｂ）はＹ１−Ｙ１線における断面構造を工程順に示し、（ｃ）はＹ２−Ｙ２線の断面構造を工程順に示している。

まず、図７（ａ）〜（ｃ）に示すように、半導体基板１の上部にトレンチ法を用いて素子分離絶縁膜３を形成する。ここで、素子分離絶縁膜３は、ＣＶＤ法により形成される膜厚が４００ｎｍのシリコン酸化膜である。続いて、Ｐ型ウェル形成マスクを半導体基板１の上に形成し、このマスクを用いたイオン注入法により、半導体基板１の上部にＰ型ウェル２を形成し、その後、Ｐ型ウェル形成マスクを除去する。続いて、Ｐ型ウェル２及び素子分離絶縁膜３の上にＯＮＯ絶縁膜４を形成し、ＯＮＯ絶縁膜４の上にビット線形成用のマスク１４を形成する。ＯＮＯ絶縁膜４は下から膜厚が約５ｎｍのシリコン酸化膜、約５ｎｍのシリコン窒化膜及び約１０ｎｍのシリコン酸化膜よりなる積層膜である。

次に、図８（ａ）〜（ｃ）に示すように、マスク１４を用いてＯＮＯ絶縁膜４を選択的にエッチング除去し、さらに、Ｐ型ウェル２の上部においてＯＮＯ絶縁膜４が除去された領域を通して、イオン注入を行うことによりビット線拡散層５を形成する。イオン注入は砒素のみ又は砒素とリンとを用いる。続いて、ビット線拡散層５の表面に対して熱酸化処理を行うことによりビット線絶縁膜６を形成する。その後、残存するＯＮＯ絶縁膜４及びビット線絶縁膜６の上にＮ^＋型ポリシリコンからなる導電膜７Ａを形成する。

次に、図９（ａ）〜（ｃ）に示すように、ゲート電極形成マスクを用いて導電膜７Ａを選択的に除去し、膜厚が約２００ｎｍの第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃを形成して、複数のメモリセルにまたがるワード線を形成する。ここで、第１のゲート電極７ａはダミーワード線とする。

次に、図１０（ａ）〜（ｃ）に示すように、Ｐ型ウェル２、素子分離絶縁膜３、ＯＮＯ絶縁膜４及びビット線絶縁膜６の上にサイドウォール絶縁膜８となるＳｉＮからなる絶縁膜を堆積する。該絶縁膜はＳｉＯにより形成されてもよい。その後、堆積した絶縁膜を異方性エッチング法によって、第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃの側面上にのみ残して、膜厚が約７０ｎｍのサイドウォール絶縁膜８を形成する。このとき、ビット線絶縁膜６及びＯＮＯ絶縁膜４の一部もサイドウォール形状にエッチングされる。また、Ｐ型ウェル２の上部におけるビット線拡散層５が形成されていない領域に、第１のゲート電極７ａ及び第１のゲート電極７ａの側面における第２のゲート電極７ｂと反対側のサイドウォール絶縁膜８をマスクとしてイオン注入を行うことにより、コンタクト拡散層１３を形成する。イオン注入は砒素のみ又は砒素とリンとを用いる。ここで、コンタクト拡散層１３は、ビット線拡散層５と接続するように形成する。

次に、図１１（ａ）〜（ｃ）に示すように、素子分離絶縁膜３、第１のゲート電極７ａ、第２のゲート電極７ｂ、第３のゲート電極７ｃ、サイドウォール絶縁膜８及びコンタクト拡散層１３の上に第１の層間絶縁膜９を形成する。第１の層間絶縁膜９はＣＶＤ法により、形成し、膜厚が約５００ｎｍのシリコン酸化膜である。

次に、図１２（ａ）〜（ｃ）に示すように、化学機械研磨（ＣＭＰ）法を用いて第１の層間絶縁膜９の上面を平坦化する。

次に、図１３（ａ）〜（ｃ）に示すように、第１の層間絶縁膜９の上に溝部形成用のマスク１６を用いて、ワード線が形成されているメモリセル領域において、第１のゲート電極７ａ、第２のゲート電極７ｂ、第３のゲート電極７ｃ、サイドウォール絶縁膜８が露出するまで第１の層間絶縁膜９を除去して、溝部を形成する。このとき、ビット線拡散層５が延伸する方向における溝部の端部は第１のゲート電極７ａの上に形成されるようにマスク１６を開口する。

次に、図１４（ａ）〜（ｃ）に示すように、マスク１６を除去した後、第１の層間絶縁膜９並びに溝部における第１のゲート電極７ａ、第２のゲート電極７ｂ、第３のゲート電極７ｃ及びサイドウォール絶縁膜８を覆うようにライナ絶縁膜１５及び紫外線遮光膜１０を順次形成する。ここで、ライナ絶縁膜１５の膜厚は５０ｎｍ程度以下が好ましい。なぜなら、一般にＭＯＮＯＳメモリ装置のしきい値電圧を上昇させる紫外線の波長は２５０ｎｍ前後といわれており、５０ｎｍ程度の膜厚であれば光の回折現象及び偏光現象を考慮してもメモリセルへの影響は軽微であるからである。また、ライナ絶縁膜１５は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ又はＳｉＯＣから選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜により形成する。また、紫外線遮光膜１０は、Ｓｉ（アモルファス、ポリシリコン及び単結晶状態等を含む。）、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ、Ｔｉ、ＴｉＮ、Ａｌ、Ｃｕ及びＷから選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜により形成する。ＳｉＯ等のＳｉを含む膜は完全な遮光性を有しておらず、Ｓｉの組成比が多いほど紫外線遮光能力が高くなるため、遮光性は膜厚等により調整される。なお、Ｓｉからなる単層膜では、６０ｎｍ程度の膜厚があるとほぼ完全な遮光性を得られる。また、構造に応じてリン（Ｐ）をドープしてもよく、絶縁性を高めたい場合にはドープせずに用いることも可能である。Ｔｉ、ＴｉＮ、Ａｌ、Ｃｕ及びＷ等の金属導体は、構造的に導電体を用いてもよい場合に使用できる。一般に、金属は紫外線遮光性が高く、金（Ａｕ）、銀（Ａｇ）又はプラチナ（Ｐｔ）等を用いてもよいが、ここでは現時点における一般的な半導体プロセスにおいて用いられる金属膜を例示している。

次に、図１５（ａ）〜（ｃ）に示すように、第１の層間絶縁膜９が露出するまでＣＭＰ法により紫外線遮光膜１０及びライナ絶縁膜１５を研磨する。ここで、紫外線遮光膜１０がその遮光性を失わない程度の膜厚が残存する限り、紫外線遮光膜１０の上部をさらに平坦化しても構わない。

次に、図１６（ａ）〜（ｃ）に示すように、第１の層間絶縁膜９の上、紫外線遮光膜１０及びライナ絶縁膜１５の上に、ＣＶＤ法により膜厚が約３００ｎｍのシリコン酸化膜である第２の層間絶縁膜１１を形成する。また、コンタクト電極１２を形成する領域に、第１の層間絶縁膜９及び第２の層間絶縁膜１１を貫通して、コンタクト拡散層１３を露出するコンタクトホールを形成し、コンタクト電極１２を形成するためのタングステンからなる導電膜を、コンタクトホールを埋め込むように、コンタクト拡散層１３及び第２の層間絶縁膜１１の上に形成する。ＣＭＰ法又はエッチバック法により第２の層間絶縁膜１１の上に形成された導電膜を除去して、コンタクト電極１２がコンタクトホールにのみ残るように加工する。ここで、コンタクト電極１２を形成する前に、コンタクトホールに、窒化チタンからなるバリア膜を形成してもよい。

この後は、第１層メタル電極形成以降の配線工程を経て完成するが、一般的な製造方法であるため、ここでの説明は省略する。

本実施形態ではトラップ絶縁膜としてＯＮＯ絶縁膜４を用いたが、他の構造でもよい。例えば、上側のシリコン酸化膜の代わりにＨｉ−ｋ絶縁膜等を使用してもよい。

本発明は、工程中の紫外線による影響を受けやすいメモリ装置を用いる場合には一般的に適用できる。例えば、現時点において実用化されているメモリ装置はＭＯＮＯＳメモリ装置のみであるが、研究段階ではＳｉナノドットメモリ装置も同様に紫外線の影響を受けると考えられ、実用化された場合には本発明を適用することが可能であると考えられる。

製法によっては、素子分離絶縁膜３を用いない構成及びビット線絶縁膜６がＯＮＯ絶縁膜４そのものである構成も可能である。

Ｐ型ウェル２をＮ型ウェルとし、メモリセルをＰＭＯＳ型として形成し、ビット線拡散層５及びコンタクト拡散層１３をＰ型拡散層として形成しても構わない。

第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃは、上部にシリサイド構造を形成してもよい。

本発明の第１の実施形態に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線遮光膜の端部の横方向から、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に紫外線が到達しないようにできる。このため、コンタクト領域の面積を小さくできると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置の製造方法について、図１７〜図２０を参照しながら説明する。

ここで、本実施形態の半導体記憶装置の平面構造は実質的に第１の実施形態の図１に示す構造と同一であるため、説明は省略する。また、第２の実施形態において、図１７の構造に至るまでの前半の工程は、第１の実施形態における図７〜図１３と同一であるため、説明は省略する。また、第１の実施形態と同一の部材については、同一の符号を付けて、その説明を省略する。各図面において、（ａ）は図１のＸ１−Ｘ１線における断面構造を工程順に示し、（ｂ）は図１のＹ１−Ｙ１線における断面構造を工程順に示し、（ｃ）は図１のＹ２−Ｙ２線における断面構造を工程順に示している。

まず、図１７（ａ）〜（ｃ）に示すように、第１の実施形態の図１３に示す構造まで形成した後、第１の層間絶縁膜９並びに溝部における第１のゲート電極７ａ、第２のゲート電極７ｂ、第３のゲート電極７ｃ及びサイドウォール絶縁膜８を覆うようにライナ絶縁膜１５及び紫外線遮光膜１０を順次形成する。ここで、溝部に形成された紫外線遮光膜１０の上面の高さは、溝部の側壁の周辺を除き、第１の層間絶縁膜９の上面の高さよりも低くなるように紫外線遮光膜１０を形成する。

次に、図１８（ａ）〜（ｃ）に示すように、紫外線遮光膜１０の上に第３の層間絶縁膜１７を形成する。

次に、図１９（ａ）〜（ｃ）に示すように、ＣＭＰ法を用いて第１の層間絶縁膜９が露出するまで、第３の層間絶縁膜１７、紫外線遮光膜１０の一部及びライナ絶縁膜１５の一部を除去して平坦化する。このとき、溝部には、ライナ絶縁膜１５、紫外線遮光膜１０及び第３の層間絶縁膜１７の下部が残存するため、紫外線遮光膜１０はメモリセル領域を覆うこととなる。

次に、図２０（ａ）〜（ｃ）に示すように、第１の層間絶縁膜９、紫外線遮光膜１０、ライナ絶縁膜１５及び第３の層間絶縁膜１７の上に第２の層間絶縁膜１１を形成する。また、コンタクト電極１２を形成する領域に、第１の層間絶縁膜９及び第２の層間絶縁膜１１を貫通して、コンタクト拡散層１３を露出するコンタクトホールを形成し、コンタクト電極１２を形成するための導電膜をコンタクトホールを埋め込むように、第２の層間絶縁膜１１の上に形成する。ＣＭＰ法又はエッチバック法により第２の層間絶縁膜１１の上に形成された導電膜を除去して、コンタクト電極１２がコンタクトホールにのみ残るように加工する。ここで、コンタクト電極１２を形成する前に、コンタクトホールに、窒化チタンからなるバリア膜を形成してもよい。

この後は、第１層メタル電極形成以降の配線工程を経て完成するが、一般的な製造方法であるため、ここでの説明は省略する。

本発明の第２の実施形態に係る半導体記憶装置の製造方法によると、紫外線遮光膜のコンタクト形成領域への突き出し部を無くすことができ、且つ、紫外線遮光膜の端部の横方向から、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に紫外線が到達しないようにできる。このため、コンタクト領域の面積を小さくすることができると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができる。

さらに、第２の実施形態では第１の実施形態と比べて以下の効果を得ることができる。

図２１に示すように、第１の実施形態では、紫外線遮光膜１０をＣＭＰ処理した際にディッシング１８が発生し、紫外線遮光膜１０の膜厚の均一性が低下するおそれがある。

しかしながら、図２２に示すように、第２の実施形態によると、メモリセル領域に形成した溝部において、紫外線遮光膜１０の上面の高さが第１の層間絶縁膜９の上面の高さよりも低いため、溝部の側端部において、紫外線遮光膜１０がダミーワード線の上において上方向に折れ曲がった形状となる。すなわち、図１９において、紫外線遮光膜１０の上の大半は第３の層間絶縁膜１７により覆われているため、紫外線遮光膜１０にはディッシング１８が発生せず、その結果、紫外線遮光膜１０の膜厚の均一性が良好となる。したがって、メモリセルの初期しきい値電圧の上昇がより効果的に抑制され、安定したメモリ特性を得ることができる。

第１の実施形態及び第２の実施形態において、紫外線遮光膜１０として絶縁膜を用いる場合には、図２３及び図２４に示すように、紫外線遮光膜１０をワード線となる第２のゲート電極７ｂ及び第３のゲート電極７ｃの上に直接形成してもワード線同士の短絡が発生しないため、ライナ絶縁膜１５の形成を省略することができる。また、図２５に示すように、メモリセル領域上に溝部を形成することなく、第１のゲート電極７ａ、第２のゲート電極７ｂ及び第３のゲート電極７ｃが露出するまで第１の層間絶縁膜９の上部を除去し、第１の層間絶縁膜９、第１のゲート電極７ａ、第２のゲート電極７ｂ、第３のゲート電極７ｃ及びサイドウォール絶縁膜８の上に紫外線遮光膜１０を形成する構成としても構わない。

本発明の半導体記憶装置の製造方法は、コンタクト領域の面積を小さくすると共に、メモリセルの初期しきい値電圧が上昇せず、安定したメモリ特性を得ることができ、特に、不揮発性半導体記憶装置の製造方法等に有用である。

１ 半導体基板
２ Ｐ型ウェル
３ 素子分離絶縁膜
４ ＯＮＯ絶縁膜
５ ビット線拡散層
６ ビット線絶縁膜
７Ａ 導電膜
７ａ 第１のゲート電極（ダミーワード線）
７ｂ 第２のゲート電極（ワード線）
７ｃ 第３のゲート電極（ワード線）
８ サイドウォール絶縁膜
９ 第１の層間絶縁膜
１０ 紫外線遮光膜
１１ 第２の層間絶縁膜
１２ コンタクト電極
１３ コンタクト拡散層
１４ マスク
１５ ライナ絶縁膜
１６ マスク
１７ 第３の層間絶縁膜
１８ ディッシング

Claims (10)

1. 半導体基板の上に電荷トラップ膜を形成し、前記電荷トラップ膜の一部を除去して前記半導体基板を露出する複数の開口部を形成する工程（ａ）と、
   露出した前記半導体基板の上部に一方向に並行して延伸する複数のビット線拡散層を形成する工程（ｂ）と、
   前記電荷トラップ膜及び前記複数のビット線拡散層の上に前記各ビット線拡散層と交差する方向に並行して延伸する複数のワード線を形成する工程（ｃ）と、
   前記複数のワード線の側面にサイドウォール絶縁膜を形成することにより、隣り合う前記ワード線同士の間を埋め込む工程（ｄ）と、
   前記電荷トラップ膜、各ビット線拡散層、各ワード線及びサイドウォール絶縁膜を覆う第１の層間絶縁膜を形成する工程（ｅ）と、
   前記複数のビット線拡散層及び前記複数のワード線が形成されている領域であるメモリセル領域の上において、前記第１の層間絶縁膜を除去することにより、前記複数のワード線及びサイドウォール絶縁膜を露出する溝部を形成する工程（ｆ）と、
   露出した前記複数のワード線及びサイドウォール絶縁膜の上に紫外線遮光膜を形成して、前記溝部を埋め込む工程（ｇ）とを備え、
   前記工程（ｆ）において、前記ビット線拡散層が延伸する方向における前記溝部の端部は、前記メモリセル領域の最も外側に位置する前記ワード線の上に位置するように、前記溝部を形成することを特徴とする半導体記憶装置の製造方法。
2. 前記工程（ｄ）と前記工程（ｅ）との間に、前記メモリセル領域の最も外側に位置する前記ワード線及びサイドウォール絶縁膜をマスクとして、前記半導体基板の上部における前記複数のビット線拡散層の各延長線上に、前記複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程（ｄ１）と、
   前記工程（ｇ）よりも後に、前記第１の層間絶縁膜及び紫外線遮光膜を覆う第２の層間絶縁膜を形成する工程（ｈ）と、
   前記工程（ｈ）よりも後に、前記各コンタクト拡散層の上に前記第２の層間絶縁膜及び第１の層間絶縁膜を貫通して、前記各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程（ｉ）とをさらに備えていることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
3. 前記工程（ｆ）と前記工程（ｇ）との間に、前記溝部の底面上及び側壁上に絶縁膜を形成する工程（ｆ１）をさらに備え、
   前記工程（ｇ）において、前記紫外線遮光膜は、前記絶縁膜の上に形成することを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
4. 前記工程（ｇ）よりも後に、前記紫外線遮光膜の上に第３の層間絶縁膜を形成する工程（ｇ１）をさらに備え、
   前記第３の層間絶縁膜は、前記溝部を埋め込むように形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
5. 前記工程（ｄ）と前記工程（ｅ）との間に、前記メモリセル領域の最も外側に位置する前記ワード線及びサイドウォール絶縁膜をマスクとして、前記半導体基板の上部における前記複数のビット線拡散層の各延長線上に、前記複数のビット線拡散層のそれぞれと接続する複数のコンタクト拡散層を形成する工程（ｄ１）と、
   前記工程（ｇ１）よりも後に、前記第１の層間絶縁膜、紫外線遮光膜及び第３の層間絶縁膜を覆う第２の層間絶縁膜を形成する工程（ｈ１）と、
   前記工程（ｈ１）よりも後に、前記各コンタクト拡散層の上に前記第２の層間絶縁膜及び第１の層間絶縁膜を貫通して、前記各コンタクト拡散層と接続するコンタクト電極をそれぞれ形成する工程（ｉ）とをさらに備えていることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
6. 前記工程（ｆ）と前記工程（ｇ）との間に、前記溝部の底面上及び側壁上に絶縁膜を形成する工程（ｆ１）をさらに備え、
   前記工程（ｇ）において、前記紫外線遮光膜は、前記絶縁膜の上に形成することを特徴とする請求項４又は５に記載の半導体記憶装置の製造方法。
7. 前記メモリセル領域の最も外側に位置する前記ワード線は、ダミーワード線であることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置の製造方法。
8. 前記絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜及びシリコン酸炭化膜から選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜であることを特徴とする請求項３又は６に記載の半導体記憶装置の製造方法。
9. 前記絶縁膜の膜厚は、５ｎｍ以上且つ５０ｎｍ以下であることを特徴とする請求項３、６又は８に記載の半導体記憶装置の製造方法。
10. 前記紫外線遮光膜は、シリコン膜、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン酸炭化膜、チタン膜、窒化チタン膜、アルミニウム膜、銅膜及びタングステン膜から選ばれた単層膜又はこれらのうちの２つ以上からなる積層膜であることを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体記憶装置の製造方法。

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