JP2010278063A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】ＭＯＮＯＳ型メモリにおいて、コンタクトホール形成時に発生する紫外線の影響を抑制し、ビット線コンタクト部近傍に配置されるメモリセルの初期しきい値電圧の上昇を防止する。
【解決手段】半導体記憶装置は、ビット線拡散層１１と、ビット線絶縁膜１２と、ＯＮＯ絶縁膜４と、第２ゲート電極６と、コンタクト拡散層１３と、層間絶縁膜９と、コンタクト電極８と、紫外線遮光膜２２と、紫外線遮光膜２１とを備える。紫外線遮光膜２２は、コンタクト電極８に最も近い第２ゲート電極６におけるコンタクト電極８に近い側の側面を覆っており、紫外線遮光膜２２上における少なくとも一部と紫外線遮光膜２１とは、平面的に見て、重なっている。
【選択図】図２

Description

本発明の開示の技術は、半導体記憶装置、特にＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリに関する。

近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷トラップさせる局所トラップ型ＭＯＮＯＳメモリが提案されている。

しかしながら、局所トラップ型ＭＯＮＯＳメモリは、製造工程途中に照射される紫外線によって、ゲート絶縁膜であるＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜中に不要な電荷がトラップされることでしきい値電圧が変動するという課題がある。このため、製造工程途中に照射される紫外線による影響を防止することが重要である。

以下、図面を参照しながら、紫外線対策を施した従来の半導体記憶装置及びその製造方法について説明する（例えば、特許文献１参照）。

図１５は、従来の半導体記憶装置の平面構造図を示している。

図１５に示すように、複数の第２ゲート電極６がＸ方向（紙面に向かって左右方向）に延伸するとともに、Ｙ方向（紙面に向かって上下方向）に並列し、ビット線拡散層に電気的に接続するコンタクト電極８に近い方から順に、各々が第２ゲート電極６としてのダミーワード線（ＤＷＬ）、ワード線０（ＷＬ−０）、及びワード線１（ＷＬ−１）が配置されている。コンタクト電極８はコンタクト拡散層１３上に配置されており、Ｘ方向に隣接するコンタクト拡散層１３は素子分離絶縁膜３によって絶縁されている。なお、図１５には示していないが、Ｙ方向（紙面に向かって上下方向）にはコンタクト拡散層１３に接続されたビット線拡散層１１が延伸している。

次に、図１６（ａ）〜（ｃ）並びに図１７（ａ）及び（ｂ）を用いて、従来の半導体記憶装置の断面構造を説明する。

図１６（ａ）は、図１５におけるXVIa-XVIa線の断面図である。

図１６（ａ）に示すように、半導体基板１上にはＰ型ウェル２が形成され、Ｐ型ウェル２の表面には、複数のビット線拡散層１１が互いに離散して配置されている。複数のビット線拡散層１１の各々の上にはビット線絶縁膜１２が配置されており、Ｐ型ウェル２上におけるビット線拡散層１１が配置されていない部分には、ＯＮＯ絶縁膜（電荷トラップ膜）４及び第１ゲート電極５が下から順に配置されている。ビット線絶縁膜１２及び第１ゲート電極５の上には、第２ゲート電極６、層間絶縁膜９及び紫外線遮光膜２１が下から順に配置されている。

図１６（ｂ）は、図１５におけるXVIb-XVIb線の断面図である。

図１６（ｂ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、複数のビット線拡散層１１が互いに離散して配置されている。複数のビット線拡散層１１の各々の上にはビット線絶縁膜１２が配置されており、Ｐ型ウェル２上におけるビット線拡散層１１が配置されていない部分には、ＯＮＯ絶縁膜４が形成されている。ビット線絶縁膜１２及びＯＮＯ絶縁膜４の上には、Ｘ方向に延伸するワード線のサイドウォール絶縁膜７、層間絶縁膜９及び紫外線遮光膜２１が下から順に配置されている。なお、サイドウォール絶縁膜７としては、隣り合うワード線間を埋め込むように形成されており、シリコン窒化膜又はシリコン酸化膜からなり、例えばその膜厚は７０ｎｍ程度である。

図１６（ｃ）は、図１５におけるXVIc-XVIc線の断面図である。

図１６（ｃ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、複数のコンタクト拡散層１３が互いに離散して配置されている。複数のコンタクト拡散層１３の各々の間には、素子分離絶縁膜３が配置されている。コンタクト拡散層１３及び素子分離絶縁膜３上には、層間絶縁膜９及び紫外線遮光膜２１が下から順に配置されており、また、コンタクト拡散層１３上には、層間絶縁膜９及び紫外線遮光膜２１を貫通し、コンタクト拡散層１３と電気的に接続するするコンタクト電極８が配置されている。

一般的には、コンタクト拡散層１３は、砒素又は砒素とリンとで形成され、一例として、素子分離絶縁膜３は膜厚４００ｎｍのＣＶＤシリコン酸化膜で形成され、コンタクト電極８はチタンナイトライドに被覆されたタングステンで形成されている。

図１７（ａ）は、図１５におけるXVIIa-XVIIa線の断面図である。

図１７（ａ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、ビット線拡散層１１及びコンタクト拡散層１３が配置されている。ビット線拡散層１１上にはビット線絶縁膜１２が配置されている。ビット線絶縁膜１２上には、複数の第２ゲート電極６と、該複数の第２ゲート電極の各々に挟まれたサイドウォール絶縁膜７とが配置されている。一方、コンタクト拡散層１３上には、層間絶縁膜９及び紫外線遮光膜２１が配置されていると共に、該層間絶縁膜９及び紫外線遮光膜２１を貫通するコンタクト電極８が配置されている。

ここで、コンタクト拡散層１３は、サイドウォール絶縁膜７及び第２ゲート電極６をマスクにして注入されるため、図中一番左側に配置されたサイドウォール絶縁膜７に対して自己整合的に形成される。なお、ビット線拡散層１１とコンタクト拡散層１３は同一の拡散層で、同時に形成されていても構わない。

図１７（ｂ）は、図１５におけるXVIIb-XVIIb線の断面図である。

図１７（ｂ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２中に素子分離絶縁膜３が形成されている。Ｐ型ウェル２及び素子分離絶縁膜３上には、ＯＮＯ絶縁膜４、その上に第１ゲート電極５と第２ゲート電極６からなる積層ゲート電極、及び、該積層ゲート電極間に挟まれたサイドウォール絶縁膜７とが配置されている。また、これらの上部には層間絶縁膜９及び紫外線遮光膜２１が配置されている。

次に、図１８（ａ）〜（ｃ）、図１９（ａ）〜（ｃ）、図２０（ａ）〜（ｃ）、図２１（ａ）〜（ｃ）、及び図２２（ａ）〜（ｃ）を用いて、従来の半導体記憶装置の製造方法について説明する。なお、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）及び図２２（ａ）は、図１５におけるXVIa-XVIa線の断面に対応しており、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、及び図２２（ｂ）は、図１５におけるXVIb-XVIb線の断面に対応しており、図１８（ｃ）、図１９（ｃ）、図２０（ｃ）、及び図２１（ｃ）及び図２２（ｃ）は、図１５におけるXVIc-XVIc線の断面に対応している。

まず、図１８（ａ）〜（ｃ）に示すように、半導体基板上１に、トレンチ法を用いて素子分離絶縁膜３を形成した後、Ｐ型ウェル形成マスクを用いて、半導体基板１に、Ｐ型ウェル２をイオン注入法により形成する。続いて、Ｐ型ウェル２の上に、ＯＮＯ絶縁膜形成膜（電荷トラップ膜形成膜）４ａ、第１ゲート電極形成用導電膜５ａを下から順に形成する。

次に、図１９（ａ）〜（ｃ）に示すように、第１ゲート電極形成マスクを用いて、第１ゲート電極形成用導電膜５ａ及びＯＮＯ絶縁膜形成膜４ａを選択的にエッチング除去して、第１ゲート電極５及びＯＮＯ絶縁膜（電荷トラップ膜）４を形成する。続いて、該第１ゲート電極５をマスクとしてイオン注入法を用いて、Ｐ型ウェル２中にビット線拡散層１１を形成する。続いて、第１ゲート電極５及びＯＮＯ絶縁膜形成膜４ａが除去された部分に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法又はエッチバック法を用いて、ビット線絶縁膜１２を埋め込む。

次に、図２０（ａ）〜（ｃ）に示すように、第２ゲート電極形成用導電膜を堆積した後、第２ゲート電極形成マスクを用いて第２ゲート電極６及び第１ゲート電極５を加工し、ワード線を形成する。

次に、図２１（ａ）〜（ｃ）に示すように、第２ゲート電極６及び第１ゲート電極５の側壁上にサイドウォール絶縁膜形成用絶縁膜を堆積し、異方性エッチングにより、サイドウォール絶縁膜７、ビット線絶縁膜１２、及びＯＮＯ絶縁膜４をエッチング加工する。これにより、ワード線電極間はサイドウォール絶縁膜７によって埋め込まれている。続いて、図中一番左側のサイドウォール絶縁膜７に対して自己整合的に、Ｐ型ウェル２中にコンタクト拡散層１３を形成する。

次に、図２２（ａ）〜（ｃ）に示すように、半導体基板１上方の全体に亘って層間絶縁膜９を堆積し、ＣＭＰ法を用いて層間絶縁膜９の上部を平坦化した後、紫外線遮光膜２１を堆積する。続いて、コンタクト電極形成マスクを用いて、紫外線遮光膜２１及び層間絶縁膜９を貫通してコンタクト拡散層１３に到達するコンタクトホールを形成し、ＣＶＤ法によってタングステンをコンタクトホールに埋め込み、ＣＭＰ法によって紫外線遮光膜９上にあるタングステンを除去することにより、コンタクト電極８を形成する。

なお、その後は、第１層メタル電極以降の配線工程を経て完成するが、一般的な製法であるため、その説明はここでは省略する。

このように、電荷トラップ膜となるＯＮＯ絶縁膜４を含むメモリセルは、コンタクト電極８の形成後は、紫外線を透過しにくい紫外線遮光膜２１とコンタクト電極８とにより、紫外線は完全に遮光されている。このため、コンタクト電極８が形成された以降の工程で発生する紫外線の影響を受けにくい構造となっている。

米国特許第６７７４４３２号公報

しかしながら、上記従来の半導体記憶装置及びその製造方法では、コンタクトホールそのものを形成するときに発生する紫外線の影響により、メモリセルの初期しきい値電圧が上昇するという問題がある。このため、コンタクトホール近傍に配置されるメモリセルは初期しきい値電圧が上昇する。特にコンタクトホールに隣り合うワード線から構成されるメモリセルの初期しきい値電圧の上昇量は大きいため、コンタクトホールに隣り合うワード線は事実上メモリセルとして使用できないため、上記従来例のようにダミーワード線として用いらざるを得ない。その結果、メモリセルアレイ面積が増大するという問題を伴う。

前記に鑑み、本発明の目的は、コンタクトホールを形成するときに発生する紫外線の影響を抑制できる構造を備えた半導体記憶装置及びその製造方法を提供することである。これにより、ビット線コンタクト部の近傍に配置されるメモリセルの初期しきい値電圧が上昇することを防止できる半導体記憶装置及びその製造方法を提供することである。

上記の目的を達成するために、本発明の一側面の半導体記憶装置及びその製造方法は、ビット線コンタクトとこれに隣り合うゲート電極との間に、ビット線絶縁膜の端部を覆う第１の紫外線遮光膜を配置すると共に、メモリセルアレイの上方に第２の紫外線遮光膜を配置することにより、メモリセルアレイが紫外線遮光膜で覆われる構造とするものである。

具体的には、半導体記憶装置は、半導体領域に形成され、各々が、互いに並んで列方向に延伸する複数のビット線拡散層と、各々が、複数のビット線拡散層の各々の上に形成された複数のビット線絶縁膜と、半導体領域上に、各々が、互いに隣り合うビット線絶縁膜同士の間に形成された複数の電荷トラップ膜と、半導体領域上に、各々が、行方向に並んで配置された複数の電荷トラップ膜上及び複数のビット線絶縁膜上を覆うように形成され、且つ、互いに並んで行方向に延伸する複数のワード線と、半導体領域上に、各々が、複数のビット線拡散層の各々の端部の延長上に配置され、且つ、複数のビット線拡散層の各々と電気的に接続するように形成された複数のコンタクト拡散層と、半導体領域上に、複数のビット線拡散層、複数のビット線絶縁膜、複数の電荷トラップ膜、複数のワード線、及び複数のコンタクト拡散層を覆うように形成された層間絶縁膜と、複数のコンタクト拡散層の上に、各々が、複数のコンタクト拡散層の各々と電気的に接続するように層間絶縁膜に形成された複数のビット線コンタクトと、複数のビット線コンタクトの各々と、複数のワード線のうち複数のビット線コンタクトに最も近いワード線との間に位置するように、層間絶縁膜に形成された第１の遮光膜と、層間絶縁膜上に、複数のワード線の各々と複数のビット線拡散層の各々とが行列状に配置されてなるメモリセルアレイ領域上を覆うように形成された第２の遮光膜とを備えており、第１の遮光膜は、複数のワード線のうちビット線コンタクトに最も近いワード線におけるビット線コンタクトに近い側の側面を覆っており、第１の遮光膜上における少なくとも一部と第２の遮光膜とは、平面的に見て、重なっている。

本発明の一側面の半導体記憶装置において、第１の遮光膜は、複数のワード線のうちビット線コンタクトに最も近いワード線に並行して行方向に延伸するように形成されていることが好ましい。

本発明の一側面の半導体記憶装置において、第１の遮光膜は、複数のビット線コンタクトの各々からなる全体の周囲を囲むように形成されていることが好ましい。

本発明の一側面の半導体記憶装置において、第１の遮光膜の下面における少なくとも一部は、ビット線絶縁膜の上面位置よりも低い位置まで延伸して配置されていることが好ましい。

本発明の一側面の半導体記憶装置において、第１の遮光膜の下面と半導体領域との間には、絶縁膜が介在していることが好ましい。

本発明の一側面の半導体記憶装置において、第１の遮光膜の下面は、ビット線絶縁膜の下面位置まで延伸して配置されていることが好ましい。

本発明の一側面の半導体記憶装置において、第１の遮光膜の上面における少なくとも一部は、第２の遮光膜の下面に接していることが好ましい。

本発明の一側面の半導体記憶装置において、第１の遮光膜と第２の遮光膜とは、同じ材料からなることが好ましい。

本発明の一側面の半導体記憶装置において、第１の遮光膜及び第２の遮光膜は、シリコン、酸化シリコン、窒化シリコン、炭化シリコン、窒素を含む炭化シリコン、炭素を含む酸化シリコン、チタン、窒化チタン、アルミニウム、銅、及びタングステンからなる群から選択されたいずれか１つからなる単層構造又は複数からなる積層構造を有していることが好ましい。

本発明の一側面の半導体記憶装置の製造方法は、半導体領域上に電荷トラップ膜形成膜を形成する工程（ａ）と、電荷トラップ膜形成膜に開口部を形成することにより、各々が列方向に延伸する複数の電荷トラップ膜を形成すると共に、開口部を介して半導体領域における上部に、各々が互いに並んで列方向に延伸する複数のビット線拡散層を形成する工程（ｂ）と、複数のビット線拡散層の上に複数のビット線絶縁膜を形成する工程（ｃ）と、半導体領域上に、行方向に並んで配列された複数の電荷トラップ膜上及び複数のビット線絶縁膜上を覆うと共に複数のビット線拡散層と交差するように、各々が互いに並んで行方向に延伸する複数のワード線を形成する工程（ｄ）と、半導体領域上に、各々が、複数のビット線拡散層の各々の端部の延長上に配置され、且つ、複数のビット線拡散層の各々と電気的に接続するように、複数のコンタクト拡散層を形成する工程（ｅ）と、半導体領域上に、複数のビット線拡散層、複数のビット線絶縁膜、複数の電荷トラップ膜、複数のワード線、及び複数のコンタクト拡散層を覆うように、層間絶縁膜を形成する工程（ｆ）と、層間絶縁膜に、複数のコンタクト拡散層の各々を跨ぐと共に、複数のワード線の各々と並行し且つ複数のワード線のうち複数のコンタクト拡散層に最も近いワード線に隣り合うように、溝部を形成する工程（ｇ）と、溝部内に第１の遮光膜を形成する工程（ｈ）と、層間絶縁膜上及び第１の遮光膜上を覆う第２の遮光膜を形成する工程（ｉ）と、層間絶縁膜及び第２の遮光膜に、各々が、第１の遮光膜に対して複数のワード線のうちの複数のコンタクト拡散層の各々に最も近いワード線と反対側に位置するように、複数のコンタクト拡散層の各々を露出する複数のコンタクトホールを形成する工程（ｊ）と、複数のコンタクトホールの内部に、各々が、複数のコンタクト拡散層の各々と電気的に接続する複数のビット線コンタクトを形成する工程（ｋ）とを備えることが好ましい。

本発明の一側面の半導体記憶装置の製造方法において、工程（ｈ）及び工程（ｉ）は、単一の工程であることが好ましい。

本発明の一側面の半導体記憶装置の製造方法において、工程（ｇ）は、下面の少なくとも一部が、少なくともビット線絶縁膜の上面位置よりも低い位置になるように、溝部を形成する工程を含むことが好ましい。

本発明の一側面の半導体記憶装置の製造方法において、工程（ｇ）は、下面が、ビット線絶縁膜の下面位置まで到達するように、溝部を形成する工程を含むことが好ましい。

本発明の一側面の半導体記憶装置の製造方法において、第１の遮光膜及び第２の遮光膜は、シリコン、酸化シリコン、窒化シリコン、炭化シリコン、窒素を含む炭化シリコン、炭素を含む酸化シリコン、チタン、窒化チタン、アルミニウム、銅、及びタングステンからなる群から選択されたいずれか１つからなる単層構造又は複数からなる積層構造を有していることが好ましい。

本発明に係る半導体記憶装置及びその製造方法によると、ビット線コンタクトを形成する工程において発生する紫外線が、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に到達することを防止できる。このため、コンタクトホールに隣り合うワード線から構成されるメモリセルを含めて、メモリセルの初期しきい値電圧が上昇することを抑制できる。その結果、安定した特性が得られる。さらに、コンタクトホールに隣り合うワード線から構成されるメモリセルを実際のメモリセルとして使用することが可能になり、メモリセルアレイ面積を縮小することができる。

図１は、本発明の一実施形態に係る半導体記憶装置の平明構造図である。 図２（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の断面構造図である。 図３（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。 図４（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。 図５は、本発明の一実施形態における変形例１に係る半導体記憶装置の断面構造図である。 図６は、本発明の一実施形態における変形例２に係る半導体記憶装置の断面構造図である。 図７は、本発明の一実施形態における変形例３に係る半導体記憶装置の断面構造図である。 図８は、本発明の一実施形態における変形例４に係る半導体記憶装置の断面構造図である。 図９は、本発明の一実施形態における変形例５に係る半導体記憶装置の断面構造図である。 図１０は、本発明の一実施形態における変形例６に係る半導体記憶装置の断面構造図である。 図１１は、本発明の一実施形態における変形例７に係る半導体記憶装置の断面構造図である。 図１２は、本発明の一実施形態における変形例８に係る半導体記憶装置の断面構造図である。 図１３は、本発明の一実施形態における変形例９に係る半導体記憶装置の断面構造図である。 図１４は、本発明の一実施形態における変形例１０に係る半導体記憶装置の断面構造図である。 図１５は、従来の半導体記憶装置の平面構造図である。 図１６（ａ）〜（ｃ）は、従来の半導体記憶装置の断面構造図である。 図１７（ａ）及び（ｂ）は、従来の半導体記憶装置の断面構造図である。 図１８（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。 図１９（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。 図２０（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。 図２１（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。 図２２（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。

以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。また、本発明の趣旨を逸脱しない限り、下記の複数の実施例を組み合わせることも可能である。

以下、本発明の一実施形態について図面を参照しながら説明する。

図１に示すように、複数の第２ゲート電極６がＸ方向（行方向：紙面に向かって左右方向）に互いに並んで（並列して）延伸し、ビット線拡散層に電気的に接続するコンタクト電極８（ビット線コンタクト）に近い方から順に、紫外線遮光膜２２、並びに、各々が第２ゲート電極６としてのワード線ＷＬ−０、ワード線ＷＬ−１、及びワード線ＷＬ−２が配置されている。コンタクト電極８はコンタクト拡散層１３上に配置されており、Ｘ方向に隣り合うコンタクト拡散層１３は素子分離絶縁膜３によって絶縁されている。なお、図１には示していないが、Ｙ方向（列方向：紙面に向かって上下方向）にはコンタクト拡散層１３に接続されたビット線拡散層１１が延伸している。つまり、コンタクト拡散層１３は、ビット線拡散層１１の延長上に形成され、該ビット線拡散層１１と電気的に接続されている。

このように、本実施形態の半導体記憶装置の平面構造は、コンタクト電極８とコンタクト電極８に隣り合う（最も近い）第２ゲート電極６との間に、該第２ゲート電極６と並行して紫外線遮光膜２２が配置されている点、さらに、コンタクト電極８に隣り合う（最も近い）第２ゲート電極６が、ダミーワード線ではなく、実際に使用するメモリセルからなるワード線ＷＬ−０である点で、従来の半導体記憶装置の平面構造（図１５）と比較して異なっている。

なお、別の加工上に理由などにより、コンタクト電極８に隣り合う（最も近い）第２ゲート電極６としてダミーワード線を用いる場合があることは言うまでもない。また、紫外線遮光膜２２は各ワード線に平行に一直線上に配置されているが、コンタクト電極８の全体を囲むように配置されていても良い。

図２（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の断面構造を示す図であって、（ａ）は図１におけるIIa-IIa線の断面図であり、（ｂ）は図１におけるIIb-IIb線の断面図である。なお、図１におけるXVIa-XVIa線、XVIb-XVIb線、及びXVIc-XVIc線に対応する断面構造は、上述で図１６（ａ）、図１６（ｂ）、及び図１６（ｃ）を用いて説明した構造と同様であるからその説明は繰り返さない。よって、以下では、本発明の第１の実施形態に係る半導体記憶装置の構造上の特徴を示すIIa-IIa線断面及びIIb-IIb線断面について図２（ａ）及び（ｂ）を用いて説明する。

図２（ａ）に示す断面において、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、ビット線拡散層１１及びコンタクト拡散層１３が配置されている。ビット線拡散層１１上には、ビット線絶縁膜１２が配置されている。ビット線絶縁膜１２上には、複数の第２のゲート電極６の側面に形成されていると共に、複数の第２ゲート電極６と該複数の第２ゲート電極５の各々の間に埋め込まれて形成されたサイドウォール絶縁膜７とが配置されている。コンタクト拡散層１３、サイドウォール絶縁膜７及び複数の第２ゲート電極６上には、層間絶縁膜９及び紫外線遮光膜２１が配置されている。層間絶縁膜９及び紫外線遮光膜２１中には、該層間絶縁膜９及び紫外線遮光膜２１を貫通してコンタクト拡散層１３の上面に到達するコンタクト電極８が配置されている。さらに、層間絶縁膜９中には、コンタクト電極８と該コンタクト電極８に隣り合う（最も近い）第２ゲート電極６との間に位置すると共に、該層間絶縁膜９を貫通し、上端が紫外線遮光膜２１に接続すると共に下端がコンタクト拡散層１３に接続する紫外線遮光膜２２が配置されている。ここでは、紫外線遮光膜２２の全部と紫外線遮光膜２１とは、平面的に見て、重なっているが、例えば、後述する図５などのように、紫外線遮光膜２２の少なくとも一部が、平面的に見て、紫外線遮光膜２１と重なっている構成であればよい。

ここで、コンタクト拡散層１３は、サイドウォール絶縁膜７及び第２ゲート電極６をマスクに用いたイオン注入により形成されるため、図中一番左側のサイドウォール絶縁膜７に自己整合的に形成される。

また、図２（ｂ）に示す断面において、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２中には、素子分離絶縁膜３が形成されている。Ｐ型ウェル２上には、ＯＮＯ絶縁膜４が形成され、該ＯＮＯ絶縁膜４上には、第１ゲート電極５及び第２ゲート電極６からなる複数の積層ゲート電極、並びに、該積層ゲート電極の側面に形成されていると共に積層ゲート電極間に埋め込まれて形成されたサイドウォール絶縁膜７が配置されている。また、素子分離絶縁膜３、サイドウォール絶縁膜７及び複数の第２ゲート電極６上には、層間絶縁膜９及び紫外線遮光膜２１が下から順に配置されている。さらに、層間絶縁膜９中には、該層間絶縁膜９を貫通し、上端が紫外線遮光膜２１に接続すると共に下端が素子分離絶縁膜３に接続する紫外線遮光膜２２が配置されている。ここでは、紫外線遮光膜２２の全部と紫外線遮光膜２１とは、平面的に見て、重なっているが、例えば、後述する図５などのように、紫外線遮光膜２２の少なくとも一部が、平面的に見て、紫外線遮光膜２１と重なっている構成であればよい。

なお、一般的に、ビット線拡散層１１は、砒素又は砒素とリンとで形成され、ビット線絶縁膜１２は、膜厚約５０ｎｍのＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）シリコン酸化膜で形成され、ＯＮＯ絶縁膜４は、膜厚約５ｎｍのシリコン酸化膜、膜厚約５ｎｍのシリコン窒化膜、及び膜厚約１０ｎｍのシリコン酸化膜が下から順に形成されてなり、第１ゲート電極５は、膜厚約５０ｎｍのｎ^＋型ポリシリコンで形成され、第２ゲート電極６は、膜厚約１５０ｎｍのｎ^＋型ポリシリコンで形成され、層間絶縁膜９は、膜厚約１０００ｎｍのＣＶＤシリコン酸化膜で形成されている。

また、紫外線遮光膜２１及び紫外線遮光膜２２は、図面に向かって水平方向において、３０ｎｍから２００ｎｍ程度の膜厚を有し、Ｓｉ（アモルファス、ポリシリコン、及び単結晶状態などを含む）、ＳｉＯ（酸化シリコン）、ＳｉＮ（窒化シリコン）、ＳｉＣ（炭化シリコン）、ＳｉＣＮ（窒素を含む炭化シリコン）、ＳｉＯＣ（炭素を含む酸化シリコン）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、及びＷ（タングステン）からなる群のうちから選択されるいずれかひとつの単層構造の膜、又は、複数種類の積層構造の膜によって形成されている。

また、紫外線遮光膜２１及び紫外線遮光膜２２を構成する例えばＳｉＯなどのＳｉを含む膜は完全な遮光性を有していないため、Ｓｉの組成比を多くすることにより紫外線遮光能力は高まるが、膜厚などに応じてその組成を調整することもできる。なお、紫外線遮光膜２１及び紫外線遮光膜２２としてのＳｉ膜は、約６０ｎｍ程度の膜厚でほぼ完全な遮光性を得られるが、構造に応じてリンをドープしても良いし、絶縁性を高めたい構造の場合はノンドープ状態で用いればよい。

また、紫外線遮光膜２１及び紫外線遮光膜２２として、構造的に導電体を用いても良い場合には、例えばＴｉ、ＴｉＮ、Ａｌ、Ｃｕ、又はＷなどの金属導体からなる膜を用いることができる。一般的に、金属は紫外線遮光性が高く、金、銀、又はプラチナなどを用いても良いが、ここでは、現時点で一般的な半導体プロセスで用いられる金属膜を例としてあげている。

また、図１においては、紫外線遮光膜２２の下端はコンタクト拡散層１３の上面に接し、上端は第２の紫外線遮光膜２１の上面に接しているが、これらの界面には５０ｎｍ程度の隙間を有していても良いし、他の膜を間に挟んで配置されていても良い。これは、一般にＭＯＮＯＳメモリのしきい値電圧を上昇させる紫外線の波長は２５０ｎｍ前後と言われているため、５０ｎｍ程度の隙間であれば光の回折現象及び偏光現象を考慮しても、メモリセルへの影響は軽微であるからである。

また、紫外線は、ビット線絶縁膜１２、層間絶縁膜９、及びサイドウォール絶縁膜７を介して、メモリセルのＯＮＯ絶縁膜４へ侵入する。このため、メモリセルの上方を紫外線遮光膜２１で覆うだけではなく、本実施形態のように、ビット線絶縁膜１２の側方（側面）を紫外線遮光膜２２で覆うことが重要である。

一般に、ビット線絶縁膜１２の膜厚は５０ｎｍ程度であるため、紫外線遮光膜２２の下面は、ビット線絶縁膜１２の上面位置よりも低い位置に存在するように延伸して形成されていれば、十分な遮光能力が得られると考えて良い。なお、本実施形態では、紫外線遮光膜２２の下面がビット線絶縁膜１２の下面まで延伸して形成されている。

また、紫外線遮光膜２１の形成方法として、第２ゲート電極６、サイドウォール絶縁膜７、ビット線絶縁膜１２、及びコンタクト拡散層１３の上に直接、ライナー膜状に堆積する方法も可能であるが、この場合は、堆積できる膜種が紫外線遮光能力の低い絶縁膜に限定され、且つ、応力ストレスを考慮すると膜厚も厚くできないため、実用的な紫外線遮光能力が得られない。このため、層間絶縁膜９を挟んだ構造となるように紫外線遮光膜２１を配置する方が総合的に望ましい。

また、本実施形態では、トラップ絶縁膜としてＯＮＯ絶縁膜４を用いているが、他の構造でも良い。例えば、ＯＮＯ絶縁膜４を構成する上層側のシリコン酸化膜の代わりに、ｈｉｇｈ−ｋ絶縁膜などを用いることもできる。

また、本実施形態では、ＭＯＮＯＳ型メモリの場合を例にして説明したが、ＭＯＮＯＳ型以外のメモリであっても、製造工程中の紫外線による影響を受けやすいメモリであれば、本発明を適用することができる。ただし、現時点では、そのようなメモリとしては、一般的にはＭＯＮＯＳメモリしか知られていない。研究段階では、Ｓｉナノドットメモリも同様に紫外線の影響を受けると考えられるが、現時点では実用化には至っていない。将来的には、本発明の適用の可能性がある。

また、本実施形態において、ビット線拡散層１１とコンタクト拡散層１３とは、単一の工程にて形成される同一の拡散層からなる構成でも構わない。また、素子分離膜を用いない構成であっても構わない。

また、本実施形態において、ビット線絶縁膜１２は、製造方法によっては、ＯＮＯ絶縁膜４そのもので代用できる場合もある。

また、本実施形態において、Ｐ型ウェル２の代わりにＮ型ウェルを用いることもできるが、この場合は、メモリセルがＰＭＯＳ型となり、ビット線拡散層１１又はコンタクト拡散層１３はＰ型拡散層で構成される。

また、本実施形態において、第１ゲート電極５及び第２ゲート電極６からなる積層構造のゲート電極の代わりに、単層構造のゲート電極を用いても良いし、さらに、積層構造及び単層構造のいずれの場合においても、ゲート電極の上部にシリサイド構造を用いても良い。

−半導体記憶装置の製造方法−
次に、本発明の一実施形態に係る上記の半導体記憶装置の製造方法について説明する。

図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示している。なお、図３（ａ）及び図４（ａ）は、図１におけるXVIa-XVIa線の断面に対応しており、図３（ｂ）及び図４（ｂ）は、図１におけるIIa-IIa線の断面に対応しており、図３（ｃ）及び図４（ｃ）は、図１におけるIIb-IIb線の断面に対応している。

まず、図１８（ａ）〜（ｃ）、図１９（ａ）〜（ｃ）、図２０（ａ）〜（ｃ）、及び図２１（ａ）〜（ｃ）を用いた説明と同様の工程を行う。なお、その具体的な説明はここでは繰り返さない。

次に、図３（ａ）〜（ｃ）に示すように、半導体基板１上に層間絶縁膜９を堆積し、ＣＭＰ法を用いて層間絶縁膜９の上部を平坦化する。続いて、層間絶縁膜９に、素子分離絶縁膜３及びコンタクト拡散層１３を露出する溝部を形成し、該溝部の内部及び層間絶縁膜９上に紫外線遮光膜２２を堆積した後、ＣＭＰ法又はエッチバック法により、紫外線遮光膜２２が溝部内にのみ残存するように加工する。

次に、図４（ａ）〜（ｃ）に示すように、層間絶縁膜９及び紫外線遮光膜２２の上に、紫外線遮光膜２１を堆積した後、該紫外線遮光膜２１及び層間絶縁膜９中に、コンタクト拡散層１３に到達するコンタクトホールを形成する。続いて、該コンタクトホールの内部及び紫外線遮光膜２１上に導電膜を堆積した後、ＣＭＰ法又はエッチバック法により、導電膜がコンタクトホール内にのみ残存するように加工して、コンタクト電極８を形成する。

なお、その後は、第１層メタル電極以降の配線工程を経て完成するが、一般的な製法であるため、その説明はここでは省略する。

以上説明したように、本発明の半導体記憶装置の構造及びその製造方法によると、コンタクト電極８を配置するためのコンタクトホールを形成する前に、紫外線遮光膜２１及び２２によってメモリセルを完全に取り囲む構造を実現できるため、コンタクトホール形成時に発生する紫外線のメモリセルへの影響（つまり、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜４に紫外線が到達すること）を抑制することができる。したがって、コンタクト電極８に隣り合う（最も近い）ワード線から構成されるメモリセルを含めて、メモリセルの初期しきい値電圧の上昇を抑制することができる。さらに、コンタクト電極８に隣り合う（最も近い）ワード線から構成されるメモリセルを実際のメモリセルとして使用することが可能になり、メモリセルアレイ面積を縮小することができる。

−変形例−
以下に、本実施形態に係る上記の半導体記憶装置の構造の各変形例について説明する。

図５は、本発明の一実施形態における変形例１に係る半導体記憶装置の断面構造図である。

図５の構造では、紫外線遮光膜２１が、コンタクト電極８に接しないように、あらかじめ加工された構造を有している。このような構造によると、紫外線遮光膜２１としてＴｉなどの導電体膜を用いる場合であっても、コンタクト電極８同士の短絡が生じない。さらに、一般に導電体膜からなる紫外線遮光膜２１の方が、上述したＳｉを含む膜などと比較して、薄い膜厚であっても紫外線遮光能力は高いため、図５の構造を採用することにより、より完全な紫外線遮光が実現される。

また、図６は、本発明の一実施形態における変形例２に係る半導体記憶装置の断面構造図である。

図６の構造は、紫外線遮光膜２１上に、層間絶縁膜１０がさらに堆積された構造である。このような構造によると、コンタクト電極８を形成する工程において、紫外線遮光膜２１の上面が削られることがないため、紫外線遮光膜２１の膜厚として安定した膜厚が得られる。

また、図７は、本発明の一実施形態における変形例３に係る半導体記憶装置の断面構造図である。

図７の構造は、紫外線遮光膜２１と紫外線遮光膜２２とが単一の工程にて一体的に形成された構造である。このような構造によると、製造工程を簡略化することができる。

また、図８は、本発明の一実施形態における変形例４に係る半導体記憶装置の断面構造図である。

図８の構造は、紫外線遮光膜２２ｂが溝部の底部及び側壁部に沿って形成されており、溝部内に完全に埋め込まれておらず、その開口部は層間絶縁膜１０ａによって埋め込まれた構造である。

また、図９は、本発明の一実施形態における変形例５に係る半導体記憶装置の断面構造図である。

図９の構造は、紫外線遮光膜２２とコンタクト拡散層１３との間に、コンタクトライナー膜２３が介在する構造である。つまり、コンタクトライナー膜２３が、第２ゲート電極６、サイドウォール絶縁膜７、ビット線絶縁膜１２、及びコンタクト拡散層１３の上に形成されており、コンタクトライナー膜２３は、紫外線遮光膜２２の下端とコンタクト拡散層１３との間に形成されており、コンタクト電極８は、コンタクトライナー膜２３を貫通してコンタクト拡散層１３に到達している。ここで、コンタクトライナー膜２３としては、ＳｉＯ、ＳｉＮ、ＳｉＣ、又はＳｉＣＮなどの絶縁膜が用いられ、その膜自体にある程度の紫外線遮光能力があることが望ましい。

また、図１０は、本発明の一実施形態における変形例６に係る半導体記憶装置の断面構造図である。

図１０の構造は、層間絶縁膜９の上面及び紫外線遮光膜２２の上端と紫外線遮光膜２１との間に、遮光膜ライナー膜２４が介在する構造である。ここで、遮光膜ライナー膜２４としては、ＳｉＯ、ＳｉＮ、ＳｉＣ、又はＳｉＣＮなどの絶縁膜が用いられ、その膜自体にある程度の紫外線遮光能力があることが望ましい。

また、図１１は、本発明の一実施形態における変形例７に係る半導体記憶装置の断面構造図である。

図１１の構造は、紫外線遮光膜２２の底部及び側壁部に、遮光膜ライナー膜２４ａが介在する構造である。つまり、遮光膜ライナー膜２４ａは、紫外線遮光膜２２の底部とコンタクト拡散層１３との間、及び、紫外線遮光膜２２の側壁部と層間絶縁膜９との間に形成されている。ここで、遮光膜ライナー膜２４ａとしては、同様に、ＳｉＯ、ＳｉＮ、ＳｉＣ、又はＳｉＣＮなどの絶縁膜が用いられ、その膜自体にある程度の紫外線遮光能力があることが望ましい。

また、図１２は、本発明の一実施形態における変形例８に係る半導体記憶装置の断面構造図である。

図１２の構造は、上記図１０及び図１１の組み合わせのような構造であって、層間絶縁膜９の上面、並びに、紫外線遮光膜２２の底部及び側壁部に、遮光膜ライナー膜２４が介在する。

また、図１３は、本発明の一実施形態における変形例９に係る半導体記憶装置の断面構造図である。

図１３の構造は、紫外線遮光膜２２ｃは、少なくともその一部がビット線絶縁膜１２の側方（側面）に形成されている構造である。さらに、図１３のように、紫外線遮光膜２２ｃの他の部分が第２ゲート電極６上にその一部が配置されている構造でも構わない。

また、図１４は、本発明の一実施形態における変形例１０に係る半導体記憶装置の断面構造図である。

図１４の構造は、上記図５〜図１３の構造を適宜組み合わせたような構造であって、コンタクトライナー膜２３がコンタクト拡散層１３上に形成され、遮光膜ライナー膜２４ｃ及び紫外線遮光膜２２ｄが下から順に、溝部の底部及び側壁部並びに層間絶縁膜９の上面に形成されており、該紫外線遮光膜２２ｃの一部が少なくともビット線絶縁膜１２の側方（側面）を覆うように形成されており、さらに、該溝部は、層間絶縁膜１０ｂによって埋め込まれている構造である。ここで、紫外線遮光膜２２ｄは、上述の導電体膜からなることが望ましい。

本発明は、コンタクトホール形成工程以降における工程中に発生する紫外線によるメモリセルの初期しきい値電圧の上昇を防止できるものであって、特に、ＭＯＮＯＳ型メモリの構造及びその製造方法にとって有用である。

１ 半導体基板
２ Ｐ型ウェル
３ 素子分離絶縁膜
４ａ ＯＮＯ絶縁膜形成膜（電荷トラップ膜形成膜）
４ ＯＮＯ絶縁膜（電荷トラップ膜）
５ａ 第１ゲート電極形成用導電膜
５ 第１ゲート電極
６ 第２ゲート電極
７ サイドウォール絶縁膜
８ コンタクト電極（ビット線コンタクト）
９ 層間絶縁膜
１０ 層間絶縁膜
１１ ビット線拡散層
１２ ビット線絶縁膜
１３ コンタクト拡散層
１４ 紫外線遮光膜
２１ 紫外線遮光膜
２２、２２ａ、２２ｂ、２２ｃ、２２ｄ 紫外線遮光膜
２３ コンタクトライナー膜
２４、２４ａ、２４ｂ、２４ｃ 遮光膜ライナー膜

Claims (14)

1. 半導体領域に形成され、各々が、互いに並んで列方向に延伸する複数のビット線拡散層と、
   各々が、前記複数のビット線拡散層の各々の上に形成された複数のビット線絶縁膜と、
   前記半導体領域上に、各々が、互いに隣り合う前記ビット線絶縁膜同士の間に形成された複数の電荷トラップ膜と、
   前記半導体領域上に、各々が、行方向に並んで配置された前記複数の電荷トラップ膜上及び前記複数のビット線絶縁膜上を覆うように形成され、且つ、互いに並んで行方向に延伸する複数のワード線と、
   前記半導体領域上に、各々が、前記複数のビット線拡散層の各々の端部の延長上に配置され、且つ、前記複数のビット線拡散層の各々と電気的に接続するように形成された複数のコンタクト拡散層と、
   前記半導体領域上に、前記複数のビット線拡散層、前記複数のビット線絶縁膜、前記複数の電荷トラップ膜、前記複数のワード線、及び前記複数のコンタクト拡散層を覆うように形成された層間絶縁膜と、
   前記複数のコンタクト拡散層の上に、各々が、前記複数のコンタクト拡散層の各々と電気的に接続するように前記層間絶縁膜に形成された複数のビット線コンタクトと、
   前記複数のビット線コンタクトの各々と、前記複数のワード線のうち前記複数のビット線コンタクトに最も近いワード線との間に位置するように、前記層間絶縁膜に形成された第１の遮光膜と、
   前記層間絶縁膜上に、前記複数のワード線の各々と前記複数のビット線拡散層の各々とが行列状に配置されてなるメモリセルアレイ領域上を覆うように形成された第２の遮光膜とを備えており、
   前記第１の遮光膜は、前記複数のワード線のうち前記ビット線コンタクトに最も近いワード線における前記ビット線コンタクトに近い側の側面を覆っており、
   前記第１の遮光膜上における少なくとも一部と前記第２の遮光膜とは、平面的に見て、重なっている、半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記第１の遮光膜は、前記複数のワード線のうち前記ビット線コンタクトに最も近いワード線に並行して行方向に延伸するように形成されている、半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   前記第１の遮光膜は、前記複数のビット線コンタクトの各々からなる全体の周囲を囲むように形成されている、半導体記憶装置。
4. 請求項１〜３のうちのいずれか１項に記載の半導体記憶装置において、
   前記第１の遮光膜の下面における少なくとも一部は、前記ビット線絶縁膜の上面位置よりも低い位置まで延伸して配置されている、半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   前記第１の遮光膜の下面と前記半導体領域との間には、絶縁膜が介在している、半導体記憶装置。
6. 請求項４に記載の半導体記憶装置において、
   前記第１の遮光膜の下面は、前記ビット線絶縁膜の下面位置まで延伸して配置されている、半導体記憶装置。
7. 請求項４〜６のうちのいずれか１項に記載の半導体記憶装置において、
   前記第１の遮光膜の上面における少なくとも一部は、前記第２の遮光膜の下面に接している、半導体記憶装置。
8. 請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
   前記第１の遮光膜と前記第２の遮光膜とは、同じ材料からなる、半導体記憶装置。
9. 請求項１〜８のうちのいずれか１項に記載の半導体記憶装置において、
   前記第１の遮光膜及び前記第２の遮光膜は、シリコン、酸化シリコン、窒化シリコン、炭化シリコン、窒素を含む炭化シリコン、炭素を含む酸化シリコン、チタン、窒化チタン、アルミニウム、銅、及びタングステンからなる群から選択されたいずれか１つからなる単層構造又は複数からなる積層構造を有している、半導体記憶装置。
10. 半導体領域上に電荷トラップ膜形成膜を形成する工程（ａ）と、
    前記電荷トラップ膜形成膜に開口部を形成することにより、各々が列方向に延伸する複数の電荷トラップ膜を形成すると共に、前記開口部を介して前記半導体領域における上部に、各々が互いに並んで列方向に延伸する複数のビット線拡散層を形成する工程（ｂ）と、
    前記複数のビット線拡散層の上に複数のビット線絶縁膜を形成する工程（ｃ）と、
    前記半導体領域上に、行方向に並んで配列された前記複数の電荷トラップ膜上及び前記複数のビット線絶縁膜上を覆うと共に前記複数のビット線拡散層と交差するように、各々が互いに並んで行方向に延伸する複数のワード線を形成する工程（ｄ）と、
    前記半導体領域上に、各々が、前記複数のビット線拡散層の各々の端部の延長上に配置され、且つ、前記複数のビット線拡散層の各々と電気的に接続するように、複数のコンタクト拡散層を形成する工程（ｅ）と、
    前記半導体領域上に、前記複数のビット線拡散層、前記複数のビット線絶縁膜、前記複数の電荷トラップ膜、前記複数のワード線、及び前記複数のコンタクト拡散層を覆うように、層間絶縁膜を形成する工程（ｆ）と、
    前記層間絶縁膜に、前記複数のコンタクト拡散層の各々を跨ぐと共に、前記複数のワード線の各々と並行し且つ前記複数のワード線のうち前記複数のコンタクト拡散層に最も近いワード線に隣り合うように、溝部を形成する工程（ｇ）と、
    前記溝部内に第１の遮光膜を形成する工程（ｈ）と、
    前記層間絶縁膜上及び前記第１の遮光膜上を覆う第２の遮光膜を形成する工程（ｉ）と、
    前記層間絶縁膜及び前記第２の遮光膜に、各々が、前記第１の遮光膜に対して前記複数のワード線のうちの前記複数のコンタクト拡散層の各々に最も近いワード線と反対側に位置するように、前記複数のコンタクト拡散層の各々を露出する複数のコンタクトホールを形成する工程（ｊ）と、
    前記複数のコンタクトホールの内部に、各々が、前記複数のコンタクト拡散層の各々と電気的に接続する複数のビット線コンタクトを形成する工程（ｋ）とを備える、半導体記憶装置の製造方法。
11. 請求項１０に記載の半導体記憶装置の製造方法において、
    前記工程（ｈ）及び前記工程（ｉ）は、単一の工程である、半導体記憶装置の製造方法。
12. 請求項１０又は１１に記載の半導体記憶装置の製造方法において、
    前記工程（ｇ）は、下面の少なくとも一部が、少なくとも前記ビット線絶縁膜の上面位置よりも低い位置になるように、前記溝部を形成する工程を含む、半導体記憶装置の製造方法。
13. 請求項１２に記載の半導体記憶装置の製造方法において、
    前記工程（ｇ）は、下面が、前記ビット線絶縁膜の下面位置まで到達するように、前記溝部を形成する工程を含む、半導体記憶装置の製造方法。
14. 請求項１０〜１３のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
    前記第１の遮光膜及び前記第２の遮光膜は、シリコン、酸化シリコン、窒化シリコン、炭化シリコン、窒素を含む炭化シリコン、炭素を含む酸化シリコン、チタン、窒化チタン、アルミニウム、銅、及びタングステンからなる群から選択されたいずれか１つからなる単層構造又は複数からなる積層構造を有している、半導体記憶装置の製造方法。

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