CN113644062A - 半导体结构及其形成方法、存储器及其形成方法 - Google Patents

半导体结构及其形成方法、存储器及其形成方法 Download PDF

Info

Publication number
CN113644062A
CN113644062A CN202010343497.2A CN202010343497A CN113644062A CN 113644062 A CN113644062 A CN 113644062A CN 202010343497 A CN202010343497 A CN 202010343497A CN 113644062 A CN113644062 A CN 113644062A
Authority
CN
China
Prior art keywords
active
layer
bit line
forming
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010343497.2A
Other languages
English (en)
Inventor
朱一明
平尔萱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010343497.2A priority Critical patent/CN113644062A/zh
Priority to PCT/CN2020/128131 priority patent/WO2021218112A1/zh
Priority to US17/430,184 priority patent/US12101927B2/en
Priority to EP20934120.5A priority patent/EP4145511A4/en
Publication of CN113644062A publication Critical patent/CN113644062A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种半导体结构及其形成方法，一种存储器及其形成方法，所述半导体结构包括：衬底；位于所述衬底上的竖直型晶体管；与所述竖直型晶体管底部连接，且位于所述竖直型晶体管底部与所述衬底之间的位线。所述半导体结构内的竖直晶体管的平面尺寸较小。

Description

半导体结构及其形成方法、存储器及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法、存储器及其形成方法。
背景技术
现有的存储器通常包括数据存储单元以及控制所述数据存储单元的控制晶体管。晶体管的集成度制约了存储器的存储密度。对于平面晶体管，现有技术通过缩小晶体管的沟道尺寸来减小晶体管的尺寸，从而提高存储器的存储密度。
但是随着晶体管沟道尺寸的减小，窄沟道效应以及短沟道效应所导致晶体管性能下降，使得存储器的性能受到影响，制约了晶体管尺寸以及存储器存储密度的进一步提高。
如何在不降低晶体管性能的前提下，减小晶体管的平面尺寸，提高存储器的存储密度是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其形成方法、存储器及其形成方法，进一步提高存储器的存储密度。
为了解决上述问题，本发明提供了一种半导体结构，包括：衬底；
位于所述衬底上的竖直型晶体管；与所述竖直型晶体管底部连接，且位于所述竖直型晶体管底部与所述衬底之间的位线。
可选的，所述竖直型晶体管包括：自衬底向上的方向上依次设置的第一掺杂区、沟道区、第二掺杂区以及环绕所述沟道区设置的栅极结构。
可选的，所述衬底上形成有多个所述竖直型晶体管，沿第一方向和第二方向阵列分布，沿第一方向排列的同一直线上的竖直型晶体管底部的第一掺杂区连接至同一位线；沿第二方向排列的同一直线上的竖直型晶体管的栅极结构相连接。
可选的，还包括：位于所述衬底上形成于各竖直型晶体管之间的隔离层，所述隔离层包括至少一层绝缘介质层。
可选的，还包括：位线连接线，所述位线连接线底部连接至所述位线。
可选的，所述竖直晶体管的第一掺杂区、沟道区、第二掺杂区位于同一有源柱内；或者，所述竖直晶体管的沟道区和第二掺杂区形成于所述第一掺杂区上的外延半导体柱内。
可选的，所述第一掺杂区和/或所述第二掺杂区内的掺杂离子通过扩散或离子注入方式形成。
可选的，所述位线连接线与所述位线在同一工艺步骤中形成。
可选的，多个所述位线连接线分别一一对应的位于多个所述位线的端部上，并且所述位线连接线在所述位线的端部间隔分布。
本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有牺牲层和位于所述牺牲层上的有源层；
对所述有源层进行图形化，形成暴露出所述牺牲层的开口；利用所述开口去除所述牺牲层；在所述牺牲层的部分位置处形成位线。
可选的，对所述有源层进行图形化，形成所述有源柱；在所述有源柱的底部与所述衬底之间形成所述位线。
可选的，还包括：形成位于所述有源柱底部向上依次设置的第一掺杂区、沟道区、第二掺杂区，以及形成环绕所述沟道区的栅极结构。
可选的，所述第一掺杂区、沟道区、第二掺杂区的形成方法包括：采用原位掺杂工艺，在采用外延生长工艺形成所述有源层的过程中，对所述有源层进行掺杂，依次形成第一掺杂层、沟道掺杂层以及第二掺杂层；在图形化所述有源层形成所述有源柱后，所述第一掺杂层、沟道掺杂层以及第二掺杂层分别被图形化为自有源柱底部向上依次设置的所述第一掺杂区、所述沟道区以及所述第二掺杂区。
可选的，所述第一掺杂区的形成方法包括：在形成所述有源柱之后，在相邻有源柱之间的衬底上形成具有掺杂元素的过渡层；通过扩散处理，将过渡层内的至少部分掺杂元素扩散进入有源柱内，形成所述第一掺杂区。
可选的，所述第一掺杂区和所述第二掺杂区的形成方法包括：对所述有源柱的底部区域进行离子注入，形成位于所述有源柱底部的所述第一掺杂区；对所述有源柱的顶部区域进行离子注入，形成位于所述有源柱顶部的所述第二掺杂区。
可选的，对所述有源层进行图形化，形成有源柱；在所述有源柱的底部与所述衬底之间形成所述位线的方法进一步包括：刻蚀所述有源层和所述牺牲层，形成沿第一方向延伸的有源线；形成填充各有源线之间间距的第一隔离层；对所述有源线进行图形化，形成若干有源柱及若干开口，所述开口暴露出所述牺牲层；利用所述开口去除所述牺牲层，在所述有源柱底部与所述衬底之间形成间隙；在所述间隙内填充导电材料，形成沿第一方向延伸的所述位线。
可选的，对所述有源层进行图形化，形成有源柱；在所述有源柱的底部与所述衬底之间形成所述位线的方法进一步包括：刻蚀所述有源层和所述牺牲层，形成沿第一方向延伸的有源线；形成填充各有源线之间间距的第一隔离层；对所述第一隔离层进行图形化，在所述第一隔离层内形成若干开口，所述开口暴露出所述牺牲层；利用所述开口去除所述牺牲层，在所述有源线底部与所述衬底之间形成间隙；在所述间隙内填充导电材料，形成沿第一方向延伸的所述位线；对所述有源线进行图形化，形成沿第一方向和第二方向阵列排布的有源柱。
可选的，还包括：在所述有源线端部形成开口；在所述开口内填充导电材料，形成位线连接线，所述位线连接线底部与所述位线连接。
可选的，在同一工艺步骤中形成所述位线连接线和所述位线。
可选的，还包括：回刻蚀所述第一隔离层，暴露出部分高度的有源柱；在回刻蚀后的暴露的有源柱上依次形成栅介质层以及栅电极层；对所述栅介质层和所述栅电极层进行图形化，形成环绕所述有源柱的沟道区的栅极结构，并暴露出所述有源柱的顶部区域。
本发明的技术方案还提供一种存储器，包括：如上述任一项所述的半导体结构；位于所述竖直型晶体管上方的存储单元，所述存储单元电连接至所述竖直型晶体管的顶部。
可选的，所述存储单元包括电容存储单元、磁性存储单元、铁电存储单元、相变存储单元或者电阻存储单元中的任一种。
本发明的技术方案还提供存储器的形成方法，包括：提供如上述任一项所述的半导体结构；在所述竖直型晶体管上方形成存储单元，所述存储单元电连接至所述竖直型晶体管的顶部。
可选的，所述存储单元包括电容存储单元、磁性存储单元、铁电存储单元、相变存储单元或者电阻存储单元。
本发明的半导体结构的形成方法，在衬底上形成牺牲层以及位于牺牲层上的有源层，利用位线替代牺牲层的位置，从而形成埋入式的位线，从而便于后续形成竖直型的晶体管，通过位线将竖直型的晶体管底部的源/漏极引出。
进一步的，竖直型的晶体管占据的版图尺寸较小，且沟道长度由有源层的厚度来决定，可以在不减小沟道长度等情况下，减小晶体管的面积，从而提高半导体结构的集成度。
进一步的，通过形成多个开口，利用多个开口去除牺牲层，可以提高去除牺牲层的效率，避免牺牲层的残留，从而提高形成的位线的质量。
本发明的存储器包括具有竖直型晶体管阵列的半导体结构，在晶体管尺寸较小的情况下，能够提高存储器的存储密度。
附图说明
图1至图13C为本发明一具体实施方式的半导体形成过程的结构示意图；
图14至图15为本发明一具体实施方式的半导体形成过程的结构示意图；
图16为本发明一具体实施方式的存储器的结构示意图；
图17为本发明一具体实施方式的存储器的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法、存储器及其形成方法的具体实施方式做详细说明。
请参考图1至图13C，为本发明一具体实施方式的半导体形成过程的结构示意图。
请参考图1，提供衬底110，所述衬底110上形成有牺牲层120和位于所述牺牲层120上的有源层130。
所述衬底110可以为Si、Ge、SiC等，各种半导体材料，可以为单层结构也可以为复合结构，在此不作限定。
可以通过沉积或其他工艺在所述衬底110上依次形成所述牺牲层120和所述有源层130。所述有源层130采用半导体材料，例如Si、Ge或SiC等，可以是其中的一种或多种半导体材料。所述牺牲层120的材料与所述衬底110、有源层130的材料不同，使得后续在去除所述牺牲层120的过程中，减少对所述衬底110、有源层130的影响。
该具体实施方式中，所述衬底110为硅衬底，所述牺牲层120为SiGe层，所述有源层为硅层。采用外延生长工艺，在所述衬底110上外延形成所述牺牲层120之后，再通过外延工艺，在所述牺牲层120上形成有源层130。
实际上，所述牺牲层120只要与所述衬底110以及有源层130采用不同的材料，在去除牺牲层120的过程中，牺牲层120与所述衬底110以及有源层130之间有刻蚀选择比即可。
在一些具体实施方式中，所述衬底110、牺牲层120以及有源层130可以为SOI结构，其中SOI结构中的埋氧层作为牺牲层120。
在其他具体实施方式中，可以通过对体硅衬底进行离子注入，在所述体硅衬底内部形成掺杂层作为所述牺牲层120。例如对体硅进行Ge注入，通过控制Ge的注入深度，在体硅内部形成SiGe层作为牺牲层120，掺杂层下方的硅层为衬底110，掺杂层上方的硅层作为有源层。在其他具体实施方式中，也可以通过注入其他元素形成所述掺杂层，例如C、O、N等，使得所述掺杂层的刻蚀速率与其上方及下方的材料层均不同，从而形成所述牺牲层120。较佳的，所述牺牲层120的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等。
所述有源层130用于形成竖直晶体管，所述牺牲层120用于后续被替代形成位线。根据待形成的竖直晶体管的尺寸以及位线的尺寸，合理设置所述牺牲层120和所述有源层130的厚度。在一个具体实施方式中，所述牺牲层120的厚度可以为35nm～50nm，所述有源层130的厚度可以为100nm～1000nm。
请参考图2，刻蚀所述有源层130和所述牺牲层120至所述衬底110，形成若干平行排列的沿第一方向延伸的有源线131。
该具体实施方式中，形成所述有源线131的方法进一步包括：在所述有源层130上形成图形化掩膜层(图中未示出)，所述图形化掩膜层内具有沿第一方向延伸的开口图形；以所述图形化掩膜层为掩膜，刻蚀所述有源层130和所述牺牲层120，形成长条状的有源线131以及长条状的牺牲层120a。
该具体实施方式中，所述第一方向为y方向。采用干法刻蚀工艺刻蚀所述有源层130和所述牺牲层120，在相应的刻蚀阶段，选择对应的刻蚀气体，对所述有源层130和所述牺牲层120进行刻蚀。
请参考图3，在相邻有源线131之间的衬底110上形成具有掺杂元素的过渡层310。
可以通过在衬底100上沉积过渡层材料后，进行回刻蚀，形成一定厚度的过渡层310。所述过渡层310的厚度可以根据待形成的晶体管的源/漏区的尺寸要求调整。
所述过渡层310的材料与所述有源线131的材料不同，可以为利于杂质扩散的材料，例如多晶硅，还可以为其他材料例如氧化硅、氮化硅、氮氧化硅等介质材料。
形成具有掺杂元素的所述过渡层310的形成方法包括：在衬底110上形成一定厚度未被掺杂的过渡层310之后，通过离子注入，对所述过渡层310进行掺杂。此时，在所述有源线131顶部覆盖有图形化掩膜层，通过控制所述离子注入的能量，使得所述离子注入仅能对所述过渡层310进行掺杂。根据待形成的晶体管的类型，向所述过渡层310内注入N型或P型离子，或者具有N型或P型离子的原子团簇。所述过渡层310内的掺杂元素可以以离子、原子、化合物分子或者团簇形式存在。
在其他具体实施方式中，也可以在形成所述过渡层310的过程中，通过原位掺杂工艺，通过在沉积工艺气体中加入具有掺杂元素的掺杂气体，直接形成具有掺杂元素的过渡层310。
请参考图4，通过扩散处理，将具有掺杂原子的过渡层310内的至少部分掺杂元素扩散进入有源线131内，形成所述第一掺杂区1311。
所述扩散处理可以为热退火工艺，根据掺杂原子的扩散效率，选择合适参数的退火工艺，使得所述过渡层310内的掺杂元素扩散进入所述有源线131内，形成与所述过渡层310厚度相当的第一掺杂区1311。
可以通过调整所述过渡层310内的掺杂元素的浓度，扩散处理时间、温度等参数，调整扩散处理后形成的第一掺杂区1311内的掺杂浓度。
在其他具体实施方式中，也可以在去除有源线131顶部的图形化掩膜层之后，直接通过对所述有源线131进行掺杂离子注入，形成所述第一掺杂区1311，具体的，通过控制离子注入过程的注入离子的能量和方向，调整注入深度，在所述有源线131的底部形成所述第一掺杂区1311。
在其他具体实施方式中，也可以在后续其他步骤中，例如后续对有源线进行图形化，进一步形成有源柱后或其他步骤中，通过离子注入方式在有源线或有源柱底部形成第一掺杂区。
在其他具体实施方式中，还可以采用原位掺杂工艺，在通过外延工艺沉积形成所述有源层的过程中，对所述有源层进行掺杂，形成位于有源层底部的第一掺杂层；在对有源层进行图形化后，形成位于有源线或有源柱底部的第一掺杂区。
请参考图5，在所述衬底110上形成填充各有源线131之间间距的第一隔离层500；对所述第一隔离层500进行图形化，在相邻的有源线131之间的第一隔离层500内形成若干开口501，所述开口501暴露出所述牺牲层120a。
所述第一隔离层500的材料与所述牺牲层120a不同，且所述第一隔离层500的材料为绝缘材料，用于在各有源线131之间提供电学隔离。该具体实施方式中，所述第一隔离层500的材料为氧化硅。该具体实施方式中，形成所述第一隔离层500的方法为化学气相沉积工艺，在所述衬底100上形成填充相邻有源线131之间的间距以及覆盖所述有源线131顶部的隔离材料层之后，对隔离材料层进行平坦化，形成所述第一隔离层500。该具体实施方式中，所述第一隔离层500的顶部与所述有源线131的顶部齐平；在其他具体实施方式中，所述有源线131顶部还保留有用于对由于对有源层进行图形化形成有源线的图形化掩膜层，所述第一隔离层500与所述图形化掩膜层齐平；在其他具体实施方式中，在形成所述第一隔离层500之前，所述图形化掩膜层已被去除，所述第一隔离层500还覆盖所述有源线的顶部，在后续工艺中，可以对所述有源线131顶部进行保护。
在形成所述隔离层500之后，对所述隔离层500进行刻蚀，形成开口501。所述开口501的侧壁暴露出所述有源线131以及牺牲层120a的侧壁。每两个相邻的有源线131之间，均形成有两个以上的所述开口501。具体的，所述开口501的底部可以暴露所述衬底100，也可以位于所述牺牲层120a中，只要所述开口501的底部至少暴露所述牺牲层120a的部分侧壁即可。
在其他实施例中，所述开口501不暴露所述有源线131的侧壁，例如开口501在沿着有源线131之间间距方向上的尺寸小于有源线131之间间距的长度，以起到对有源线的保护。优选的，所述隔离层500为多层介质层。例如氧化硅和氮化硅的组合层，所述氧化硅形成于所述有源线131的表面，所述氮化硅填充剩余的有源线131之间的间距，开口501形成在所述氮化硅中。所述氧化硅起到保护有源线131的作用。
在其他实施例中，所述开口还形成在各所述有源线的同一边的端部，或者所述开口形成在各所述有源线两边的端部上，并且，每个所述有源线只有一个端部上形成所述开口，同一边的所述端部上的开口间隔分布，以减少局部区域上的所述开口的密度，以增大工艺窗口。在后续填充导电材料形成位线时，可同时在所述端部的开口中形成位线连接线，所述位线连接线与所述位线在同一工艺步骤中形成，以节约工艺成本。
请参考图6，沿所述开口501去除所述牺牲层120a，在所述有源线131底部与所述衬底110之间形成间隙600。
采用湿法刻蚀工艺去除所述牺牲层120a，本领域技术人员可以根据所述牺牲层120a的材料选择合适的刻蚀溶液，使得所述湿法刻蚀过程中，所述牺牲层120a和所述有源线131、第一隔离层500有较高的刻蚀选择比，以在去除所述牺牲层120a的过程中，减少对所述有源线131和所述第一隔离层500的影响。
在去除所述牺牲层120a之后，所述有源线131由所述第一隔离层500支撑，悬空于所述衬底110上方，与衬底110之间形成间隙600。
请参考图7A～7C，在所述间隙600内填充导电材料，形成沿第一方向延伸的位线701，图7B为沿图7A中割线A-A’的剖面示意图，图7C为沿图7A中割线B-B’的剖面示意图。
可以通过原子层沉积工艺或化学气相沉积或物理气相沉积工艺等方法在所述间隙600内沉积导电材料，例如多晶硅或者W、Co、Ag或Al等金属材料。所述导电材料也可以为多层材料，例如TiN和W的组合等。
所述导电材料填充所述间隙600，形成位于所述有源线131底部的位线701；所述导电材料还填充所述开口501，并覆盖所述第一隔离层500以及有源线131顶部，后续通过回刻蚀或者平坦化处理，去除所述第一隔离层500顶部以及有源线131顶部的导电材料以及通过刻蚀处理去除所述开口501的导电材料，避免相邻有源线131底部的位线701之间相互连接。也可以通过选择性生长技术在所述间隙600中形成所述位线701。
请参考图8A至图8C，在所述有源线131端部形成位线连接线702，所述位线连接线702底部与所述位线701连接。其中图8B为沿图8A中割线A-A’的剖面示意图；图8C为沿图8A中割线B-B’的剖面示意图。
具体的，在所述有源线131端部形成暴露出所述位线701的开口；在所述开口内填充导电材料形成位线连接线702。在刻蚀形成所述开口之前，还包括在所述开口501(请参考图7A)内填充绝缘介质材料，并进行平坦化，形成所述隔离介质层502。所述隔离介质层502的表面与所述第一隔离层500的表面齐平或者覆盖整个所述第一隔离层500以及有源线131顶部。所述隔离介质层502用于提供相邻有源线131之间的电学隔离，并用于提供平坦表面，以形成用于刻蚀有源线131形成开口的掩膜层。
在其他具体实施方式中，也可以不形成所述隔离介质层502，在刻蚀有源线131的过程中，通过掩膜层的材料，例如底部抗反射层等将所述开口501填满，以形成平坦表面。
该具体实施方式中，在所述有源线131的端部形成所述开口；在其他具体实施方式中，也可以在所述有源线131的其他位置处形成所述开口。
在其他具体实施方式中，所述有源线131的端部也形成有开口501，在位线704的形成过程中，导电材料填充开口501之后，在所述端部的开口501上形成掩膜层，利用所述掩膜层阻止在刻蚀去除所述开口501中的导电材料时对所述有源线131端部的开口501中导电材料的去除，利用所述有源线131端部开口501中保留的导电材料形成位线连接线702。
位线连接线702的底部与所述位线701连接，用于将埋入所述有源线131下方的位线701引出，便于向所述位线701施加控制信号。所述位线701位于所述有源线131下方，与所述有源线131底部的第一掺杂区1311之间形成电连接，沿所述有源线131的延伸方向延伸。
请参考图9，对所述有源线131(请参考图8A)进行图形化，形成若干分立的有源柱132。
通过选择性刻蚀工艺，对所述有源线131进行图形化，形成有源柱132。所述有源柱132沿第一方向(y方向)和第二方向(x方向)阵列排布。该具体实施方式中，所述第一方向和第二方向之间成90°；在其他具体实施方式中，所述第一方向和第二方向之间的夹角为60°～90°。
在其他具体实施方式中，可以在形成所述有源柱132之后，对所述有源柱进行离子注入形成沟道区以及位于所述沟道区上方的第二掺杂区。
该具体实施方式中，在形成所述有源柱132之后，仅通过离子注入，在所述有源柱132底部的第一掺杂区1311上方，形成沟道区，通过离子注入调整沟道区内的掺杂浓度，以调整形成的晶体管的阈值电压，所述沟道区内可以为P型或N型掺杂，根据阈值电压的要求，选择合适的掺杂类型以及掺杂浓度。在其他具体实施方式中，也可以不用对沟道区进行掺杂。
在其他具体实施方式中，在前述形成有源层130(请参考图1)的过程中，也可以通过原位掺杂，在所述有源层130内形成有掺杂沟道层，在对有源层130进行图形化形成有源柱132后，所述掺杂沟道层被图形化为沟道区。
本发明的具体实施方式中，还可以通过离子注入，在所述沟道区上方形成第二掺杂区；或者在形成有源层130的过程中，通过原位掺杂在对应位置处形成第二掺杂层，从而在对所述有源层130进行图形化形成有源柱132后，所述第二掺杂层被图形化为第二掺杂区。
在其他具体方式中，也可以在前述步骤中不对有源线进行掺杂形成第一掺杂区1311，而是在这一步骤形成有源柱132之后，通过掺杂过渡层的扩散处理或离子注入等方式形成有源柱132底部的第一掺杂区。
请参考图10，回刻蚀所述第一隔离层500和隔离介质层502，暴露出部分高度的有源柱132。
在回刻蚀所述第一隔离层500和隔离介质层502之前，还包括在相邻的有源柱132之间的开口内填充隔离介质材料，同时对所述第一隔离层500、隔离介质层502以及所述隔离介质材料进行回刻蚀，分别形成回刻蚀后的第一隔离层500a、隔离介质层502a以及隔离介质层503，高度与所述第一掺杂区1311相当。该具体实施方式中，回刻蚀后的第一隔离层500a、隔离介质层502a、隔离介质层503的表面与所述第一掺杂区1311的顶部齐平。在其他具体实施方式中，所述第一隔离层500a、隔离介质层502a、隔离介质层503的表面可以略低于或略高于所述第一掺杂区1311的顶部边界，暴露出所述有源柱132位于所述第一掺杂区1311上方的区域。
在对所述第一隔离层500进行回刻蚀的过程中，可以通过掩膜覆盖所述位线连接线702以及相邻位线连接线702之间的部分第一隔离层500，使其不被刻蚀，避免对所述位线连接线701造成损伤。
在其他具体实施方式中，也可以对各位置处的第一隔离层500均进行回刻蚀。
请参考图11，在回刻蚀后的第一隔离层500a、隔离介质层502a、隔离介质层503以及暴露的有源柱132上依次形成栅介质层以及栅电极层；对所述栅介质层和所述栅电极层进行图形化，形成环绕所述有源柱的沟道区的栅极结构1000。
所述栅介质层可以为氧化硅、氮氧化硅、氧化铪、氧化铝等栅介质材料；所述栅电极层的材料可以为多晶硅、钨或铝等导电材料。可以通过沉积工艺，依次形成覆盖所述图10结构上的栅介质层以及栅电极层；然后通过刻蚀工艺，随所述栅介质层和栅电极层进行图形化，形成所述栅极结构1000。所述栅极结构1000环绕有源柱132的沟道区。所述栅极结构1000包括栅介质层以及覆盖所述栅介质层的栅电极，图11中仅示出了所述栅极结构1000内的栅电极。
该具体实施方式中，沿第二方向(x方向)排列的同一直线上的有源柱132上的栅极结构1000的栅电极相连接，构成字线。
在其他具体实施方式中，各个有源柱132上的栅极结构1000之间也可以是相互独立的。
为了使得各栅极结构1000之间进行电学隔离，在形成所述栅极结构1000之后，还包括在相邻栅极结构1000之间填充隔离介质层1001。在其他具体实施方式中，所述隔离介质层1001还覆盖所述栅极结构1000和所述第二掺杂区1321。
请参考图12，形成所述栅极结构1000之后，对所述有源柱132的顶部区域进行离子注入，形成所述第二掺杂区1321。
所述第二掺杂区1321的掺杂类型与所述第一掺杂区1311的掺杂类型一致，所述第二掺杂区1321和所述第一掺杂区1311分别作为竖直型晶体管的源极或漏极。在其他具体实施方式中，所述第二掺杂区1321还可以在前述的步骤中，采用合适的原位掺杂、扩散或者注入方式形成，在此不再赘述。
请参考图13A至图13C，形成覆盖所述栅极结构1000、第二掺杂区1321的第二隔离层1200，所述第二隔离层1200暴露出所述位线连接线702和所述第二掺杂区1321的顶部表面。图13B为沿图13A中割线A-A’的剖面示意图，图13C为沿图13A中割线C-C’的剖面示意图。
所述第二隔离层1200的材料可以为氧化硅、氮氧化硅等绝缘介质材料，所述第二隔离层1200与所述第一隔离层500、500a以及隔离介质层502a、1001形成各竖直型晶体管之间的隔离层，并且为在所述竖直型晶体管上方形成其他半导体结构或材料层提供平坦表面。
上述形成方法在衬底上形成竖直型晶体管，且在所述竖直型晶体管底部的第一掺杂区下方与衬底之间形成埋入式的位线，从而可以减少晶体管的面积，并同时解决了如何对竖直晶体管的施加位线信号的问题。
在其他具体实施方式中，还可以通过对图4中有源线131进行图形化，形成有源柱之后，再去除所述牺牲层，形成位线。
请参考图14，为另一具体实施方式中，在图4基础上，对所述有源线131进行图形化，以形成开口501’的结构示意图。在所述衬底上形成填充各有源线131之间间距的第一隔离层500之后，对所述有源线131进行图形化，形成若干有源柱132’及若干开口501’，所述开口501’侧壁暴露出所述牺牲层210a。
请参考图15，沿所述开口501’去除所述牺牲层210a，在所述有源柱132’底部与所述衬底110之间形成间隙；在所述间隙内填充导电材料，形成沿第一方向延伸的所述位线701’。在形成所述位线701’的过程中，导电材料会填充于所述开口501’中，可以通过刻蚀工艺去除所述开口501’内部分厚度的导电材料，保留开口501’底部部分厚度的导电材料，以形成沿第一方向排列的同一直线上的有源柱132’底部的连续的位线701’。
在其他实施例中，所述开口501’还形成在各所述有源线131的同一边的端部，或者所述开口形成在各所述有源线131两边的端部上，并且，每个所述有源线131只有一个端部上形成所述开口501’，同一边的所述端部上的开口间隔分布，以减少局部区域上的所述开口的密度，以增大工艺窗口。在后续填充导电材料形成位线时，可同时在所述端部的开口中形成位线连接线，所述位线连接线与所述位线在同一工艺步骤中形成，以节约工艺成本。
后续可以采用上述具体实施方式中，如图8A以及后续的步骤，形成如图13A所示的半导体结构。与图8A相比，由于开口的位置发生变化，因此填充所述开口的隔离介质层的位置也发生变化，本领域技术人员可以根据需要对上述具体实施方式中部分步骤进行适应性的调整，均在本申请的保护范围内。
本发明的具体实施方式还提供一种半导体结构。
请参考图13A至图13C，为本发明一具体实施方式的半导体结构的结构示意图。
所述半导体结构包括：衬底110；位于所述衬底110上的竖直型晶体管；与所述竖直型晶体管底部连接，且位于所述竖直型晶体管底部与所述衬底110之间的位线701。该具体方式中，所述半导体结构如图13A至13C所示。
在本发明的其他具体实施方式中，所述半导体结构可以采用上述具体实施方式中的方法形成，也可以采用其他方法。所有具有竖直晶体管，以及位于竖直晶体管底部的埋入式位线的半导体结构，均可以作为本申请所要求保护的半导体结构。
该具体实施方式中，所述竖直型晶体管包括自衬底110向上的方向上依次设置的第一掺杂区1311、沟道区1322、第二掺杂区1321以及环绕所述沟道区1322设置的栅极结构1000。
所述半导体结构上形成有多个所述竖直型晶体管，沿第一方向(y方向)和第二方向(x方向)阵列分布，沿第一方向排列的同一直线上的竖直型晶体管底部的第一掺杂区1311连接至同一位线701；沿第二方向排列的同一直线上的竖直型晶体管的栅极结构1000相连接。
所述半导体结构还包括：位于所述衬底110上形成于各竖直型晶体管之间的隔离层，所述隔离层包括位于不同直线上的位线701、第一掺杂区1311之间的第一隔离层500a，以及位于同一直线上的相邻第一掺杂区1311之间的隔离介质层503、栅极结构1000之间且位于所述第一隔离层500a、隔离介质层503上的隔离介质层1001，以及位于所述隔离介质层1001上，相邻第二掺杂区1321之间的第二隔离层1200、与所述第一隔离层500a位于同一层内的隔离介质层502a。
所述半导体结构还包括：贯穿所述有源层的开口，所述开口内形成有位线连接线702，所述位线连接线702底部连接至所述位线701。该具体实施方式中，所述位线连接线701位于晶体管阵列的两侧边缘，沿y方向排列的每一行晶体管的每一侧，均间隔形成有位线连接线702与该行晶体管下方的位线701连接，相邻位线连接线702之间具有第一隔离层500。具体的，多个所述位线连接线分别一一对应的位于多个所述位线的端部上，并且所述位线连接线在所述位线的端部间隔分布。所述位线连接线与所述位线在同一工艺步骤中形成。
在一些具体实施方式中，所述竖直晶体管的第一掺杂区1311、沟道区1322、第二掺杂区1321位于同一有源柱内，所述有源柱为一体结构。通过掺杂形成了所述第一掺杂区1311、沟道区1322、第二掺杂区1321。在其他具体实施方式中，在形成有源层130(请参考图1)的过程中，也可以通过原位掺杂，在所述有源层130内形成有第一掺杂层、掺杂沟道层和第二掺杂层，在对所述有源层130进行图形化形成有源柱后，所述第一掺杂层被图形化为第一掺杂区，所述掺杂沟道层被图形化为沟道区，所述第二掺杂层被图形化为第二掺杂区。在其他具体实施方式中，所述竖直晶体管的沟道区1322和第二掺杂区1321形成于所述第一掺杂区1311上的外延半导体柱内，所述沟道区1322和第二掺杂区1321所在的半导体层和所述外延半导体柱非一体结构，而是分开形成的。
所述第一掺杂区1311和/或所述第二掺杂区1321内的掺杂离子通过扩散或离子注入方式形成。
本发明的具体实施方式还提供一种存储器及其形成方法。
首先提供半导体结构，所述半导体结构包括：衬底；位于所述衬底上的竖直型晶体管；与所述竖直型晶体管底部连接，且位于所述竖直型晶体管底部与所述衬底之间的位线。该具体方式中，所述半导体结构如图13A至13C所示。所述半导体结构可以采用上述具体实施方式中的方法形成，也可以采用其他方法。所有具有竖直晶体管，以及位于竖直晶体管底部的埋入式位线的半导体结构，均可以作为本申请所要求保护的半导体结构。
请参考图16，在所述竖直型晶体管上方形成存储单元1300，所述存储单元1300电连接至所述竖直型晶体管的第二掺杂区1321。
在一个具体实施方式中，所述存储器为DRAM存储器，所述存储单元1300为电容器，包括上电极、下电极以及位于上、下电极之间的电容介质层。所述电容器的结构可以为平面电容器、柱形电容器等，本领域技术人员可以根据需求，选择合适结构的电容器作为存储单元。图16中，所述存储单元1300仅为示例，并不代表电容器的实际结构。该具体实施方式中，每个晶体管的第二掺杂区1321连接至一个存储单元，构成1T1C的存储结构。所述存储单元可以包括一个电容器，或两个以上并联的电容器。
在其他具体实施方式中，为了降低所述第二掺杂区1321与所述存储单元1300之间的连接电阻，还可以在所述第二掺杂区1321上形成金属接触层，然后再在所述金属接触层上形成所述存储单元。
所述存储单元1300形成于介质层(图中未示出)内，还可以在所述介质层内形成连接所述位线连接线701以及栅极结构1000的互连结构，用于将所述位线以及字线连接至外部电路。
在本发明的其他具体实施方式中，所述存储单元还可以为磁性存储单元、铁电存储单元、相变存储单元或者电阻存储单元等各种存储单元中的任一种。
请参考图17，为本发明一具体实施方式的存储器的结构示意图。
所述存储器为FeRAM存储器，在图13A所示的半导体结构的竖直型晶体管的第二掺杂区1321上方形成电连接的铁电存储单元1400。
所述铁电存储单元包括与所述的第二掺杂区1321连接的下电极、位于所述下电极上方的上电极、以及位于所述上、下电极之间的铁电材料层所构成的铁电电容。所述铁电材料层的材料可以为PZT(锆钛酸铅)或SBT(钛酸钡锶)。图17中的铁电存储单元1400仅为示意，并不代表实际的铁电存储单元的结构。本领域技术人员，应当能够根据需要结合，形成相应结构的铁电存储单元1400，在此不作限制。
对于铁电存储单元1400，还需要在所述铁电存储单元1400上方，形成与上电极连接的板线1401。该具体实施方式中，沿第二方向(x方向)上排列的位于同一直线上的铁电存储单元电连接至同一根板线1401，通过所述板线1401和下方的竖直晶体管，可以实现对所述铁电存储单元1400的双向加压，从而利用铁电材料层的性质进行数据存储。
在其他具体实施方式中，还可以在所述竖直晶体管的第二掺杂区1321上形成磁性存储单元，所述磁性存储单元包括磁性隧道结，所述磁性隧道结包括固定层、自由层以及位于所述固定层和自由层之间的介质层。所述固定层连接至所述第二掺杂区1321。
在其他具体实施方式中，还可以形成其他结构或类型的存储单元，以形成对应的存储器。
上述存储器及其形成方法，采用竖直型晶体管作为与存储单元连接的控制晶体管，以及与所述控制晶体管连接的埋入型的位线，可以提高存储器的存储密度。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (24)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的竖直型晶体管；
与所述竖直型晶体管底部连接，且位于所述竖直型晶体管底部与所述衬底之间的位线。
2.根据权利要求1所述的半导体结构，其特征在于，所述竖直型晶体管包括：自衬底向上的方向上依次设置的第一掺杂区、沟道区、第二掺杂区以及环绕所述沟道区设置的栅极结构。
3.根据权利要求1所述的半导体结构，其特征在于，所述衬底上形成有多个所述竖直型晶体管，沿第一方向和第二方向阵列分布，沿第一方向排列的同一直线上的竖直型晶体管底部的第一掺杂区连接至同一位线；沿第二方向排列的同一直线上的竖直型晶体管的栅极结构相连接。
4.根据权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上形成于各竖直型晶体管之间的隔离层，所述隔离层包括至少一层绝缘介质层。
5.根据权利要求1所述的半导体结构，其特征在于，还包括：位线连接线，所述位线连接线底部连接至所述位线。
6.根据权利要求2所述的半导体结构，其特征在于，所述竖直晶体管的第一掺杂区、沟道区、第二掺杂区位于同一有源柱内；或者，所述竖直晶体管的沟道区和第二掺杂区形成于所述第一掺杂区上的外延半导体柱内。
7.根据权利要求2所述的半导体结构，其特征在于，所述第一掺杂区和/或所述第二掺杂区内的掺杂离子通过扩散或离子注入方式形成。
8.根据权利要求5所述的半导体结构，其特征在于，所述位线连接线与所述位线在同一工艺步骤中形成。
9.根据权利要求5所述的半导体结构，其特征在于，多个所述位线连接线分别一一对应的位于多个所述位线的端部上，并且所述位线连接线在所述位线的端部间隔分布。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上形成有牺牲层和位于所述牺牲层上的有源层；
对所述有源层进行图形化，形成暴露出所述牺牲层的开口；
利用所述开口去除所述牺牲层；
在所述牺牲层的部分位置处形成位线。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，对所述有源层进行图形化，形成有源柱；在所述有源柱的底部与所述衬底之间形成所述位线。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，还包括：形成位于所述有源柱底部向上依次设置的第一掺杂区、沟道区、第二掺杂区，以及形成环绕所述沟道区的栅极结构。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述第一掺杂区、沟道区、第二掺杂区的形成方法包括：采用原位掺杂工艺，在采用外延生长工艺形成所述有源层的过程中，对所述有源层进行掺杂，依次形成第一掺杂层、沟道掺杂层以及第二掺杂层；在图形化所述有源层形成所述有源柱后，所述第一掺杂层、沟道掺杂层以及第二掺杂层分别被图形化为自有源柱底部向上依次设置的所述第一掺杂区、所述沟道区以及所述第二掺杂区。
14.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述第一掺杂区的形成方法包括：在形成所述有源柱之后，在相邻有源柱之间的衬底上形成具有掺杂元素的过渡层；通过扩散处理，将过渡层内的至少部分掺杂元素扩散进入有源柱内，形成所述第一掺杂区。
15.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述第一掺杂区和所述第二掺杂区的形成方法包括：对所述有源柱的底部区域进行离子注入，形成位于所述有源柱底部的所述第一掺杂区；对所述有源柱的顶部区域进行离子注入，形成位于所述有源柱顶部的所述第二掺杂区。
16.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述对所述有源层进行图形化，形成有源柱；在所述有源柱的底部与所述衬底之间形成所述位线的方法进一步包括：刻蚀所述有源层和所述牺牲层，形成沿第一方向延伸的有源线；形成填充各有源线之间间距的第一隔离层；对所述有源线进行图形化，形成若干有源柱及若干开口，所述开口暴露出所述牺牲层；利用所述开口去除所述牺牲层，在所述有源柱底部与所述衬底之间形成间隙；在所述间隙内填充导电材料，形成沿第一方向延伸的所述位线。
17.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述对所述有源层进行图形化，形成有源柱；在所述有源柱的底部与所述衬底之间形成所述位线的方法进一步包括：刻蚀所述有源层和所述牺牲层，形成沿第一方向延伸的有源线；形成填充各有源线之间间距的第一隔离层；对所述第一隔离层进行图形化，在所述第一隔离层内形成若干开口，所述开口暴露出所述牺牲层；利用所述开口去除所述牺牲层，在所述有源线底部与所述衬底之间形成间隙；在所述间隙内填充导电材料，形成沿第一方向延伸的所述位线；对所述有源线进行图形化，形成沿第一方向和第二方向阵列排布的有源柱。
18.根据权利要求16或17所述的半导体结构的形成方法，其特征在于，还包括：在所述有源线端部形成开口；在所述开口内填充导电材料，形成位线连接线，所述位线连接线底部与所述位线连接。
19.根据权利要求18所述的半导体结构的形成方法，其特征在于，在同一工艺步骤中形成所述位线连接线和所述位线。
20.根据权利要求16或17所述的半导体结构的形成方法，其特征在于，还包括：回刻蚀所述第一隔离层，暴露出部分高度的有源柱；在回刻蚀后的暴露的有源柱上依次形成栅介质层以及栅电极层；对所述栅介质层和所述栅电极层进行图形化，形成环绕所述有源柱的沟道区的栅极结构，并暴露出所述有源柱的顶部区域。
21.一种存储器，其特征在于，包括：
如权利要求1至9中任一项所述的半导体结构；
位于所述竖直型晶体管上方的存储单元，所述存储单元电连接至所述竖直型晶体管的顶部。
22.根据权利要求21所述的存储器，其特征在于，所述存储单元包括电容存储单元、磁性存储单元、铁电存储单元、相变存储单元或者电阻存储单元中的任一种。
23.一种存储器的形成方法，其特征在于，包括：
提供如权利要求1至9中任一项所述的半导体结构；
在所述竖直型晶体管上方形成存储单元，所述存储单元电连接至所述竖直型晶体管的顶部。
24.根据权利要求23所述的存储器的形成方法，其特征在于，所述存储单元包括电容存储单元、磁性存储单元、铁电存储单元、相变存储单元或者电阻存储单元中的任一种。
CN202010343497.2A 2020-04-27 2020-04-27 半导体结构及其形成方法、存储器及其形成方法 Pending CN113644062A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202010343497.2A CN113644062A (zh) 2020-04-27 2020-04-27 半导体结构及其形成方法、存储器及其形成方法
PCT/CN2020/128131 WO2021218112A1 (zh) 2020-04-27 2020-11-11 半导体结构及其形成方法、存储器及其形成方法
US17/430,184 US12101927B2 (en) 2020-04-27 2020-11-11 Semiconductor structure and method of forming the same, memory and method of forming the same
EP20934120.5A EP4145511A4 (en) 2020-04-27 2020-11-11 SEMICONDUCTOR STRUCTURE AND ITS FORMATION METHOD, MEMORY AND ITS FORMATION METHOD

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010343497.2A CN113644062A (zh) 2020-04-27 2020-04-27 半导体结构及其形成方法、存储器及其形成方法

Publications (1)

Publication Number Publication Date
CN113644062A true CN113644062A (zh) 2021-11-12

Family

ID=78331716

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010343497.2A Pending CN113644062A (zh) 2020-04-27 2020-04-27 半导体结构及其形成方法、存储器及其形成方法

Country Status (4)

Country Link
US (1) US12101927B2 (zh)
EP (1) EP4145511A4 (zh)
CN (1) CN113644062A (zh)
WO (1) WO2021218112A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024016584A1 (zh) * 2022-07-22 2024-01-25 北京超弦存储器研究院 存储器及其制备方法、电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101026486B1 (ko) 2008-10-22 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101154006B1 (ko) 2010-11-08 2012-06-07 에스케이하이닉스 주식회사 매몰 정션을 포함하는 수직형 트랜지스터 및 형성 방법
US20130193400A1 (en) * 2012-01-27 2013-08-01 Micron Technology, Inc. Memory Cell Structures and Memory Arrays
CN110383476B (zh) 2017-03-31 2024-06-11 英特尔公司 垂直1t-1c dram阵列
US10134739B1 (en) 2017-07-27 2018-11-20 Globalfoundries Inc. Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array
CN109461738B (zh) 2017-09-06 2021-03-26 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109461756B (zh) 2017-09-06 2021-05-14 中国科学院微电子研究所 Mram及其制造方法及包括mram的电子设备
CN109285838B (zh) 2018-08-28 2023-05-02 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109285836B (zh) * 2018-08-28 2023-10-10 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN110896074A (zh) 2018-09-12 2020-03-20 长鑫存储技术有限公司 集成电路存储器及其制造方法
CN211719592U (zh) 2020-04-27 2020-10-20 长鑫存储技术有限公司 半导体结构和存储器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024016584A1 (zh) * 2022-07-22 2024-01-25 北京超弦存储器研究院 存储器及其制备方法、电子设备

Also Published As

Publication number Publication date
EP4145511A4 (en) 2023-11-01
US20220310625A1 (en) 2022-09-29
US12101927B2 (en) 2024-09-24
WO2021218112A1 (zh) 2021-11-04
EP4145511A1 (en) 2023-03-08

Similar Documents

Publication Publication Date Title
CN211719592U (zh) 半导体结构和存储器
US10103169B1 (en) Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process
CN113644061B (zh) 半导体结构及其形成方法、存储器及其形成方法
CN113644066B (zh) 半导体结构及其形成方法、存储器及其形成方法
CN113644064B (zh) 半导体结构及其形成方法、存储器及其形成方法
WO2021218607A1 (zh) 半导体结构及其形成方法、存储器及其形成方法
US20220328519A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
WO2021218112A1 (zh) 半导体结构及其形成方法、存储器及其形成方法
US12075612B2 (en) Semiconductor structure and method for forming the same, and memory and method for forming the same
US11856764B2 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN113937105A (zh) 包括存储器单元串的存储器阵列及用于形成存储器阵列的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination