CN110896074A - 集成电路存储器及其制造方法 - Google Patents

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Abstract

本发明提供一种集成电路存储器及其制造方法，其位线沿第一方向延伸并掩埋在衬底内，其字线沿第二方向延伸并形成在位线上方的半导体柱中，字线侧壁上方第二掺杂层和字线侧壁下方第一掺杂层可以用作晶体管的源/漏区，由此基于一个半导体柱可形成两个具有垂直沟道的晶体管，相对于平面晶体管，在占用相同衬底表面积前提下，可以通过增大所述半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且，由于位线位于形成的晶体管底部，无需直接从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下能减小器件面积，进而在较小面积内制备更多的存储单元，提高存储密度和集成度。

Description

集成电路存储器及其制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种集成电路存储器及其制造方法。
背景技术
动态随机存储器(英文：Dynamic RandomAccess Memory，简称：DRAM)是一种常见的半导体储存器件，它具有容量大、集成度高、价格便宜等特点，被广泛地应用于各种消费电子类产品，如电脑、手机、数码相机、机顶盒、PSP等。DRAM由多个存储单元(cell)构成，DRAM芯片面积减小主要依靠DRAM存储单元的面积减小，存储单元布局在决定芯片尺寸上起着重要作用。而目前DRAM的存储单元布局方式主要是6F2，如图1所示，即一个存储单元(cell)10的面积为6F2，其中F为“特征尺寸”，且其有源区101/浅沟槽隔离(Shallow trenchisolation，STI)结构102是不与位线(BL)103平行，呈一定的倾斜角度(slanted angle)。然而，随着对DRAM更高存储密度和更小芯片面积的需求，6F2单元布局方式已经不能满足更高集成度的DRAM的制造要求。需要一种新的DRAM存储单元布局方式以及制造工艺，能够进一步缩小单一存储单元的面积，在较小面积内制备更多的存储单元，提高DRAM存储密度和集成度。
发明内容
本发明的目的在于提供一种集成电路存储器及其制造方法，能够在较小面积内制备更多的存储单元，提高存储密度和集成度。
为了实现上述目的，本发明提供一种集成电路存储器，包括：
衬底，所述衬底中掩埋有沿第一方向延伸的第一掺杂层，所述衬底中还形成有多条沿第一方向延伸的第一沟槽和多条沿第二方向延伸的第二沟槽，所述第一沟槽的底表面不高于所述第一掺杂层的底表面，以利用所述第一沟槽截断所述第一掺杂层并使被截断的所述第一掺杂层构成多条相互分隔的位线，所述第二沟槽的底部延伸至所述第一掺杂层并与所述第一沟槽相交，以界定出多个呈阵列排布的半导体柱，所述半导体柱位于所述位线上，并且所述半导体柱中具有沿所述第二方向延伸的字线沟槽；
隔离结构，填充于所述第一沟槽和所述第二沟槽中；以及
字线，填充于所述半导体柱的所述字线沟槽中。
可选地，所述衬底包括自下而上层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层和所述第二掺杂层为导电类型相同的离子掺杂层，所述沟道层的导电类型与所述第一掺杂层和所述第二掺杂层相反；其中，所述第一沟槽依次贯穿所述第二掺杂层、所沟道层和所述第一掺杂层，以及所述第二沟槽依次贯穿所述第二掺杂层和所述沟道层。
可选地，所述的集成电路存储器还包括形成于所述字线沟槽的内表面上的栅介质层，所述字线通过所述栅介质层分别与所述位线以及所述半导体柱隔离。
可选地，所述字线的顶表面低于所半导体柱的顶表面，所述集成电路存储器还包括栅极绝缘层，所述栅极绝缘层位于所述字线上方并填满所述字线沟槽。
可选地，所述的集成电路存储器还包括存储元件，所述存储元件形成于所述半导体柱和所述字线上方。
可选地，所述存储元件为电容器、电阻或二极管。
可选地，所述半导体柱在衬底上的单元配置尺寸为4F2，其中F为所述集成电路存储器中的特征尺寸。
可选地，所述第一方向和所述第二方向正交。
本发明还提供一种集成电路存储器的制造方法，包括：
提供衬底，所述衬底中形成有掩埋在内的第一掺杂层；
分别沿第一方向和第二方向刻蚀所述衬底，以形成多条沿第一方向延伸的第一沟槽和多条沿第二方向延伸的第二沟槽，所述第一沟槽的底表面不高于所述第一掺杂层的底表面，以利用所述第一沟槽截断所述第一掺杂层并使被截断的所述第一掺杂层构成多条相互分隔的位线限定出沿所述第一方向延伸的位线，所述第二沟槽的底部延伸至所述第一掺杂层并与所述第一沟槽相交，以界定出多个呈阵列排布的半导体柱；
填充隔离结构于所述第一沟槽和所述第二沟槽中；
沿所述第二方向刻蚀所述半导体柱，刻蚀停止在所述位线上，以形成字线沟槽；以及，
填充字线于所述字线沟槽中。
可选地，所述衬底包括自下而上依次层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层、所述沟道层以及所述第二掺杂层的形成方法包括：对所述衬底的表层下方的一段高度内的部分进行离子注入，以形成掩埋在内的所述第一掺杂层；以及，
对所述衬底表层进行离子注入，以形成依次层叠在所述第一掺杂层上的沟道层以及第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层相同，所述沟道层的导电类型与所述第一掺杂层相反。
可选地，所述衬底包括自下而上依次层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层、所述沟道层以及所述第二掺杂层的形成方法包括：提供基底，并采用外延生长工艺和原位掺杂工艺在所述基底上外延生长第一掺杂层；以及，
采用外延生长工艺在所述第一掺杂层的表面上依次形成沟道层以及第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层相同，所述沟道层的导电类型与所述第一掺杂层相反。
可选地，所述衬底包括自下而上依次层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层、所述沟道层以及所述第二掺杂层的形成方法包括：提供基底，对所述基底的表层下方的一段高度内的部分进行离子注入，以形成掩埋在内的所述第一掺杂层以及位于所述表层的沟道层；以及，
采用外延生长工艺在所述沟道层的表面上形成第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层相同。
可选地，所述的集成电路存储器的制造方法，在形成所述字线之后，还包括：对所述衬底表层进行离子注入，以形成依次层叠在所述第一掺杂层上的沟道层以及第二掺杂层。
可选地，在所述字线填充于所述字线沟槽之前，先形成在所述字线沟槽的内表面上的栅介质层，所述字线通过所述栅介质层与所述位线以及所述半导体柱分别隔离。
可选地，形成的所述字线的顶表面低于所述衬底的顶表面，所述制造方法在形成所述字线之后，还包括：填充栅极绝缘层于所述字线沟槽中，所述栅极绝缘层位于所述字线上方并填满所述字线沟槽。
可选地，在形成所述字线之后，还包括形成存储元件于所述字线和所述半导体柱上。
可选地，所述存储元件为电容器、电阻或二极管。
可选地，所述第一方向和所述第二方向正交，且所述半导体柱在衬底上的单元配置尺寸为4F2，其中F为所述集成电路存储器中的特征尺寸。
与现有技术相比，本发明的集成电路存储器及其制造方法，其位线沿第一方向延伸并掩埋在衬底内，其字线沿第二方向延伸并形成在位线上方的半导体柱中，字线侧壁上方的半导体柱部分的顶部和字线侧壁下方的半导体柱部分可以用作晶体管的源/漏区，由此基于一个半导体柱可形成两个具有垂直沟道的晶体管，相对于平面晶体管，在占用相同衬底表面积前提下，可以通过增大所述半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且，由于位线通过第一掺杂层实现，无线金属沉积、刻蚀等互连金属线的制造过程，制造工艺简单，且位线位于形成的晶体管底部，无需直接从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下能减小器件面积，进而在较小面积内制备更多的存储单元，提高存储密度和集成度。此外，电容器、电阻、二极管等存储元件对应地形成在每个半导体柱上，即一个存储元件可以受控于所述半导体柱对应的两个晶体管，有利于实现更高的存储性能。
附图说明
图1是现有的一种集成电路存储器的俯视结构示意图(具有单元面积为6F2的密堆积存储阵列)。
图2A是本发明具体实施例的集成电路存储器的俯视结构示意图(具有单元面积为4F2的密堆积存储阵列)。
图2B是本发明具体实施例的集成电路存储器沿图2A中的XX’线的剖面结构示意图(具有单元面积为4F2的密堆积存储阵列)。
图3是本发明具体实施例的集成电路存储器的制造方法流程图。
图4是本发明具体实施例的集成电路存储器的制造方法中执行步骤S1时的剖面结构示意图。
图5A是本发明具体实施例的集成电路存储器的制造方法中执行步骤S2刻蚀形成第一沟槽时的俯视结构示意图。
图5B是沿图5A中的YY’线的剖视结构示意图。
图6A是本发明具体实施例的集成电路存储器的制造方法中执行步骤S2刻蚀形成第二沟槽时的俯视结构示意图。
图6B是沿图6A中的XX’线的剖视结构示意图。
图7A是本发明具体实施例的集成电路存储器的制造方法中执行步骤S3时的俯视结构示意图。
图7B是沿图7A中的XX’线的剖视结构示意图。
图8A是本发明具体实施例的集成电路存储器的制造方法中执行步骤S4和S5时的俯视结构示意图。
图8B是沿图8A中的XX’线的剖视结构示意图。
其中，附图标记如下：
100-衬底；
1001-基底部分；
1002-第一掺杂层；
1002a-位线；
1003-沟道层；
1004-第二掺杂层；
101-半导体柱；
1011-第一沟槽；
1012-第二沟槽；
1013-字线沟槽；
102-隔离结构；
103-栅介质层；
104-字线；
105-栅极绝缘层；
106-存储元件；
107-层间介质层。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的技术方案作详细的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。此外，由于受工艺的限制，本文中“第一方向和第二方向相互正交”允许有一定的角度偏差，所述角度偏差例如为5°，也就是说，当允许的角度偏差例如为5°时，本文中第一方向和第二方向相交的角度在85°～95°以内，均属于本文中“第一方向和第二方向相互正交”的限定范围。
图2A是本发明具体实施例的集成电路存储器的俯视结构示意图(具有单元面积为4F2的密堆积存储阵列)；图2B是本发明具体实施例的集成电路存储器沿图2A中的XX’线的剖面结构示意图(具有单元面积为4F2的密堆积存储阵列)。
请参考图2A和图2B，本发明提供一种集成电路存储器，包括衬底100、隔离结构102以及掩埋在所述衬底100中的位线1002和字线104。
所述衬底100可以是的材质可以是本领域技术人员熟知任意合适材料，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述衬底100中形成有掩埋在内的第一掺杂层1002以及多条沿第一方向延伸的第一沟槽1011和多条沿第二方向延伸的第二沟槽1012。其中，第一方向和第二方向相互正交，所述第一沟槽1011的底表面不高于所述第一掺杂层1002的底表面，以利用所述第一沟槽1011截断所述第一掺杂层1002并使被截断的所述第一掺杂层1002构成多条相互分隔的位线1002a，也就是说，两条相邻的所述第一沟槽1011所限定出的第一掺杂层1002沿第一方向延伸，即是集成电路存储器的位线(BL)1002a，位线(BL)1002a同时还用作晶体管的漏区(或源区)。所述第二沟槽1012的底部延伸至所述第一掺杂层1002并与所述第一沟槽1011相交，即所述第一沟槽1011和所述第二沟槽1012在所述第二沟槽1012的侧壁上连通，以限定出位于所述位线1002a上的多个呈阵列排布的半导体柱101。所述半导体柱101用于形成两个具有垂直沟道的晶体管。所述第一沟槽1011和所述第二沟槽1012可以为U型沟槽或上宽下窄的梯形沟槽。第一掺杂层1002可以通过离子注入工艺形成。
所述半导体柱101包括自下而上依次层叠的沟道层1003以及第二掺杂层1004，第二掺杂层1004可以采用离子注入工艺形成，所述第二掺杂层1004和所述第一掺杂层1002的导电类型相同，所述沟道层1003的导电类型与所述第一掺杂层1002和所述第二掺杂层1004相反。当用于制作NMOS时，衬底100可以是P型衬底材料，所述第一掺杂层1002和所述第二掺杂层1004均为N型离子掺杂层，其中掺杂的N型离子包括磷(P)离子、砷(As)离子、锑(Sb)离子等中的一种或多种组合，沟道层1003为P型衬底材料；当用于制作PMOS时，衬底100可以是N型衬底材料，所述第一掺杂层1002和所述第二掺杂层1004均为P型离子掺杂层，其中掺杂的P型离子包括硼(B)离子、氟化硼(BF2+)离子、镓(Ga)离子、铟(In)离子等中的一种或多种组合，沟道层1003为N型衬底材料。，其中，所述第一沟槽1011依次贯穿所述第二掺杂层1004、所沟道层1003和所述第一掺杂层1002，以及所述第二沟槽1012依次贯穿所述第二掺杂层1004和所述沟道层1003，即所述第一沟槽1011暴露出所述半导体柱101沿第一方向延伸的侧壁，所述第二沟槽1012暴露出所述半导体柱101沿第二方向延伸的侧壁。所述半导体柱101中还具有沿所述第二方向延伸的字线沟槽1013，字线沟槽1013的底表面暴露出所述第一掺杂层1002的顶表面，且暴露出的所述第一掺杂层1002部分(暴露出的位线1002a的部分)可以用作晶体管的漏区，字线沟槽1013两侧的第二掺杂层1004可以用作晶体管的源区，字线沟槽1013两侧的沟道层用作晶体管的沟道区，也就是说基于一个半导体柱101可以形成两个具有垂直沟道的晶体管。此外，所述字线沟槽1013可以为直立的矩形沟槽、U型沟槽或上宽下窄的梯形沟槽，且所述字线沟槽1013和所述第二沟槽1012在所述第二沟槽1012的侧壁上连通，以用于集成存储器的字线104的形成。
隔离结构102填充于所述第一沟槽1011和所述第二沟槽1012中，用于实现相邻存储单元10之间的隔离。所述隔离结构102可以采用浅沟槽隔离技术形成，包括覆盖在所述第一沟槽1011和所述第二沟槽1012的线氧化层以及填满所述第一沟槽1011和所述第二沟槽1012的致密二氧化硅。所述隔离结构102的顶表面可以与所述第二掺杂层1004的顶表面齐平，也可以略高于所述第二掺杂层1004的顶表面，还可以略低于所述第二掺杂层1004的顶表面。
字线104填充于所述字线沟槽1013中，并延伸到第一沟槽1011中的隔离结构102上，且通过形成于所述字线沟槽1013的内表面上的栅介质层103分别与所述位线1002a以及所述半导体柱101隔离。所述栅介质层103可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺形成，字线104可以采用物理气相沉积或化学气相沉积形成，字线104可以是多晶硅，也可以是金属栅极材料，当字线104的材质为多晶硅栅时，所述栅介质层103的材质可以为二氧化硅；当字线104为金属栅极材料时，所述栅介质层103的材质可以为介电常数K大于7的高K介质。且当所述字线104为金属栅极材料时，所述字线104包括依次层叠在栅介质层103的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)。
所述字线104的顶表面低于所述第二掺杂层1004的顶表面，所述集成电路存储器还包括栅极绝缘层105，所述栅极绝缘层105位于所述字线104上方并填满所述字线沟槽1013，以将所述字线104掩埋在内，实现字线104上方的电子元件的电隔离。所述栅极绝缘层105可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺形成，所述栅极绝缘层105的材料包括但不限于氧化硅、氮化硅和氮氧化硅。所述栅极绝缘层105的顶表面暴露出所述第二掺杂层1004的顶表面。
所述的集成电路存储器还包括形成于每个所述半导体柱101上的存储元件106，所述存储元件106与半导体柱101对应的两个晶体管的耦接。所述存储元件106与所述半导体柱101对应的两个垂直沟道的晶体管组成一个存储单元10，存储单元10在衬底100上的配置面积(也可以说是占用面积)例如为4F2，F为集成电路存储器中的特征尺寸，其中，位线1002a及其一侧的第一沟槽1011沿第二方向延伸的宽度之和(即位线1002a和第一沟槽1011线宽之和)等于2F，即F等于位线1002a和第一沟槽1011线宽之和的一半。另外，字线104的线宽和字线之间的间距之和为2F，字线104的线宽小于F，例如可以是0.4F～0.5F。所述存储元件106例如为电容器、电阻或二极管，可以受控于下部的两个晶体管来实现数据的存储。
本发明的集成电路存储器，其位线沿第一方向延伸并掩埋在衬底内，其字线沿第二方向延伸并形成在位线上方的半导体柱中，字线侧壁上方的半导体柱部分的顶部和字线侧壁下方的半导体柱部分可以用作晶体管的源/漏区，由此基于一个半导体柱可形成两个具有垂直沟道的晶体管，相对于平面晶体管，在占用相同衬底表面积前提下，可以通过增大所述半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且，由于位线位于形成的晶体管底部，无需直接从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下能减小器件面积，进而在较小面积内制备更多的存储单元，提高存储密度和集成度，本发明的集成电路存储器可以实现单元面积为4F2的密堆积存储阵列。
本发明的集成电路存储器能够满足更高存储密度的动态随机存储器等集成电路存储器的需求。下面结合图3、图4、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B，来详细说明本发明的集成电路存储器的制造方法。其中的第一方向即位线方向，第二方向即字线方向。
请参考图3，本发明一实施例提供一种上述的集成电路存储器的制造方法，包括：
S1，提供衬底，所述衬底形成有依次层叠的第一掺杂层、沟道层和第二掺杂层；
S2，分别沿第一方向和第二方向刻蚀所述衬底，以形成多条沿第一方向延伸的第一沟槽和多条沿第二方向延伸的第二沟槽，所述第一沟槽的底表面不高于所述第一掺杂层的底表面，以利用所述第一沟槽截断所述第一掺杂层并使被截断的所述第一掺杂层构成多条相互分隔的位线限定出沿所述第一方向延伸的位线，所述第二沟槽的底部延伸至所述第一掺杂层并与所述第一沟槽相交，以界定出多个呈阵列排布的半导体柱；
S3，填充隔离结构于所述第一沟槽和所述第二沟槽中；
S4，沿所述第二方向刻蚀所述半导体柱，刻蚀停止在所述位线上，以形成字线沟槽；
S5，填充字线于所述字线沟槽中；
S6，形成存储元件于所述字线和所述半导体柱上。
图4为本发明一实施例中的半导体器件的制备方法在执行步骤S1时沿图2A中的XX’线的剖面结构示意图。
请参考图4，在步骤S1中，首先，提供一表面平坦的衬底100，衬底100为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆。所述衬底100例如绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。然后，当提供的所述衬底100的厚度足够时，可以采用两种不同深度的离子注入工艺来在衬底100中形成第一掺杂层1002、沟道层1003以及第二掺杂层1004，例如，先采用高注入能量的离子注入工艺向衬底100的某段高度内的深层进行垂直离子注入，以形成被衬底100表层掩埋在内的第一掺杂层1002，再采用低注入能量的离子注入工艺向衬底100的表层进行垂直离子注入，以形成第二掺杂层1004，且使得第二掺杂层1004的下表面和第一掺杂层1002的上表面之间有一段高度，从而形成沟道层1003。
本实施例中的沟道层1003是因第二掺杂层1004的形成而自然形成的，在本发明的其他实施例中，也可以采用中等注入能量的反型离子注入工艺向第一掺杂层1002上方的衬底100的部分深度区域中注入反型离子，以形成沟道层1003，之后再采用低注入能量的离子注入工艺向衬底100的表层进行垂直离子注入，以形成第二掺杂层1004。
其中第一掺杂层1002和第二掺杂层1004的导电类型相同，用作后续形成的晶体管的源漏区，沟道层1003的导电类型与第一掺杂层1002和第二掺杂层1004相反，用作后续形成的晶体管的沟道区，第一掺杂层1002还将用作连接在第一方向上排列成一条直线的多个晶体管的位线1002a。因此，根据所需要的不同导电类型的晶体管，所述第一掺杂层1002和第二掺杂层1004中需要掺杂相应导电类型的离子。例如所需的晶体管为N型晶体管时，则所述衬底100的位于第一掺杂层1002下方的基底部分1001为P型(可以是P阱或P型衬底材料)，所述第一掺杂层1002和第二掺杂层1004中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；当所需的晶体管为P型晶体管时，则所述衬底100的位于第一掺杂层1002下方的基底部分1001为N型(可以是N阱或N型衬底材料)，所述第一掺杂层1002和第二掺杂层1004中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF2+)离子、镓(Ga)离子、铟(In)离子。
本实施例中，衬底100的厚度足以满足第一掺杂层1002、沟道层1003以及第二掺杂层1004的叠加厚度，因此可以采用离子注入的方式形成第一掺杂层1002、沟道层1003以及第二掺杂层1004，但是本发明的技术方案并不仅仅限定于此。在本发明的其他实施例中，当衬底100的厚度不足以满足第一掺杂层1002、沟道层1003以及第二掺杂层1004的叠加厚度时，可以采用外延生长结合原位掺杂的工艺来形成第一掺杂层1002、沟道层1003以及第二掺杂层1004中相应层。
例如，当提供的基底1001仅仅是位于第一掺杂层1002下方的部分时，则可以先通过外延生长工艺并结合原位掺杂工艺来在基底1001上生长出足够厚的第一掺杂层1002，然后可以采用外延生长(可以进一步结合与第一掺杂层1002反型的原位掺杂)工艺在第一掺杂层1002上长出足够厚的沟道层1003，接着，通过外延生长工艺并结合与第一掺杂层1002导电类型相同的原位掺杂工艺来在沟道层1003上生长出足够厚的第二掺杂层1004.由此形成具有基底1001、第一掺杂层1002、沟道层1003、第二掺杂层1004的衬底100。
再例如，当提供的基底1001的厚度是第一掺杂层1002及其下方的衬底部分的层叠厚度时，则可以先通过低注入能量的离子注入工艺向基底1001的表层进行离子掺杂，以形成足够厚的第一掺杂层1002，然后，可以采用外延生长(可以进一步结合与第一掺杂层1002反型的原位掺杂)工艺在第一掺杂层1002上长出足够厚的沟道层1003，接着，通过外延生长工艺并结合与第一掺杂层1002导电类型相同的原位掺杂工艺来在沟道层1003上生长出足够后的第二掺杂层1004；或者，可以采用外延生长工艺在第一掺杂层1002上长出足够厚(即沟道层1003和第二掺杂层1004的层叠厚度)的外延层，然后采用低注入能量的离子注入工艺对所述外延层的表层进行离子掺杂，以形成第二掺杂层1004以及沟道层1003。由此形成具有位于第一掺杂层1002下方的基底1001部分、第一掺杂层1002、沟道层1003、第二掺杂层1004的衬底100。
再例如，当提供的基底1001的厚度是位于第一掺杂层1002下方的部分、第一掺杂层1002和沟道层1003的层叠厚度时，则可以先通过中等注入能量的离子注入工艺向基底1001的深层进行离子掺杂，以形成位于基底1001表层的沟道层1003以及被沟道层1003掩埋在内的第一掺杂层1002，然后，可以采用外延生长结合与第一掺杂层1002导电类型相同的原位掺杂工艺在沟道层100上生长出足够后的第二掺杂层1004。由此形成具有位于第一掺杂层1002下方的基底1001部分、第一掺杂层1002、沟道层1003、第二掺杂层1004的衬底100。
图5A和6A为本发明一实施例中的半导体器件的制备方法在执行步骤S2时沿图2A中的XX’线的剖面结构示意图；图5B是沿图5A中的YY’线的剖面结构示意图；图6B是沿图6A中的XX’线的剖面结构示意图。
请参考图5A～5B以及图6A～6B，在步骤S2中，分别沿第一方向和第二方向刻蚀所述衬底100，以在所述衬底100中形成多条沿第一方向延伸的第一沟槽1011和多条沿第二方向延伸的第二沟槽1012，第一沟槽1011的深度大于第二沟槽1012的深度，以使得相邻两条第一沟槽1011之间限定出位线1002，相邻两条第二沟槽1012和相邻两条第一沟槽1011之间限定出半导体柱101，具体过程如下：
步骤一、请参考图5A～5B，在所述衬底100上形成用于定义出多条沿第一方向延伸呈并排布置的线形的第一沟槽1011的第一硬掩模图案(未图示)，使得所述第一硬掩模图案可以覆盖保护位线1002a对应的衬底100区域而暴露出第一沟槽1011对应的衬底100区域，所述第一硬掩模图案可以是具有氧化物层(未图示)和氮化物层(未图示)的层叠结构。更具体地，可以先采用沉积工艺等在衬底100上顺序地形成所述氧化物层和所述氮化物层；进一步可以用光致抗蚀剂(未图示)涂覆氮化物层的表面，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案(未示出)，光致抗蚀剂图案可以暴露出衬底100上要形成第一沟槽1011的区域，且暴露的部分可以具有并排布置的线形，例如暴露的部分可以彼此平行；然后，可以通过利用所述光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层和氧化物层，以形成第一硬掩模图案。之后，去除所述光致抗蚀剂图案。
步骤二、请继续参考图5A～5B，通过利用所述第一硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀衬底100，刻蚀深度不小于第一掺杂层1002的底表面所在的深度，例如刻蚀停止在第一掺杂层1002下方的基底部分1001中，以形成多条沿第一方向延伸的第一沟槽1011，两条相邻的第一沟槽1011之间的第一掺杂层1002即用作存储器的位线1002a，即所述第一沟槽1011暴露出所述位线1002a沿第一方向延伸的侧壁，第一沟槽1011的底表面低于所述第一掺杂层1002的底表面。
步骤三、请参考图6A～6B，可以在整个结构之上形成牺牲层(未图示)以填满所述第一沟槽1011，所述牺牲层的材质不同于衬底100，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等；随后，可以采用化学机械平坦化工艺去除第一硬掩模图案及其上方的牺牲层，以为后续工艺提供平坦的工艺表面。
步骤四、请继续参考图6A～6B，可以在剩余的牺牲层和衬底100上形成第二硬掩模图案(未图示)。第二硬掩模图案用于定义出多条沿第二方向延伸呈并排布置的线形的第二沟槽1012，使得所述第二硬掩模图案可以暴露出第二沟槽1012对应的衬底100和牺牲层区域而覆盖保护其他的区域，例如暴露的部分可以彼此平行，第二硬掩模图案可以是光致抗蚀剂图案，通过光致抗蚀剂涂覆、曝光和显影形成。在本发明的其他实施例中，第二硬掩模图案的形成工艺还可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。
步骤五、请继续参考图6A～6B，通过利用所述第二硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀衬底100以及暴露出的牺牲层，刻蚀停止在第一掺杂层1002的顶表面上，以形成多条沿第二方向延伸的第二沟槽1012，所述第二沟槽1012沿着第二方向的端部延伸至所述第一沟槽1011，以使所述第二沟槽1012和所述第一沟槽1011在所述第一沟槽1011的侧壁上连通，并且所述第二沟槽1012的底表面即是第一掺杂层1002的顶表面，即本步骤实质上是将相邻两条第一沟槽1011之间的半导体柱进行切割，以定义出各个用于制作垂直沟道晶体管的区域。
步骤六、请继续参考图6A～6B，可以去除第一硬掩模图案、第二硬掩模图案以及剩余的牺牲层，以暴露出衬底100的表面。去除牺牲层的工艺可以是湿法腐蚀工艺，去除第二硬掩模图案的工艺可以是化学机械平坦化工艺或湿法腐蚀工艺或氧等离子体灰化工艺。此时第一硬掩模图案暂时保留，用于在后续工艺中保护第二掺杂层1004。
需要说明的是，上述步骤中先形成第一沟槽1011，再形成第二沟槽1012，但本发明的技术方案并不仅仅限定于此，也可以先形成第二沟槽1012，再形成第一沟槽1011，具体方法与上述类似，在此不再赘述。由此限定出的半导体柱101在衬底100上的单元配置尺寸可以是为4F2，其中F为集成电路存储器中的线宽特征尺寸，以用于制作具有单元面积为4F2的密堆积存储阵列。
图6A为本发明一实施例中的半导体器件的制备方法在执行步骤S3时的俯视结构示意图，图6B为在执行步骤S3过程中沿图6A中的XX’线的剖面结构示意图。
请参考图6A、图6B，在步骤S3中，填充隔离结构102于第一沟槽1011和第二沟槽1012中，具体包括以下过程：
首先，可以通过热氧化工艺或原子层沉积工艺等在第一沟槽1011和第二沟槽1012的侧壁和底面上形成一层衬氧化层(未图示)，其厚度介于5nm～35nm，以提高后续填充的介电材料层(未图示)的粘附性以及隔离性能；然后，可以通过高密度等离子体沉积(HDP CVD)工艺向第一沟槽1011和第二沟槽1012中填入介电材料层(未图示)，优选地，所述介电材料层的介电常数K值小于3，例如为氧化硅，氮氧化硅等，以期实现更高隔离性能的隔离结构，防止漏电以及减轻电耦合效应，所述介电材料层的沉积厚度足以填满第一沟槽1011和第二沟槽1012，并高出步骤S2中保留的第一硬掩模图案上方一定厚度。
接着，致密化处理所述介电材料层，例如进行氮离子、碳离子等离子注入并进行退火时间小于60s的快速退火或退火温度大于500℃(例如900℃、1050℃等)的高温退火，以消除所述介电材料层中的填充缺陷，使其变得更加致密，抑制有源区中的离子向最终形成的浅沟槽隔离结构中扩散迁移，从而减少了有源区与浅沟槽隔离结构之间产生的漏电流，实现更高隔离性能的隔离结构。在本发明的其他实施例中，也可以仅仅采用高温退火工艺来致密化处理所述介电材料层。
然后，采用化学机械抛光(CMP)工艺平坦化所述介电材料层的顶表面至步骤S2中保留的第一硬掩模图案的顶表面，以为后续工艺提供平坦的操作平台。在本发明的其他实施例中，采用化学机械抛光(CMP)工艺平坦化所述介电材料层的顶表面时，可以进行一定的过研磨抛光，以减薄所述第二掺杂层1004上方的所述第一硬掩模图案和所述介电材料层的厚度，使其达到最终形成的隔离结构102的高度要求。步骤S2中保留的第一硬掩模图案继续保留，以在后续工艺中保护半导体柱101的相应部分。此外，还以对隔离结构102进行一定的回刻蚀，以使其顶表面低于所述第一硬掩模图案的顶表面且高于第二掺杂层1004的顶表面。
图7A为本发明一实施例中的半导体器件的制备方法在执行步骤S4时的俯视结构示意图，图7B为在执行步骤S4过程中沿图7A中的XX’线的剖面结构示意图。
请参考图7A、图7B，在步骤S4中，首先，可以在所述步骤S2中保留的第一硬掩模图案和隔离结构102上形成用于定义出位于半导体柱101中且沿第二方向延伸呈并排布置的线形的字线沟槽1013的第三硬掩模图案(未图示)，使得所述第三硬掩模图案可以覆盖保护晶体管的栅极两侧的衬底100区域而暴露出字线沟槽1013对应的衬底100区域，所述第三硬掩模图案可以是光致抗蚀剂图案(未图示)，能暴露出半导体柱101上要形成字线沟槽1013的区域，且暴露的部分可以具有并排布置的线形。然后，通过利用所述第三硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀衬底100，刻蚀停止在第一掺杂层1002的顶表面，以形成穿过半导体柱101且沿第二方向延伸的字线沟槽1013。之后，可以去除步骤S2中保留的第一硬掩模图案，也可以继续保留步骤S2中保留的第一硬掩模图案。
图7A和8A为本发明一实施例中的半导体器件的制备方法在执行步骤S5时的俯视结构示意图，图7B为在执行步骤S5过程中沿图7A中的XX’线的剖面结构示意图，图8B为在执行步骤S5过程中沿图8A中的XX’线的剖面结构示意图。
请参考图7A～7B以及图8A～8B，在S5中，依次形成栅介质层103、字线104以及栅极绝缘层105于字线沟槽1013中，具体过程如下：
步骤一，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在字线沟槽1013的内表面上覆盖栅介质层103，厚度例如为3nm～30nm。当后续形成的字线104为多晶硅栅极材料时，栅介质层103的材质优选为二氧化硅；当后续形成的字线104为金属栅极材料时，栅介质层103的材质优选为高K介质(K大于7)，例如氧化铪等。
步骤二，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层103的表面上沉积用于制作字线104的栅极材料层，且沉积厚度至少要达到需要形成的字线104所需的厚度，所述用于制作字线104的栅极材料层可以是单层结构，也可以是叠层结构，且所述用于制作字线104的栅极材料层的材质可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，例如包括依次层叠在栅介质层106的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)；之后，可以通过回刻蚀工艺刻蚀去除半导体柱101、隔离结构102以及字线沟槽1013上方多余的栅极材料层，并减小栅极材料层在字线沟槽1013中的高度。如此，即可形成穿过半导体柱101并延伸到临接的隔离结构102上的字线104，并使最终所述形成的字线104的顶表面低于所述字线沟槽1013的开口顶部，从而能够形成一容置空间在所述字线沟槽1013中并位于所述字线104的上方。所述回刻蚀工艺可以是干法刻蚀工艺。
步骤三，可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在被暴露出的栅介质层103、字线104、半导体柱101以及隔离结构102的表面上沉积栅极绝缘层105，栅极绝缘层105的材料包括但不限于氧化硅、氮化硅和氮氧化硅。之后，可以进一步地通过化学机械平坦化工艺去除第二掺杂层1004上方的多余的栅极绝缘层158和栅介质层103，以形成填充在字线104上方的字线沟槽1013中的栅极绝缘层105，栅极绝缘层105能够自对准地填充在所述容置空间中，并将字线104埋设字线沟槽1013中，从而可利用所述栅极绝缘层105对所述字线104进行隔离保护。
由此，在每个半导体柱101的区域中，字线104及其底部覆盖的位线1002a部分、位于所述字线104每侧的第二掺杂层1004组成一个具有垂直沟道的晶体管，即基于一个半导体柱101可以形成两个具有垂直沟道的晶体管，这两个晶体管共栅共漏(或共源)。
图8A为本发明一实施例中的半导体器件的制备方法在执行步骤S6时的俯视结构示意图，图8B为在执行步骤S6过程中沿图8A中的XX’线的剖面结构示意图。
请参考图8A和8B，在步骤S6中，可以形成存储元件106于第二掺杂层1004、栅极绝缘层105以及隔离结构102上。所述存储元件106与半导体柱101对应的两个晶体管的耦接。所述存储元件106与所述半导体柱101对应的两个具有垂直沟道的晶体管组成一个存储单元10，存储单元10在衬底100上的配置面积(也可以说是占用面积)例如为4F2，F为集成电路存储器中的特征尺寸，其中，位线1002a及其一侧的第一沟槽1011沿第二方向延伸的宽度之和(即位线1002a和第一沟槽1011线宽之和)等于2F，即F等于位线1002a和第一沟槽1011线宽之和的一半。另外，字线104的线宽和字线之间的间距之和为2F，字线104的线宽小于F，例如可以是0.4F～0.5F。所述存储元件106例如为电容器、电阻或二极管，可以受控于下部的两个晶体管来实现数据的存储。优选地，在形成所述存储元件106之前，先采用自对准硅化工艺在第二掺杂层1004的表面上形成自对准金属硅化物，以降低接触电阻，提高器件性能。
当所述存储元件106为电容器时，其形成过程包括：首先，形成层间介质层107全面覆盖于第二掺杂层1004、、栅极绝缘层105以及隔离结构102上，层间介质层107的材质可以是二氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass，PSG)或介电常数K低于3.9的低K介质等；然后，刻蚀所述层间介质层107对应半导体柱101的区域，以形成用于形成电容器的容置孔；在所述容置孔中自下而上依次填充电容器的下电极(未图示)、电容介质(未图示)和电容器的上电极(未图示)，以形成用来储存电荷的电容器。电容器的下电极和上电极可以包含Ti、TiN、Ta、TaN、W、Cu、Au或其合金，但不限于此。当下电极是由例如铜等在电场中可能会引起离子传导的材料制成时，可以在由铜或其他这类材料制成的下电极的表面上覆盖有例如W、WN、TiN或TaN等几乎不会引起离子传导或热扩散的材料。此外，电容器的下电极可以通过形成于所述下电极和所述第二掺杂层1004之间的接触插塞或金属互连线电连接。在本发明的其他实施例中，电容器的下电极可以直接是与所述第二掺杂层1004电接触的接触插塞或者金属硅化物。当然在本发明的其他实施例中，也可以先在包含栅极绝缘层105的衬底100的全面上依次形成电容器的下电极、电容介质和上电极，并进行电容器构图刻蚀，以形成位于半导体柱101上的电容器，然后在填充层间介质层107于电容器之间的缝隙中。
当所述存储元件106为电阻时，其形成过程包括：首先，形成层间介质层107全面覆盖于第二掺杂层1004、、栅极绝缘层105以及隔离结构102上，层间介质层107的材质可以是二氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass，PSG)或介电常数K低于3.9的低K介质等；然后，刻蚀所述层间介质层107对应半导体柱101的区域，以形成用于形成电阻的容置孔；在所述容置孔中自下而上依次填充电阻的下电极(未图示)、可变电阻介质(未图示)和电阻的上电极(未图示)，以形成用来储存电荷的可变电阻。电阻的下电极和上电极可以包含Ti、TiN、Ta、TaN、W、WN、Cu、Al、Mo、Au、金属硅化物或两种以上组合，但不限于此。当下电极是由例如铜等在电场中可能会引起离子传导的材料制成时，可以在由铜或其他这类材料制成的下电极的上表面上覆盖有例如W、WN、TiN或TaN等几乎不会引起离子传导或热扩散的材料。可变电阻介质可以是金属氧化物，例如HfO、ZrO、CuO、AlO、TiO、TaO、WO、MnO、NiO、ZnO、SiO、CoO、YO、MgO、FeO、PCMO、STO或SZO或者其中的两种以上的组合。此外，电阻的下电极可以通过形成于所述下电极和所述第二掺杂层1004之间的接触插塞或金属互连线电连接。在本发明的其他实施例中，电阻的下电极可以直接是与所述第二掺杂层1004电接触的接触插塞或者金属硅化物。当然在本发明的其他实施例中，也可以先在包含栅极绝缘层105的衬底100的全面上依次形成电阻的下电极、可变电阻介质和上电极，并进行电阻构图刻蚀，以形成位于半导体柱101上的电阻，然后在填充层间介质层107于电阻之间的缝隙中。
当所述存储元件106为二极管时，其形成过程包括：首先，形成层间介质层107全面覆盖于第二掺杂层1004、、栅极绝缘层105以及隔离结构102上，层间介质层107的材质可以是二氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass，PSG)或介电常数K低于3.9的低K介质等；然后，刻蚀所述层间介质层107对应半导体柱101的区域，以形成用于形成二极管的容置孔；在所述容置孔中自下而上依次填充二极管的下电极(未图示)、PN结(未图示)和上电极(未图示)，以形成用来储存电荷的二极管。二极管的下电极和上电极可以包含Ti、TiN、Ta、TaN、W、WN、Cu、Al、Mo、Au、金属硅化物或两种以上组合，但不限于此。当下电极和上电极是由例如铜等在电场中可能会引起离子传导的材料制成时，可以在由铜或其他这类材料制成的下电极的上表面上和PN结的上表面上覆盖有例如W、WN、TiN或TaN等几乎不会引起离子传导或热扩散的材料。二极管的PN结由诸如多晶硅、多晶硅-锗合金、多晶锗或任何其他合适的材料的多晶半导体材料形成,可以是向下指向，也可以是向上指向，包括自下而上或自上而下层叠的n型重掺杂的半导体层和p型重掺杂的半导体层，n型重掺杂的半导体层和p型重掺杂的半导体层之间还可以有轻掺杂的、本征的和/或无掺杂的半导体层，且n型重掺杂的半导体层、p型重掺杂的半导体层及两者之间的半导体层的基材可以是不完全相同的，例如n型重掺杂的半导体层、p型重掺杂的半导体层的基材均为硅，，n型重掺杂的半导体层和p型重掺杂的半导体层之间的轻掺杂的、本征的和/或无掺杂的半导体层的基材为硅锗合金或锗。n型重掺杂的半导体层中的掺杂离子可包括磷、砷、锑中的至少一种，掺杂浓度例如为1014cm-3～1021cm-3，厚度例如为100埃～1000埃；轻掺杂的、本征的和/或无掺杂半导体层的厚度例如为500埃～3000埃，p型重掺杂的半导体层中的掺杂离子可包括硼、氟化硼、铟、镓中的至少一种，掺杂浓度例如为1014cm-3～1021cm-3，厚度例如为100埃～1000埃。此外，电阻的下电极可以通过形成于所述下电极和所述第二掺杂层1004之间的接触插塞或金属互连线电连接。在本发明的其他实施例中，电阻的下电极可以直接是与所述第二掺杂层1004电接触的接触插塞或者金属硅化物。
此外，应当认识到，上述各实施例中，均以是在步骤S1中就先形成沟道层1003和第二掺杂层1004为例进行说明的，但本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，还可以在步骤S4形成所述字线沟槽1013之前或步骤S5形成栅极绝缘层105之后，对所述半导体柱101的表层进行离子注入，以形成沟道层1003和第二掺杂层1004。离子注入具体工艺与上述各实施例中通过离子注入形成沟道层1003和第二掺杂层1004的方法类似，在此不再赘述。
本发明的集成电路存储器的制造方法，先在衬底中形成第一掺杂层，然后刻蚀衬底以形成深度不同且延伸方向相垂直的第一沟槽和第二沟槽，从而限定出位线和半导体柱，然后形成隔离结构以及位于半导体柱的字线沟槽中的字线，从而将位线掩埋在衬底内，工艺简单。且字线侧壁上方的第二掺杂层和字线侧壁下方的第一掺杂层可以用作晶体管的源/漏区，由此基于一个半导体柱可形成两个具有垂直沟道的晶体管，相对于平面晶体管，在占用相同衬底表面积前提下，可以通过增大所述半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸。另外，由于位线就是第一掺杂层，可以通过离子注入工艺形成，制造工艺简单，且位线位于形成的晶体管底部，无需直接从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下能减小器件面积，进而在较小面积内制备更多的存储单元，提高存储密度和集成度。此外，电容器、电阻、二极管等存储元件对应地形成在每个半导体柱上，即一个存储元件可以受控于所述半导体柱对应的两个晶体管，有利于实现更高的存储性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (18)

1.一种集成电路存储器，其特征在于，包括：
衬底，所述衬底中掩埋有沿第一方向延伸的第一掺杂层，所述衬底中还形成有多条沿第一方向延伸的第一沟槽和多条沿第二方向延伸的第二沟槽，所述第一沟槽的底表面不高于所述第一掺杂层的底表面，以利用所述第一沟槽截断所述第一掺杂层并使被截断的所述第一掺杂层构成多条相互分隔的位线，所述第二沟槽的底部延伸至所述第一掺杂层并与所述第一沟槽相交，以界定出多个呈阵列排布的半导体柱，所述半导体柱位于所述位线上，并且所述半导体柱中具有沿所述第二方向延伸的字线沟槽；
隔离结构，填充于所述第一沟槽和所述第二沟槽中；以及
字线，填充于所述半导体柱的所述字线沟槽中。
2.如权利要求1所述的集成电路存储器，其特征在于，所述衬底包括自下而上层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层和所述第二掺杂层的导电类型相同，所述沟道层的导电类型与所述第一掺杂层和所述第二掺杂层相反；其中，所述第一沟槽依次贯穿所述第二掺杂层、所沟道层和所述第一掺杂层，以及所述第二沟槽依次贯穿所述第二掺杂层和所述沟道层。
3.如权利要求1所述的集成电路存储器，其特征在于，还包括形成于所述字线沟槽的内表面上的栅介质层，所述字线通过所述栅介质层分别与所述位线以及所述半导体柱隔离。
4.如权利要求1所述的集成电路存储器，其特征在于，所述字线的顶表面低于所述半导体柱的顶表面，所述集成电路存储器还包括栅极绝缘层，所述栅极绝缘层位于所述字线上方并填满所述字线沟槽。
5.如权利要求1所述的集成电路存储器，其特征在于，还包括存储元件，所述存储元件形成于所述半导体柱和所述字线上方。
6.如权利要求5所述的集成电路存储器，其特征在于，所述存储元件为电容器、电阻或二极管。
7.如权利要求1至6中任一项所述的集成电路存储器，其特征在于，所述半导体柱在衬底上的单元配置尺寸为4F2，其中F为所述集成电路存储器中的特征尺寸。
8.如权利要求7所述的集成电路存储器，其特征在于，所述第一方向和所述第二方向正交。
9.一种集成电路存储器的制造方法，其特征在于，包括：
提供衬底，所述衬底中形成有掩埋在内的第一掺杂层；
分别沿第一方向和第二方向刻蚀所述衬底，以形成多条沿第一方向延伸的第一沟槽和多条沿第二方向延伸的第二沟槽，所述第一沟槽的底表面不高于所述第一掺杂层的底表面，以利用所述第一沟槽截断所述第一掺杂层并使被截断的所述第一掺杂层构成多条相互分隔的位线限定出沿所述第一方向延伸的位线，所述第二沟槽的底部延伸至所述第一掺杂层并与所述第一沟槽相交，以界定出多个呈阵列排布的半导体柱；
填充隔离结构于所述第一沟槽和所述第二沟槽中；
沿所述第二方向刻蚀所述半导体柱，刻蚀停止在所述位线上，以形成字线沟槽；以及，
填充字线于所述字线沟槽中。
10.如权利要求9所述的集成电路存储器的制造方法，其特征在于，所述衬底包括自下而上依次层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层、所述沟道层以及所述第二掺杂层的形成方法包括：
对所述衬底的表层下方的一段高度内的部分进行离子注入，以形成掩埋在内的所述第一掺杂层；以及，
对所述衬底的表层进行离子注入，以形成依次层叠在所述第一掺杂层上的沟道层以及第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层相同，所述沟道层的导电类型与所述第一掺杂层相反。
11.如权利要求9所述的集成电路存储器的制造方法，其特征在于，所述衬底包括自下而上依次层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层、所述沟道层以及所述第二掺杂层的形成方法包括：提供基底，并采用外延生长工艺和原位掺杂工艺在所述基底上外延生长第一掺杂层；以及，
采用外延生长工艺在所述第一掺杂层的表面上依次形成沟道层以及第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层相同，所述沟道层的导电类型与所述第一掺杂层相反。
12.如权利要求9所述的集成电路存储器的制造方法，其特征在于，所述衬底包括自下而上依次层叠的所述第一掺杂层、沟道层以及第二掺杂层，所述第一掺杂层、所述沟道层以及所述第二掺杂层的形成方法包括：提供基底，对所述基底的表层下方的一段高度内的部分进行离子注入，以形成掩埋在内的所述第一掺杂层以及位于所述表层的沟道层；以及，
采用外延生长工艺在所述沟道层的表面上形成第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层相同。
13.如权利要求9所述的集成电路存储器的制造方法，其特征在于，在形成所述字线之后，还包括：
对所述衬底的表层进行离子注入，以形成依次层叠在所述第一掺杂层上的沟道层以及第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层相同，所述沟道层的导电类型与所述第一掺杂层相反。
14.如权利要求9所述的集成电路存储器的制造方法，其特征在于，在所述字线填充于所述字线沟槽之前，先形成在所述字线沟槽的内表面上的栅介质层，所述字线通过所述栅介质层与所述位线以及所述半导体柱分别隔离。
15.如权利要求9所述的集成电路存储器的制造方法，其特征在于，形成的所述字线的顶表面低于所述半导体柱的顶表面，所述制造方法在形成所述字线之后，还包括：填充栅极绝缘层于所述字线沟槽中，所述栅极绝缘层位于所述字线上方并填满所述字线沟槽。
16.如权利要求9所述的集成电路存储器的制造方法，其特征在于，在形成所述字线之后，还包括形成存储元件于所述字线和所述半导体柱上。
17.如权利要求16所述的集成电路存储器的制造方法，其特征在于，所述存储元件为电容器、电阻或二极管。
18.如权利要求9至17中任一项所述的集成电路存储器的制造方法，其特征在于，所述第一方向和所述第二方向正交，且所述半导体柱在衬底上的单元配置尺寸为4F2，其中F为所述集成电路存储器中的特征尺寸。
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