CN114023744A - 一种半导体结构、半导体结构的制备方法和半导体存储器 - Google Patents

一种半导体结构、半导体结构的制备方法和半导体存储器 Download PDF

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Abstract

本公开实施例提供了一种半导体结构、半导体结构的制备方法和半导体存储器,该半导体结构包括:衬底;形成于衬底上的至少一层存储结构;其中,每一层存储结构均包括位线结构和对称分布于位线结构两侧的多个电容结构,多个电容结构和位线结构均沿第一方向延伸,第一方向平行于衬底表面;形成于至少一层存储结构中的多个字线结构,且多个字线结构穿过至少一层存储结构,多个字线结构均沿第二方向延伸,第二方向垂直于衬底表面。本公开实施例提供的半导体结构具有3D结构,能够增加单位区域1T1C元件的数量,进而增加了半导体结构的存储密度。

Description

一种半导体结构、半导体结构的制备方法和半导体存储器
技术领域
本公开涉及半导体技术领域,尤其涉及一种半导体结构、半导体结构的制备方法和半导体存储器。
背景技术
目前,动态随机存取存储器(Dynamic Random Access Memory,DRAM)的制造通常采用的是二维(2 Dimension,2D)结构,并缩小位线、字线以及晶体管等的尺寸,以增加更多的1个晶体管1个电容器(1 Transistor and 1 Capacitor,1T1C)元件数来满足下一代存储器的需求。然而,这些元器件的尺寸缩小已经达到收缩限制,导致存储器的存储密度受到限制。
发明内容
本公开提供了一种半导体结构、半导体结构的制备方法和半导体存储器。该半导体结构为3D结构,增加了单位区域1T1C元件的数量,进而提高了存储器的存储密度。
本公开的技术方案是这样实现的:
第一方面,本公开实施例提供了一种半导体结构,该半导体结构包括:
衬底;
形成于所述衬底上的至少一层存储结构;其中,每一层所述存储结构均包括位线结构和对称分布于所述位线结构两侧的多个电容结构,所述多个电容结构和所述位线结构均沿第一方向延伸,所述第一方向平行于所述衬底表面;
形成于所述至少一层存储结构中的多个字线结构,且所述多个字线结构穿过所述至少一层存储结构,所述多个字线结构均沿第二方向延伸,所述第二方向垂直于所述衬底表面。
在其中一个实施例中,所述半导体结构还包括形成于所述至少一层存储结构中的第一隔离结构和第二隔离结构;其中,所述第一隔离结构用于隔离所述多个电容结构,所述第二隔离结构用于隔离所述多个字线结构。
在其中一个实施例中,所述多个字线结构包括多个栅极结构,所述多个栅极结构包括多个沟道层、多个栅介质层和多个栅导电层;其中,
所述多个沟道层通过源极或漏极分别电连接所述多个电容结构和所述多个位线结构;
所述多个栅介质层位于所述多个沟道层的部分表面;
所述多个栅导电层位于所述多个栅介质层的部分表面。
在其中一个实施例中,所述栅极结构包括环绕栅结构。
在其中一个实施例中,所述半导体结构还包括至少一层隔离层,所述至少一层隔离层用于隔离每一层所述存储结构。
在其中一个实施例中,所述电容结构包括上电极、介质层和下电极,且所述介质层位于所述上电极和所述下电极之间。
在其中一个实施例中,所述位线结构的宽度小于所述电容结构的宽度。
第二方面,本公开实施例提供了一种半导体结构的制备方法,该方法包括:
提供衬底;
于所述衬底上形成至少一层存储结构;其中,每一层所述存储结构均包括位线结构和对称分布于所述位线结构两侧的多个电容结构,所述多个电容结构和所述位线结构均沿第一方向延伸,所述第一方向平行于所述衬底表面;
于所述至少一层存储结构中形成多个字线结构,且所述多个字线结构穿过所述至少一层存储结构,所述多个字线结构均沿第二方向延伸,所述第二方向垂直于所述衬底表面。
在其中一个实施例中,于所述至少一层存储结构中形成多个字线结构,包括:
于所述至少一层存储结构中形成第一隔离结构和第二隔离结构,所述第一隔离结构用于隔离所述多个电容结构,所述第二隔离结构用于隔离所述多个字线结构。
在其中一个实施例中,于所述至少一层存储结构中形成第一隔离结构和第二隔离结构,包括:
对所述至少一层存储结构进行第一图案化处理,形成至少一对第一沟槽;其中,每一对所述第一沟槽均沿所述位线结构对称分布,且所述第一沟槽包括第一部分和第二部分,相邻所述第二部分之间形成有有源层,所述有源层包括源极区、漏极区和沟道层;
于所述第一部分中形成所述第一隔离结构,并于所述第二部分中形成初始第二隔离结构。
在其中一个实施例中,所述对所述至少一层存储结构进行第一图案化处理,形成至少一对第一沟槽,包括:
于所述至少一层存储结构上形成第一光阻层;其中,所述第一光阻层包括至少一对第一图案,每一对所述第一图案均沿所述位线结构对称分布,所述第一图案包括第一形状和第二形状;
以所述至少一对第一图案为掩膜图形化所述至少一层存储结构,形成所述第一沟槽的所述第一部分和所述第二部分,所述第一部分将同一层所述电容结构隔离为多个所述电容结构,所述第二部分暴露所述衬底、所述多个电容结构的侧壁和所述多个位线结构的侧壁;
去除所述第一光阻层。
在其中一个实施例中,所述多个字线结构包括多个栅极结构,所述多个栅极结构包括多个沟道层、多个栅介质层和多个栅导电层;
于所述至少一层存储结构中形成多个字线结构,包括:
对所述初始第二隔离结构进行第二图案化处理,形成至少一对第二沟槽,所述至少一对第二沟槽暴露出部分所述多个沟道层,剩余的所述初始第二隔离结构形成所述第二隔离结构;
于暴露出的部分所述多个沟道层表面形成多个栅介质层;
于所述多个栅介质层表面形成多个栅导电层,所述多个栅介质层和所述多个栅导电层填充满所述至少一对第二沟槽。
在其中一个实施例中,所述对所述初始第二隔离结构进行第二图案化处理,形成至少一对第二沟槽,包括:
于所述至少一层存储结构和所述初始第二隔离结构上形成第二光阻层;其中,所述第二光阻层包括至少一对第二图案,每一对所述第二图案均沿所述位线结构对称分布,且所述第二图案形成于所述初始第二隔离结构上;
以所述至少一对第二图案为掩膜图形化所述初始第二隔离结构,形成所述至少一对第二沟槽;
去除所述第二光阻层。
在其中一个实施例中,所述至少一层存储结构的数量为N层,于所述衬底上形成至少一层存储结构,包括:
于所述衬底上形成隔离层,并于所述隔离层上形成一层所述存储结构;
重复形成所述隔离层和一层所述存储结构的步骤,直至形成N层所述存储结构。
在其中一个实施例中,于所述衬底上形成隔离层,并于所述隔离层上形成一层所述存储结构,包括:
于所述衬底上形成隔离层和衬底层;
于所述衬底层上形成第一掩膜层和第二掩膜层;
对所述衬底层、所述第一掩膜层和所述第二掩膜层进行第三图案化处理,形成至少一个位线沟槽和至少一对电容沟槽,所述至少一个位线沟槽和所述至少一对电容沟槽暴露所述隔离层,且每一对所述电容沟槽对称分布于所述位线沟槽的两侧,所述位线沟槽的宽度小于所述电容沟槽的宽度;
于所述位线沟槽内形成所述位线结构,并于所述电容沟槽内形成所述电容结构,且所述位线结构的顶面与所述电容结构的顶面位于同一平面;
去除位于所述位线结构的顶面和所述电容结构的顶面上的所述衬底层、所述第一掩膜层和所述第二掩膜层,形成一层所述存储结构。
在其中一个实施例中,于所述位线沟槽内形成所述位线结构,并于所述电容沟槽内形成所述电容结构,包括:
于所述至少一个位线沟槽和所述至少一对电容沟槽内填充导电层,所述导电层填充满所述位线沟槽,且形成于所述电容沟槽内的所述导电层包括上电极和下电极两部分,所述上电极和所述下电极之间存在介质沟槽;
于所述介质沟槽内形成介质层,且所述介质层和所述导电层的顶面处于同一平面;其中,所述位线结构由所述位线沟槽内的导电层组成,所述电容结构由所述电容沟槽内的上电极、下电极和介质层组成。
在其中一个实施例中,于所述位线沟槽内形成所述位线结构,并于所述电容沟槽内形成所述电容结构,包括:
于所述第二掩膜层和所述隔离层上形成第三隔离结构;
于所述至少一个位线沟槽、所述至少一对电容沟槽内以及所述第三隔离结构的表面形成导电层,且形成于所述电容沟槽内的所述导电层包括上电极和下电极两部分,所述上电极和所述下电极之间存在介质沟槽;
于所述介质沟槽内形成介质层,且所述介质层和所述导电层的顶面处于同一平面;其中,所述位线结构由所述位线沟槽内的导电层组成,所述电容结构由所述电容沟槽内的上电极、下电极和介质层组成。
在其中一个实施例中,在所述去除位于所述位线结构的顶面和所述电容结构的顶面上的所述衬底层、所述第一掩膜层和所述第二掩膜层,形成一层所述存储结构之前,所述方法还包括:
去除所述位线沟槽内的部分所述导电层,以使所述位线结构的所述导电层与所述电容结构的所述导电层处于同一平面。
第三方面,本公开实施例提供了一种半导体存储器,该半导体存储器至少包括如第二方面所述的半导体结构。
本公开实施例所提供的一种半导体结构、半导体结构的制备方法和半导体存储器,该半导体结构包括:衬底;形成于衬底上的至少一层存储结构;其中,每一层存储结构均包括位线结构和对称分布于位线结构两侧的多个电容结构,多个电容结构和位线结构均沿第一方向延伸,第一方向平行于衬底表面;形成于至少一层存储结构中的多个字线结构,且多个字线结构穿过至少一层存储结构,多个字线结构均沿第二方向延伸,第二方向垂直于衬底表面。这样,在半导体结构中可以包括多层存储结构,在每一层存储结构中,多个电容结构在位线结构的两侧对称分布,且多个电容结构和位线结构的延伸方向平行于衬底表面,在至少一层存储结构中,形成有多个字线结构,且多个字线结构的延伸方向垂直于衬底平面;从而使得字线结构、位线结构以及电容结构之间形成3D堆叠,得到具有3D结构的半导体结构,并增加了半导体结构中单位区域1T1C元件的数量,进而增加了半导体结构的存储密度。
附图说明
图1为本公开实施例提供的一种半导体结构的俯视示意图;
图2为本公开实施例提供的一种半导体结构的主视示意图一;
图3为本公开实施例提供的一种半导体结构的主视示意图二;
图4为本公开实施例提供的一种半导体结构的主视示意图三;
图5为本公开实施例提供的一种半导体结构的主视示意图四;
图6为本公开实施例提供的一种隔离结构的俯视示意图;
图7为本公开实施例提供的一种隔离结构的主视示意图;
图8为本公开实施例提供的一种半导体结构的制备方法的流程示意图;
图9为本公开实施例提供的一种形成隔离层后所得的结构示意图;
图10为本公开实施例提供的一种形成衬底层后所得的结构示意图;
图11为本公开实施例提供的一种形成第二掩膜层后所得的结构示意图;
图12为本公开实施例提供的一种形成第三光阻层后所得的结构示意图;
图13为本公开实施例提供的一种形成位线沟槽和电容沟槽后所得的结构示意图;
图14为本公开实施例提供的一种形成初始第三隔离结构后所得的结构示意图;
图15为本公开实施例提供的一种形成中间氧化结构后所得的结构示意图;
图16为本公开实施例提供的一种去除部分中间氧化结构后所得的结构示意图;
图17为本公开实施例提供的一种形成第三隔离结构后所得的结构示意图;
图18为本公开实施例提供的一种去除所有中间氧化结构后所得的结构示意图;
图19为本公开实施例提供的一种形成导电层后所得的结构示意图一;
图20为本公开实施例提供的一种去除部分导电层后所得的结构示意图;
图21为本公开实施例提供的一种形成初始介质层后所得的结构示意图;
图22为本公开实施例提供的一种去除部分初始介质层后所得的结构示意图;
图23为本公开实施例提供的一种形成第四光阻层后所得的结构示意图;
图24为本公开实施例提供的一种转移第四图案后所得的结构示意图;
图25为本公开实施例提供的一种去除SOH后所得的结构示意图;
图26为本公开实施例提供的一种形成氧化结构所得的结构示意图;
图27为本公开实施例提供的一种形成一层存储结构后所得的结构示意图;
图28为本公开实施例提供的一种形成导电层后所得的结构示意图二;
图29为本公开实施例提供的一种形成第二层隔离层后所得的结构示意图;
图30为本公开实施例提供的一种形成第二层衬底层后所得的结构示意图;
图31为本公开实施例提供的一种形成第二层存储结构后所得的结构示意图;
图32为本公开实施例提供的一种形成第三层存储结构后所得的结构示意图;
图33为本公开实施例提供的一种形成第一沟槽后所得的结构示意图;
图34为本公开实施例提供的一种第一图案的结构示意图;
图35为本公开实施例提供的一种形成第一隔离结构和初始第二隔离结构后所得的结构示意图;
图36为本公开实施例提供的一种形成第二光阻层后所得的结构示意图;
图37为本公开实施例提供的一种形成第二沟槽后所得的结构示意图;
图38为本公开实施例提供的一种形成栅介质层后所得的结构示意图;
图39为本公开实施例提供的一种半导体存储器的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图,对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是,此处所描述的具体实施例仅用于解释相关公开,而非对该公开的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与有关公开相关的部分。
除非另有定义,本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的,不是旨在限制本公开。
在以下的描述中,涉及到“一些实施例”,其描述了所有可能实施例的子集,但是可以理解,“一些实施例”可以是所有可能实施例的相同子集或不同子集,并且可以在不冲突的情况下相互结合。
需要指出,本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象,不代表针对对象的特定排序,可以理解地,“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序,以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
在目前的存储器(例如DRAM)结构中,单位区域的位线、字线、晶体管以及电容器的尺寸已经达到了收缩限制,难以满足下一代存储器的需求。因此,有必要提供一种新结构来增加存储器中1T1C元件的数量,增加存储器的存储密度。
基于此,本公开实施例提供了一种半导体结构,该半导体结构包括:衬底;形成于衬底上的至少一层存储结构;其中,每一层存储结构均包括位线结构和对称分布于位线结构两侧的多个电容结构,多个电容结构和位线结构均沿第一方向延伸,第一方向平行于衬底表面;形成于至少一层存储结构中的多个字线结构,且多个字线结构穿过至少一层存储结构,多个字线结构均沿第二方向延伸,第二方向垂直于衬底表面。这样,在半导体结构中可以包括多层存储结构,在每一层存储结构中,多个电容结构在位线结构的两侧对称分布,且多个电容结构和位线结构的延伸方向平行于衬底表面,在至少一层存储结构中,形成有多个字线结构,且多个字线结构的延伸方向垂直于衬底平面;从而使得字线结构、位线结构以及电容结构之间形成3D堆叠,得到具有3D结构的半导体结构;另外,字线结构中包括有晶体管中的沟道层,即字线结构的数量相当于晶体管的数量,电容结构的数量即电容器的数量,3D结构能够增加半导体结构中的电容结构和字线结构的数量,即增加了半导体结构中单位区域1T1C元件的数量,进而增加了半导体结构的存储密度。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中,参见图1、图2、图3和图4,其中,图1示出了本公开实施例提供的一种半导体结构的俯视示意图,图2示出了本公开实施例提供的一种半导体结构的主视示意图一,图3示出了本公开实施例提供的一种半导体结构的主视示意图二,图4示出了本公开实施例提供的一种半导体结构的主视示意图三。其中,图2为在图1的AA'方向的截面主视图,图3为在图1的BB'方向的截面主视图,图4为在图1的CC'方向的截面主视图。
如图1~4所示,该半导体结构可以包括:
衬底100;
形成于衬底100上的至少一层存储结构110;其中,每一层存储结构110均包括位线结构111和对称分布于位线结构111两侧的多个电容结构112,多个电容结构112和位线结构111均沿第一方向延伸,第一方向平行于衬底100表面;
形成于至少一层存储结构110中的多个字线结构120,且多个字线结构120穿过至少一层存储结构110,多个字线结构120均沿第二方向延伸,第二方向垂直于衬底100表面。
需要说明的是,衬底100可以为硅衬底或者硅、锗、硅锗化合物等其它合适的衬底材料,例如掺杂或者非掺杂的单晶硅衬底、多晶硅衬底等,对此不作具体限定。
如图2~4所示,在衬底100上方,依次形成至少一层存储结构110,在本公开实施例的附图中,以存储结构110的数量为三层进行示例性说明,但是在实际应用中,可以形成更多或者更少层的存储结构110。
如图1所示,对于每一层存储结构110,均包括位线结构111和多个电容结构112,其中,多个电容结构112对称分布于位线结构111的两侧。位线结构111和多个电容结构112的延伸方向均为第一方向,且第一方向平行于衬底100平面。
也就是说,在每一层存储结构110中,包括至少一个位线结构111和至少一对对称分布于位线结构111两侧的电容结构112。从而在每一层存储结构110中,位线结构111和电容结构112的数量均为多个,且电容结构112的数量更多。另外,由于存储结构110的数量为至少一层,也就是说,在半导体结构中,可以形成有多层存储结构110(例如图3中所示的三层),从而能够增加半导体结构中的位线结构111以及电容结构112的数量,提高半导体结构的存储能力。
还需要说明的是,对于每一层存储结构,如图2~4中的第一层存储结构110所示(其中,第一层存储结构110表示直接形成于衬底100上方的存储结构110),在存储结构110中,还可以包括第三隔离结构180。也就是说,对于每一层存储结构,可以如第一层存储结构110一样,底部包括一层第三隔离结构180,但是也可以如第二层存储结构110和第三层存储结构110一样,不包括第三隔离结构180,这里不作具体限定。
第三隔离结构180的材料可以为低介电常数(low k)材料,其中,low k材料是一种绝缘材料。在存储结构110之间形成一层low k材料作为第三隔离结构180,能够减小半导体结构内部导线之间的寄生电容,并改善信号之间的串扰,起到良好的隔离作用。
还需要说明的是,字线结构120形成于至少一层存储结构110中,并穿过至少一层存储结构110,字线结构120的延伸方向(第二方向)垂直于衬底100表面。即字线结构120的延伸方向和位线结构111的延伸方向互相垂直。这样,与传统的存储结构相比,将字线结构120设置为垂直延伸,使得字线结构120、位线结构111以及电容结构112等器件之间形成3D结构,从而能够增加半导体结构的存储密度。
在一些实施例中,半导体结构还包括形成于至少一层存储结构110中的第一隔离结构1131和第二隔离结构1132;其中,第一隔离结构1131用于隔离多个电容结构112,第二隔离结构1132用于隔离多个字线结构120。
需要说明的是,如图1所示,将第一隔离结构1131和第二隔离结构1132组成的整体记作隔离结构113。为了更清楚地表示第一隔离结构1131和第二隔离结构1132,参见图5~7,其中,图5示出了本公开实施例提供的一种半导体结构的主视示意图四,图5为在图1的DD'方向的截面主视图;图6示出了本公开实施例提供的一种隔离结构113的俯视示意图,其表示图1中左侧的隔离结构113;图7示出了本公开实施例提供的一种隔离结构113的主视示意图,其表示图5中左侧的隔离结构113。
如图6所示,第一隔离结构1131为隔离结构113中左侧的“一”字型部分,第二隔离结构1132为隔离结构113中右侧的“H”型部分;相应地,对于图1中右侧的隔离结构113,第一隔离结构1131则为隔离结构113中右侧的“一”字型部分,第二隔离结构1132则为隔离结构113中左侧的“H”型部分。
对于第一隔离结构1131和第二隔离结构1132,其材料也可以为low k材料,在各位线结构111以及电容结构112之间起良好的隔离作用。因此,在本公开实施例的附图中,可以将第一隔离结构1131、第二隔离结构1132和第三隔离结构180以相同的填充图案表示。
这样,对于每一层存储结构110,多个电容结构112被第一隔离结构1131隔离开,其中的多个字线结构120被第二隔离结构1132隔离开。从而通过第一隔离结构1131和第二隔离结构1132的隔离,有效增加了位线结构111以及电容结构112的数量。
如图7所示,在DD'方向,第一隔离结构1131和第二隔离结构1132没有明显的区分,第一隔离结构1131和第二隔离结构1132沿第二方向穿过所有的存储结构110,从而实现对每一层存储结构110中的位线结构111和电容结构112的隔离。使得在每一层存储结构110中,都能够形成多个位线结构111和电容结构112,以增加半导体结构的存储密度。
在一些实施例中,如图1所示,多个字线结构120包括多个栅极结构1204,多个栅极结构1204包括多个沟道层1201、多个栅介质层1202和多个栅导电层1203;其中,
多个沟道层1201通过源极或漏极分别电连接多个电容结构112和多个位线结构111;
多个栅介质层1202位于多个沟道层1201的部分表面;
多个栅导电层1203位于多个栅介质层1202的部分表面。
需要说明的是,如图1所示,多个字线结构120可以包括多个栅极结构1204,在图1示出的结构中,每一个栅极结构1204都可以代表一个字线结构120。对于多个栅极结构1204,其可以包括多个沟道层1201、多个栅介质层1202和多个栅导电层1203。更具体地,对于每一个栅极结构1204,如图1所示,其可以包括一个沟道层1201,以及分布于沟道层1201外周的栅介质层1202,以及分布于沟道层1201外周的栅导电层1203,且在沟道层1201的外周侧,栅介质层1202位于沟道层1201和栅导电层1203之间。
多个沟道层1201可以通过源极或者漏极与多个电容结构112和多个位线结构111电连接。例如,在图1中,源极可以位于沟道层1201的左侧,沟道层1201通过左侧的源极和电容结构112电连接;漏极可以位于沟道层1201的右侧,沟道层1201通过右侧的漏极和位线结构111电连接。
形成沟道层1201的材料可以为硅,例如P型掺杂硅或者N型掺杂硅,即沟道层1201的材料和衬底100的材料可以相同,因此,在附图中可以将沟道层1201和衬底100以相同的填充图案表示。但是,沟道层1201和衬底100还可以以任意的合适材料形成,可以相同也可以不同,这里不作具体限定,在另一些实施例中,沟道层1201可以为应变层,以提高沟道层1201中载流子的迁移率,例如沟道层1201的材料可以为硅锗。
栅介质层1202可以通过氧化生长的方式形成于沟道层1201的部分表面,也就是说,栅介质层1202是在沟道层1201的表面氧化生长形成的,栅介质层1202的材料可以包括氧化硅(SiO)。如图1和图4所示,栅介质层1202生长于沟道层1201的未被第二隔离结构1132环绕的外周表面。另外,由于氧化生长过程中的不确定性,栅介质层1202形成的区域可能大于图1中所示的区域。
另外,在栅介质层1202的生长过程中,不仅能够生长于沟道层1201的部分表面,还可以在衬底100的部分表面生成。如图2和图4所示,在衬底100上方表面,还生长有一层栅介质层1202,位于衬底100上方表面的这部分栅介质层1202,还能够将栅导电层1203和衬底100进行绝缘隔离。
栅导电层1203可以通过沉积的方式形成于栅介质层1202的部分表面,如图1和图2所示,栅导电层1203形成于栅介质层1202与第二隔离结构1132之间的区域,且完全填充栅介质层1202与第二隔离结构1132之间的区域。其中,栅导电层1203的材料可以包括氮化钛(TiN)、钨(W)、多晶硅等。
在栅极结构1204中,沟道层1201可以作为晶体管的沟道层,栅介质层1202可以作为晶体管的栅介质层。这样,如图1所示,一个电容结构112与一个沟道层1201可以形成一个1T1C器件。可以看出,在本公开实施例提供的这种3D存储结构中,相较于2D存储结构,1T1C器件的数量得以增加。
在一些实施例中,栅极结构1204为环绕栅结构。
需要说明的是,在本公开实施例中,栅极结构1204可以采用环绕栅结构(Gate-All-Around,GAA),从而使得半导体结构具有更高的集成度。
在一些实施例中,参见图2~5,半导体结构还可以包括至少一层隔离层130,至少一层隔离层130用于隔离每一层存储结构110。
需要说明的是,如图2~5所示,该半导体结构中还包括至少一个隔离层130。在衬底100上方,隔离层130和存储结构110间隔排列,从而隔离层130将存储结构110间隔开。
字线结构120在穿过存储结构110的同时,还穿过了至少一个隔离层130。
隔离层130的材料可以为low k材料,即隔离层130、隔离结构113以及第三隔离结构180可以采用相同的材料形成,因此在附图中将三者以相同的填充图案表示,而为了将三者进行区分,在三者的连接处均增加了边框线,在实际应用中,如果两者采用相同的材料,则衔接处无需加以区分。
通过隔离层130将相邻的两层存储结构110进行隔离,避免了各层存储结构110之间的相互干扰,同时,对于包括第三隔离结构180的存储结构110,在隔离层130和第三隔离结构180的共同隔离之下,能起到更好的隔离效果。
对于电容结构112,在一些实施例中,参见图1,电容结构112可以包括上电极1121、介质层1122和下电极1123,且介质层1122位于上电极1121和下电极1123之间。
需要说明的是,上电极1121和下电极1123的材料可以包括钛、钽、钨、钌、氮化钛、氮化钽、氮化物等。在本公开实施例中,上电极1121和下电极1123的材料可以包括氮化钛,即上电极1121和下电极1123的材料可以和位线结构111的材料相同,因此在本公开实施例的附图中,可以将三者以相同的填充图案示出。其中,下电极1123可以与沟道层1201的源极电连接。介质层1122的材料可以包括二氧化硅(SiO2),也可以包括高介电常数(high k)材料,例如氧化铪、氧化锆、氧化镧、氧化铝、铪硅氧化物、铪氮氧化物等。
在一些实施例中,位线结构111的宽度小于电容结构112的宽度。
需要说明的是,电容结构112的宽度大于位线结构111的宽度,这样,在上电极1121和下电极1123的材料和位线结构111的材料相同的情况下,在形成上电极1121、下电极1123和位线结构111的过程中,在上电极1121和下电极1123之间能够形成用于容纳介质层1122的介质沟槽。
本公开实施例提供了一种半导体结构,该半导体结构包括:衬底;形成于衬底上的至少一层存储结构;其中,每一层存储结构均包括位线结构和对称分布于位线结构两侧的多个电容结构,多个电容结构和位线结构均沿第一方向延伸,第一方向平行于衬底表面;形成于至少一层存储结构中的多个字线结构,且多个字线结构穿过至少一层存储结构,多个字线结构均沿第二方向延伸,第二方向垂直于衬底表面。这样,在半导体结构中可以包括多层存储结构,在每一层存储结构中,电容结构在位线结构的两侧对称分布,且电容结构和位线结构的延伸方向平行于衬底表面,在至少一层存储结构中,形成有多个字线结构,且多个字线结构的延伸方向垂直于衬底平面;从而使得字线结构、位线结构以及电容结构之间形成3D堆叠,得到具有3D结构的半导体结构,并增加了半导体结构中单位区域1T1C元件的数量,进而增加了半导体结构的存储密度。
本公开的另一实施例中,参见图8,其示出了本公开实施例提供的一种半导体结构的制备方法的流程示意图。如图8所示,该方法可以包括:
S101、提供衬底。
S102、于衬底上形成至少一层存储结构;其中,每一层存储结构均包括位线结构和对称分布于位线结构两侧的多个电容结构,多个电容结构和位线结构均沿第一方向延伸,第一方向平行于衬底表面。
需要说明的是,在制备半导体结构时,首先提供一衬底,然后在衬底上方形成至少一层存储结构,在每一层存储结构中,均包括有位线结构和多个电容结构,且多个电容结构对称分布于位线结构的两侧。而且电容结构和位线结构的延伸方向均为平行于衬底表面的第一方向。
在一些实施例中,至少一层存储结构的数量可以设置为N层,N的取值可以视实际存储需求和工艺水平进行确定。于衬底上形成至少一层存储结构,可以包括:
于衬底上形成隔离层,并于隔离层上形成一层存储结构;
重复形成隔离层和一层存储结构的步骤,直至形成N层存储结构。
需要说明的是,在形成第一层存储结构时,首先在衬底上形成一层隔离层,然后在隔离层上形成一层存储结构,这样,就得到了一层存储结构;当需要形成多层存储结构时,继续在已经形成的一层存储结构上再形成一层隔离层,并在这层隔离层上形成一层存储结构,这样,就又得到了一层存储结构;重复执行N次形成隔离层以及在隔离层上形成一层存储结构的步骤,从而能够得到N层存储结构。
也就是说,在得到N层存储结构之后,这时候,在衬底上方,N个隔离层个N层存储结构交替排列,即N个隔离层将N层存储结构隔离开。
由于存储结构可以有多层,且在每一层存储结构中,电容结构对称分布于位线结构的两侧,从而可以增加半导体结构中的位线结构和电容结构的数量,提高存储能力。
对于隔离层和存储结构的形成,在一些实施例中,于衬底上形成隔离层,并于隔离层上形成一层存储结构,可以包括:
于衬底上形成隔离层和衬底层;
于衬底层上形成第一掩膜层和第二掩膜层;
对衬底层、第一掩膜层和第二掩膜层进行第三图案化处理,形成至少一个位线沟槽和至少一对电容沟槽,至少一个位线沟槽和至少一对电容沟槽暴露隔离层,且每一对电容沟槽对称分布于位线沟槽的两侧,位线沟槽的宽度小于电容沟槽的宽度;
于位线沟槽内形成位线结构,并于电容沟槽内形成电容结构,且位线结构的顶面与电容结构的顶面位于同一平面;
去除位于位线结构的顶面和电容结构的顶面上的衬底层、第一掩膜层和第二掩膜层,形成一层存储结构。
需要说明的是,参见图9,其示出了本公开实施例提供的一种形成隔离层130后所得的结构示意图,其中,图9中的左图为俯视示意图,图9中的右图为在左图中的虚线方向的主视示意图。如图9所示,在衬底100上形成隔离层130,其中,隔离层130可以通过沉积low k材料的方式形成。
参见图10,其示出了本公开实施例提供的一种形成衬底层140后所得的结构示意图,其中,图10中的左图为俯视示意图,图10中的右图为在左图中的虚线方向的主视示意图。如图10所示,在隔离层130上形成衬底层140,其中,衬底层140的材料可以包括P型掺杂硅或者N型掺杂硅等,由于衬底层140和衬底100的材料可以相同,因此,在附图中将两只以相同的填充图案表示,形成衬底层140的方式可以为外延形成。
形成衬底层140之后,继续在衬底层140上形成第一掩膜层150和第二掩膜层160。参见图11,其示出了本公开实施例提供的一种形成第二掩膜层160后所得的结构示意图,其中,图11中的左图为俯视示意图,图11中的右图为在左图中的虚线方向的主视示意图。如图11所示,在衬底层140上方依次形成第一掩膜层150和第二掩膜层160。其中,第一掩膜层150的材料可以包括氧化硅,第二掩膜层160的材料可以包括氮化硅。
对衬底层140、第一掩膜层150和第二掩膜层160进行第三图案化处理,得到至少一个位线沟槽和至少一对电容沟槽。
具体地,在对衬底层140、第一掩膜层150和第二掩膜层160进行第三图案化处理时,可以首先在第二掩膜层160上方形成第三光阻层,其中,第三光阻层具有第三图案,然后将第三光阻层的第三图案转移至第一掩膜层150和第二掩膜层160,最后以第一掩膜层150和第二掩膜层160为掩膜,将第三图案转移至衬底层140,并将第三光阻层去除。
对于第三图案化处理的方式,参见图12,其示出了本公开实施例提供的一种形成第三光阻层170后所得的结构示意图,其中,图12中的左图为俯视示意图,图12中的右图为在左图中的虚线方向的主视示意图。
如图12所示,第三光阻层170具有第三图案,其中,第三图案中包括至少一个a沟槽和至少一对b沟槽,且a沟槽的宽度小于b沟槽的宽度,且每一对b沟槽均对称分布于a沟槽的两侧。另外,在图12中,仅示出了一个a沟槽和一对b沟槽,在实际生产中,可以结合实际需求,按照这种排布方式形成多个a沟槽和多对b沟槽。
参见图12和图13,将第三图案转移至衬底层140,并去除第三光阻层170,得到至少一个位线沟槽和至少一对电容沟槽。图13为在图12的基础上,本公开实施例提供的一种形成位线沟槽和电容沟槽后所得的结构示意图,其中,图13中的左图为俯视示意图,图13中的右图为在左图中的虚线方向的主视示意图。
如图12和13所示,将第三图案转移至第二掩膜层160、第一掩膜层150和衬底层140后,能够形成至少一个位线沟槽和至少一对电容沟槽,这里,在转移第三图案时,可以采用干法刻蚀(Dry Etch)的方式。
其中,位线沟槽是基于a沟槽形成的,电容沟槽是基于b沟槽形成的,且位线沟槽和电容沟槽暴露隔离层130,位线沟槽的宽度小于电容沟槽的宽度。另外,在图13中,仅示出了一个位线沟槽和一对电容沟槽,在实际生产中,可以结合实际需求,按照这种排布方式形成多个位线沟槽和多对电容沟槽。
将第三光阻层去除后,在位线沟槽内形成位线结构,并在电容沟槽内形成电容结构,并且使得位线结构的顶面和电容结构的顶面位于同一平面。
对于位线结构和电容结构的形成方式,在一种实现方式中,于位线沟槽内形成位线结构,并于电容沟槽内形成电容结构,可以包括:
于第二掩膜层和隔离层上形成第三隔离结构;
于至少一个位线沟槽、至少一对电容沟槽内以及第三隔离结构的表面形成导电层,且形成于电容沟槽内的导电层包括上电极和下电极两部分,上电极和下电极之间存在介质沟槽;
于介质沟槽内形成介质层,且介质层和导电层的顶面处于同一平面;其中,位线结构由位线沟槽内的导电层组成,电容结构由电容沟槽内的上电极、下电极和介质层组成。
需要说明的是,在第二掩膜层和隔离层上形成第三隔离结构时,可以首先在位线沟槽和电容沟槽的底部和侧壁,以及第二掩膜层的上方形成一层初始第三隔离结构,然后将位线沟槽和电容沟槽内的侧壁部分的初始第三隔离结构去除,保留的初始第三隔离结构即为第三隔离结构。
参见图14,其示出了本公开实施例提供的一种形成初始第三隔离结构180A后所得的结构示意图,其中,图14中的左图为俯视示意图,图14中的右图为在左图中的虚线方向的主视示意图。如图14所示,在位线沟槽和电容沟槽的底部和侧壁以及第二掩膜层160的上方均形成初始第三隔离结构180A。
其中,初始第三隔离结构180A的材料可以为low k材料,即初始第三隔离结构180A的材料可以与隔离层130的材料相同。因此,在图14中将隔离层130和初始第三隔离结构180A以相同的填充图案表示。形成初始第三隔离结构180A的方式可以为原子层沉积(Atomic Layer Deposition,ALD)。
在将位线沟槽和电容沟槽侧壁的初始第三隔离结构180A去除之前,还可以在初始第三隔离结构180A的表面形成中间氧化结构。并基于中间氧化结构对初始第三隔离结构180A进行部分去除,以形成第三隔离结构。
参见图15,其示出了本公开实施例提供的一种形成中间氧化结构190后所得的结构示意图,其中,图15中的左图为俯视示意图,图15中的右图为在左图中的虚线方向的主视示意图。如图15所示,在初始第三隔离结构180A的表面形成中间氧化结构190,其中,中间氧化结构190的材料可以包括氧化硅等,其形成方式可以为ALD。由于中间氧化结构190的材料与第一掩膜层150的材料可以相同,因此,在附图中将两者以相同的填充图案表示。其中,形成于位线沟槽和电容沟槽内的中间氧化结构190的厚度与形成于顶部的中间氧化结构190的厚度相同。
进一步地,参见图15~16,图16 为在图15的基础上,本公开实施例提供的一种去除部分中间氧化结构190后所得的结构示意图,其中,图16中的左图为俯视示意图,图16中的右图为在左图中的虚线方向的主视示意图。如图15和图16所示,将位于位线沟槽和字线沟槽的初始第三隔离结构180A侧壁的部分中间氧化结构190去除,这时候可以采用气相刻蚀(Vapor ETCH)的方式将这部分中间氧化结构190去除。对于形成于位线沟槽和电容沟槽内的中间氧化结构190的厚度与形成于顶部的中间氧化结构190而言,其被去除的厚度相同。
参见图16~17,将位于位线沟槽和电容沟槽侧壁的初始第三隔离结构180A去除,得到第三隔离结构180。图17为在图16的基础上,本公开实施例提供的一种形成第三隔离结构180后所得的结构示意图,其中,图17中的左图为俯视示意图,图17中的右图为在左图中的虚线方向的主视示意图。如图16和图17所示,将位于位线沟槽和电容沟槽侧壁的初始第三隔离结构180A去除,只保留位于隔离层130上方和第二掩膜结构160上方的初始第三隔离结构180A,这部分被保留的第三隔离结构180A即为第三隔离结构180。这时候,中间氧化结构190也会被部分去除,厚度降低,而且对于形成于位线沟槽和电容沟槽内的中间氧化结构190的厚度与形成于顶部的中间氧化结构190而言,其被去除的厚度是相同的。
第三隔离结构180,能够减小半导体结构内部导线之间的寄生电容,并改善信号之间的串扰,起到良好的隔离作用。
参见图17~18,将余下的中间氧化结构190全部去除。图18为在图17的基础上,本公开实施例提供的一种去除所有中间氧化结构190后所得的结构示意图,其中,图18中的左图为俯视示意图,图18中的右图为在左图中的虚线方向的主视示意图。
如图19所示,在位线沟槽,电容沟槽和第三隔离结构180的表面形成导电层200。参见图19,其示出了本公开实施例提供的一种形成导电层200后所得的结构示意图,其中,图19中的左图为俯视示意图,图19中的右图为在左图中的虚线方向的主视示意图。
如图19所示,由于在本公开实施例中,电容沟槽的宽度可以大于位线沟槽的宽度,从而可以使得在形成导电层200时,导电层200完全填充位线沟槽,并部分填充电容沟槽,使得形成于电容沟槽内的导电层200之间存在初始介质沟槽。其中,导电层200的材料可以包括氮化钛,导电层200的形成方式可以为沉积形成。在后续步骤中,形成于电容沟槽内的导电层200可以分别形成电容结构的上电极和下电极,形成于位线沟槽内的导电层200可以形成位线结构。
参见图19~20,将部分导电层200进行去除,并在位线沟槽和电容沟槽中保留部分导电层200。图20为在图19的基础上,本公开实施例提供的一种去除部分导电层200后所得的结构示意图,其中,图20中的左图为俯视示意图,图20中的右图为在左图中的虚线方向的主视示意图。如图19和图20所示,将位于顶部的第三隔离结构180上方的导电层200和位于初始介质沟槽两侧和下方的导电层200去除,这里,可以采取回刻蚀(etch back)的方式去除掉部分导电层200。
这时候,对于剩余的导电层200,其可以包括位于电容沟槽中的上电极1121和下电极1123,以及位于位线沟槽内的初始位线结构111A,在上电极1121和下电极1123之间还存在介质沟槽。
由于位线沟槽内的导电层200是完全填充的,而位于电容沟槽内的导电层200是部分填充的。这样,在进行回刻蚀时,在垂直方向,电容沟槽内的导电层200会被去除得较多,而位线沟槽内的导电层200会被去除得较少,从而使得初始位线结构111A的高度会略高于上电极1121和下电极1123的高度。
在介质沟槽中形成介质层,并使得介质层和导电层的顶面处于同一平面。在形成介质层时,首先在导电层上方和第三隔离结构180上方形成初始介质层。参见图21,其示出了本公开实施例提供的一种形成初始介质层210后所得的结构示意图,其中,图21中的左图为俯视示意图,图21中的右图为在左图中的虚线方向的主视示意图。如图21所示,初始介质层210完全填充介质沟槽,并覆盖上电极1121、下电极1123、初始位线结构111A和第三隔离结构180。其中,初始介质层210的材料可以包括high k材料,其形成方式可以为沉积形成。如图21所示,初始介质层210可以部分填充电容沟槽和位线沟槽。
参见图21~22,将电容沟槽和位线沟槽内的部分初始介质层210去除。图22为在图21的基础上,本公开实施例提供的一种去除部分初始介质层210后所得的结构示意图,其中,图22中的左图为俯视示意图,图22中的右图为在左图中的虚线方向的主视示意图。如图21和图22所示,在电容沟槽中,位于上电极1121和下电极1123上方的初始介质层210被全部去除,在位线沟槽中,初始介质层210被部分去除,去除初始介质层210的方式可以为回刻蚀。
如图23所示,在初始介质层210上方形成硬掩膜结构220(Spin On Hardmask,SOH),并在SOH 220上方形成第四光阻层230。参见图23,其示出了本公开实施例提供的一种形成第四光阻层230后所得的结构示意图,其中,图23中的左图为俯视示意图,图23中的右图为在左图中的虚线方向的主视示意图。如图23所示,SOH 220完全填充初始介质层210、上电极1121和下电极1123上方的位线沟槽和电容沟槽,并覆盖顶部的初始介质层210。第四光阻层230形成于SOH 220上方,并具有第四图案。
以第四光阻层230为掩膜,将第四图案进行转移,并去除位于位线沟槽内的初始介质层210和部分初始位线结构111A。参见图24,其示出了本公开实施例提供的一种转移第四图案后所得的结构示意图,其中,图24中的左图为俯视示意图,图24中的右图为在左图中的虚线方向的主视示意图。如图24所示,第四图案被转移至SOH 220和顶部的第三隔离结构180表面的部分初始介质层210中,将位于位线沟槽内的SOH 220和初始介质层210去除,去除方式可以为回刻蚀。
在一些实施例中,在去除位于位线结构的顶面和电容结构的顶面上的衬底层、第一掩膜层和第二掩膜层,形成一层存储结构之前,该方法还可以包括:
去除位线沟槽内的部分导电层,以使位线结构的导电层与电容结构的导电层处于同一平面。
需要说明的是,如图24所示,在形成一层存储结构之前,还需要对位线沟槽内的部分导电层200去除,也就是将初始位线结构111A部分去除,使其高度减小一部分至与上电极1121和下电极1123的顶部为同一平面,得到位线结构111。
参见图24~25,将第四光阻层230和其余的SOH 220去除,得到顶面平齐的电容结构112和位线结构111。图25为在图24的基础上,本公开实施例提供的一种去除SOH 220后所得的结构示意图,其中,图25中的左图为俯视示意图,图25中的右图为在左图中的虚线方向的主视示意图。如图24和图25所示,保留于电容沟槽中的初始介质层210形成介质层1122,介质层1122、上电极1121和下电极1123共同组成电容结构112,且电容结构112和位线结构111的顶面平齐。
这样,使电容结构112和位线结构111的顶面位于同一平面,使得能够在顶面上方继续易于形成更多层的存储结构,有利于提高半导体结构的集成度。
如图26所示,在电容沟槽和位线沟槽内,以及顶部的第三隔离结构180和初始介质层210的表面形成氧化结构240。参见图26,其示出了本公开实施例提供的一种形成氧化结构240所得的结构示意图,其中,图26中的左图为俯视示意图,图26中的右图为在左图中的虚线方向的主视示意图。如图26所示,氧化结构240完全填充剩余的位线沟槽和电容沟槽,且覆盖顶部的初始介质层210和第三隔离结构180。
其中,氧化结构240的结构可以包括氧化硅,其形成方式可以为低温氧化物填充。由于氧化结构240与第一掩膜层150的材料可以相同,因此,在图26中可以将两者以相同的填充图案示出。
参见图26和图27,将位线结构111和电容结构112的顶部平面之上的衬底层140、第一掩膜层150、第二掩膜层160、第三隔离结构180以及氧化结构240均去除,得到一层存储结构110。图27在图26的基础上,本公开实施例提供的一种形成一层存储结构110后所得的结构示意图,其中,图27中的左图为俯视示意图,图27中的右图为在左图中的虚线方向的主视示意图。其中,去除衬底层140的方式可以为回刻蚀。
如图27所示,在一层存储结构110中,包括至少一个位线结构111和至少一对电容结构112。在图27中,示出了一个位线结构111和一对电容结构112,在实际生产中,可以结合实际需求,按照这种排布方式形成多个位线结构111和多对电容结构112。
在这种实现方式中,如图27所示,存储结构110的底部还包括第三隔离结构180,通过第三隔离结构180,可以在各元器件之间起到良好的绝缘隔绝作用。
对于位线结构111和电容结构112的形成方式,在另一种实现方式中,于位线沟槽内形成位线结构,并于电容沟槽内形成电容结构,可以包括:
于至少一个位线沟槽和至少一对电容沟槽内填充导电层,导电层填充满位线沟槽,且形成于电容沟槽内的导电层包括上电极和下电极两部分,上电极和下电极之间存在介质沟槽;
于介质沟槽内形成介质层,且介质层和导电层的顶面处于同一平面;其中,位线结构由位线沟槽内的导电层组成,电容结构由电容沟槽内的上电极、下电极和介质层组成。
需要说明的是,与前一实现方式的不同之处在于,本公开实施例还可以不形成第三隔离结构,而是直接在位线沟槽和电容沟槽中形成导电层。参见图28,其示出了本公开实施例提供的一种形成导电层200后所得的结构示意图二,其中,图28中的左图为俯视示意图,图28中的右图为在左图中的虚线方向的主视示意图。后续形成步骤可以参照前述图19~27以及相关描述而理解,这里不再赘述。在这种实现方式中,最终得到的存储结构110中不包括第三隔离结构。
在这种实现方式下,由于不需要形成第三隔离结构,使得工艺过程更简单。
进一步地,当需要形成多层存储结构时,则继续在前述形成的存储结构上方重复形成隔离层和存储结构的步骤,直至得到N层存储结构。
参见图29,其示出了本公开实施例提供的一种形成第二层隔离层130后所得的结构示意图,其中,图29中的左图为俯视示意图,图29中的右图为在左图中的虚线方向的主视示意图。如图29所示,在第一层存储结构110上方继续形成一层隔离层130。
参见图30,其示出了本公开实施例提供的一种形成第二层衬底层140后所得的结构示意图,其中,图30中的左图为俯视示意图,图30中的右图为在左图中的虚线方向的主视示意图。如图30所示,在第二层隔离层130上方形成第二层衬底层140。
如图31所示,在第二层衬底层140中形成第二层存储结构110。参见图31,其示出了本公开实施例提供的一种形成第二层存储结构110后所得的结构示意图,其中,图31中的左图为俯视示意图,图31中的右图为在左图中的虚线方向的主视示意图。如图31所示,在第一层存储结构110中,包括第三隔离结构180,在第二层存储结构110中,不包括第三隔离结构180。
参见图32,其示出了本公开实施例提供的一种形成第三层存储结构110后所得的结构示意图,其中,图32中的左图为俯视示意图,图32中的右图为在左图中的虚线方向的主视示意图。如图32所示,在第一层存储结构110中,包括第三隔离结构180,在第二层存储结构110和第三层存储结构110中,不包括第三隔离结构180。
这样,通过多个隔离层130将多个存储结构110进行隔离,从而能够形成多层存储结构110堆叠的半导体结构,增加了半导体结构的存储密度。
S103、于至少一层存储结构中形成多个字线结构,且多个字线结构穿过至少一层存储结构,多个字线结构均沿第二方向延伸,第二方向垂直于衬底表面。
以至少一层存储结构为三层存储结构为例进行示例性说明,形成穿过至少一层存储结构的多个字线结构,多个字线结构沿第二方向延伸,且第二方向表示垂直于衬底平面的方向。
在一些实施例中,于至少一层存储结构中形成多个字线结构,可以包括:
于至少一层存储结构中形成第一隔离结构和第二隔离结构,第一隔离结构用于隔离多个电容结构,第二隔离结构用于隔离多个字线结构。
需要说明的是,在形成多个字线结构时,可以在至少一层存储结构中形成第一隔离结构和第二隔离结构,其中,第一隔离结构用于将多个电容结构进行隔离,第二隔离结构用于将多个字线结构进行隔离。这样,通过第一隔离结构和第二隔离结构的隔离,有效增加了位线结构以及电容结构的数量。
在一些实施例中,于至少一层存储结构中形成第一隔离结构和第二隔离结构,可以包括:
对至少一层存储结构进行第一图案化处理,形成至少一对第一沟槽;其中,每一对第一沟槽均沿位线结构对称分布,且第一沟槽包括第一部分和第二部分,相邻第二部分之间形成有有源层,有源层包括源极区、漏极区和沟道层;
于第一部分中形成第一隔离结构,并于第二部分中形成初始第二隔离结构。
需要说明的是,在至少一层存储结构中形成第一隔离结构和第二隔离结构时,可以首先对至少一层存储结构进行第一图案化处理,从而形成至少一对第一沟槽,并将第一隔离结构和第二隔离结构形成于第一沟槽中。
进一步地,在一些实施例中,对至少一层存储结构进行第一图案化处理,形成至少一对第一沟槽,可以包括:
于至少一层存储结构上形成第一光阻层;其中,第一光阻层包括至少一对第一图案,每一对第一图案均沿位线结构对称分布,第一图案包括第一形状和第二形状;
以至少一对第一图案为掩膜图形化至少一层存储结构,形成第一沟槽的第一部分和第二部分,第一部分将同一层电容结构隔离为多个电容结构,第二部分暴露衬底、多个电容结构的侧壁和多个位线结构的侧壁;
去除第一光阻层。
需要说明的是,在形成第一沟槽时,首先在至少一层存储结构上方形成第一光阻层,然后以第一光阻层为掩膜对至少一层存储结构进行图案化处理,以得到第一沟槽。
参见图33,其示出了本公开实施例提供的一种形成第一沟槽后所得的结构示意图,其中,图33中的(a)为俯视示意图,图33中的(b)为在(a)中的AA'方向的主视示意图,图33的(c)为在(a)中的DD'方向的主视示意图。如图33所示,在至少一层存储结构110上方形成第一光阻层250,其包括至少一对第一图案,且每一对第一图案均沿位线结构111对称分布。
对于第一图案,参见图34,其示出了本公开实施例提供的一种第一图案的结构示意图。如图34所示,第一图案包括第一形状2501和第二形状2502。
以第一图案为掩膜将至少一层存储结构110图案化,将第一形状2501和第二形状2502转移到至少一层存储结构110时,可以对至少一层存储结构110和至少一层隔离层130进行刻蚀,得到至少一对第一沟槽。
其中,转移第一形状2501形成第一沟槽的第一部分,转移第二形状2502形成第一沟槽的第二部分。这时候,电容结构112被分割为多个电容结构,第二部分暴露衬底100、电容结构112的侧壁和位线结构111的侧壁。
在第一图案的转移过程中,如图33所示,衬底100还可能被部分去除。
在形成第一沟槽之后,在第一沟槽的第一部分中形成第一隔离结构,在第一沟槽的第二部分中形成初始第二隔离结构。
参见图35,其示出了本公开实施例提供的一种形成第一隔离结构1131和初始第二隔离结构1132A后所得的结构示意图,其中,图35中的(a)为俯视示意图,图35中的(b)为在(a)中的BB'方向的主视示意图,图35的(c)为在(a)中的DD'方向的主视示意图。如图35所示,可以通过在第一部分和第二部分中沉积low k材料的方式形成第一隔离结构1131和初始第二隔离结构1132A。
第一隔离结构1131将多个电容结构112隔离开,从而使得在一层存储结构110中,能够形成多个电容结构112,增加了半导体结构中的电容结构的数量。
在两个相邻的初始第二隔离结构1132A之间,形成有有源层,有源层包括沟道层1201以及源极区和漏极区。其中,在形成第一沟槽的过程中,部分衬底层140被去除,保留下的衬底层140即为沟道层1201,俯视示意图中,在沟道层1201的左侧和右侧分别包括源极区和漏极区。
在一些实施例中,多个字线结构可以包括多个栅极结构,多个栅极结构可以包括多个沟道层、多个栅介质层和多个栅导电层;
于至少一层存储结构中形成多个字线结构,可以包括:
对初始第二隔离结构进行第二图案化处理,形成至少一对第二沟槽,至少一对第二沟槽暴露出部分多个沟道层,剩余的初始第二隔离结构形成第二隔离结构;
于暴露出的部分多个沟道层表面形成多个栅介质层;
于多个栅介质层表面形成多个栅导电层,多个栅介质层和多个栅导电层填充满至少一对第二沟槽。
需要说明的是,在形成字线结构时,可以首先在初始第二隔离结构1132A中形成至少一对第二沟槽,然后在被第二沟槽所暴露的沟道层的表面形成多个栅介质层,这时候,被保留的初始第二隔离结构1132A即为第二隔离结构。在第二沟槽的其余空间中,形成栅导电层,使得第二沟槽被完全填充。
对于第二沟槽的形成,在一些实施例中,对初始第二隔离结构进行第二图案化处理,形成至少一对第二沟槽,可以包括:
于至少一层存储结构和初始第二隔离结构上形成第二光阻层;其中,第二光阻层包括至少一对第二图案,每一对第二图案均沿位线结构对称分布,且第二图案形成于初始第二隔离结构上;
以至少一对第二图案为掩膜图形化初始第二隔离结构,形成至少一对第二沟槽;
去除第二光阻层。
需要说明的是,在形成第二沟槽时,首先形成一层第二光阻层,第二光阻层具有第二图案,以第二图案为掩膜对第二隔离结构进行图形化,从而得到第二沟槽,最后去除第二光阻层。
参见图36,其示出了本公开实施例提供的一种形成第二光阻层260后所得的结构示意图,其中,图36中的左图为俯视示意图,图36中的右图为在左图的AA'方向的主视示意图。如图36所示,第二光阻层260具有至少一对第二图案,每一对第二图案均沿位线结构111对称分布,且第二图案形成于初始第二隔离结构1132A上,并暴露部分初始第二隔离结构1132A。
将第二图案转移至初始第二隔离结构1132A中,得到至少一对第二沟槽,这里,可以对初始隔离结构1132A进行刻蚀以得到至少一对第二沟槽。参见图37,其示出了本公开实施例提供的一种形成第二沟槽后所得的结构示意图,其中,图37中的(a)为俯视示意图,图37中的(b)为在(a)的AA'方向的主视示意图,图37中的(c)为在(a)的BB'方向的主视示意图。如图37所示,在图36的基础上,将第二图案进行转移并去除第二光阻层260后,形成的至少一对第二沟槽暴露衬底100,且衬底100被部分去除。在左图中,由于沟道层1201与衬底100可以为相同的材料,为了进行区分,将两者以点划线分开。沟道层1201的高度与电容结构112和位线结构111相同,而衬度100则仅位于底部,虽然在俯视图中,沟道层1201和衬底100以相同填充表示,但是衬底上方为第二沟槽,还未有器件形成。
这时候,保留下来的初始第二隔离结构1132A即为第二隔离结构1132。对于第一隔离结构1131和第二隔离结构1132的具体形态,可以参照前述的图6和图7。
在形成至少一对第二沟槽之后,多个沟道层1201的侧壁被至少一对第二沟槽暴露,在被至少一对第二沟槽暴露的多个沟道层1201的表面形成多个栅介质层。参见图38,其示出了本公开实施例提供的一种形成栅介质层1202后所得的结构示意图,其中,图38中的(a)为俯视示意图,图38中的(b)为在(a)的AA'方向的主视示意图,图38中的(c)为在(a)的CC'方向的主视示意图。如图38所示,栅介质层1202形成于被第二沟槽暴露的沟道层1201的表面,由于栅介质层1202可以通过氧化生长的方式形成,衬底100与沟道层1201的材料可以相同,因此,栅介质层1202还形成于被第二沟槽暴露的衬底100的表面。其中,栅介质层1202的材料可以包括氧化硅。
还需要说明的是,由于栅介质层1202不仅形成于沟道层1202的侧壁表面,还形成于衬底100的上表面,因此在俯视图中,分别形成于沟道层1202的侧壁表面和衬底100的上表面的栅介质层1202无明显区分。为了示出两者形成区域的不同,如图38中的(a)所示,在栅介质层1202中画出一虚线,虚线与沟道层1202之间的表示形成于沟道层1201侧壁表面的栅介质层1201,另一部分则表示形成于衬底100上表面的栅介质层1202。
如图38中的(b)所示,形成于衬底100上表面的栅介质层1202仅位于衬底100上表面中的一部分,即第二沟槽底部的一层;如图38中的(c)所示,形成于沟道层1201侧壁表面的栅介质层1202的高度与第二沟槽高度一致。
在多个栅介质层1202的表面,也就是至少一对第二沟槽中的空余空间,形成多个栅导电层,得到半导体结构,半导体结构的结构示意图参照前述图1~5。在图1中,将第一隔离结构1131和第二隔离结构1132的整体记作隔离结构113,如图1和图2所示,在多个栅介质层1202的表面形成多个栅导电层1203,且多个栅介质层1202和多个栅导电层1203将至少一对第二沟槽填充满。其中,栅导电层1203可以通沉积氮化钛的方式形成,如果在半导体结构的顶部形成的栅导电层1203较多,还可以通过化学机械抛光(Chemical MechanicalPolishing,CMP)的方式将多余的栅导电层1203去除。
这样,多个沟道层1201、多个栅介质层1202和多个栅导电层1203可以组成多个栅极结构1204,多个栅极结构1204包含于多个字线结构120中,在本公开实施例的附图中,可以用栅极结构1204表示字线结构120。
通过第一隔离结构1131的隔离,形成多个电容结构112,通过第二隔离结构1132的隔离,形成多个字线结构120,能够有效增加半导体结构中1T1C元件的数量。
对于本实施例中未披露的细节,可以参照前述半导体结构的实施例而理解。
本公开实施例提供了一种半导体结构的制备方法,通过提供衬底;于衬底上形成至少一层存储结构;其中,每一层存储结构均包括位线结构和对称分布于位线结构两侧的多个电容结构,多个电容结构和位线结构均沿第一方向延伸,第一方向平行于衬底表面;于至少一层存储结构中形成多个字线结构,且多个字线结构穿过至少一层存储结构,多个字线结构均沿第二方向延伸,第二方向垂直于衬底表面。这样,本方法制备的半导体结构中可以包括多层存储结构,在每一层存储结构中,电容结构在位线结构的两侧对称分布,且电容结构和位线结构的延伸方向平行于衬底表面,在至少一层存储结构中,形成有多个字线结构,且多个字线结构的延伸方向垂直于衬底平面;从而使得字线结构、位线结构以及电容结构之间形成3D堆叠,得到具有3D结构的半导体结构,并增加了半导体结构中单位区域1T1C元件的数量,进而增加了半导体结构的存储密度。
本公开的又一实施例中,参见图39,其示出了本公开实施例提供的一种半导体存储器40的结构示意图。如图39所示,该半导体存储器40可以包括前述任一项实施例所述的半导体结构。
进一步地,半导体存储器40可以包括DRAM。
对于该半导体存储器40,由于其包括前述实施例所述的半导体结构,从而其存储密度能够显著提高,以满足更高密度的存储需求。
以上所述,仅为本公开的较佳实施例而已,并非用于限定本公开的保护范围。
需要说明的是,在本公开中,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述,不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法,在不冲突的情况下可以任意组合,得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征,在不冲突的情况下可以任意组合,得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征,在不冲突的情况下可以任意组合,得到新的方法实施例或设备实施例。
以上所述,仅为本公开的具体实施方式,但本公开的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本公开揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本公开的保护范围之内。因此,本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种半导体结构,其特征在于,所述半导体结构包括:
衬底;
形成于所述衬底上的至少一层存储结构;其中,每一层所述存储结构均包括位线结构和对称分布于所述位线结构两侧的多个电容结构,所述多个电容结构和所述位线结构均沿第一方向延伸,所述第一方向平行于所述衬底表面;
形成于所述至少一层存储结构中的多个字线结构,且所述多个字线结构穿过所述至少一层存储结构,所述多个字线结构均沿第二方向延伸,所述第二方向垂直于所述衬底表面。
2.根据权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括形成于所述至少一层存储结构中的第一隔离结构和第二隔离结构;其中,所述第一隔离结构用于隔离所述多个电容结构,所述第二隔离结构用于隔离所述多个字线结构。
3.根据权利要求2所述的半导体结构,其特征在于,所述多个字线结构包括多个栅极结构,所述多个栅极结构包括多个沟道层、多个栅介质层和多个栅导电层;其中,
所述多个沟道层通过源极或漏极分别电连接所述多个电容结构和所述多个位线结构;
所述多个栅介质层位于所述多个沟道层的部分表面;
所述多个栅导电层位于所述多个栅介质层的部分表面。
4.根据权利要求3所述的半导体结构,其特征在于,所述栅极结构包括环绕栅结构。
5.根据权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括至少一层隔离层,所述至少一层隔离层用于隔离每一层所述存储结构。
6.根据权利要求1所述的半导体结构,其特征在于,所述电容结构包括上电极、介质层和下电极,且所述介质层位于所述上电极和所述下电极之间。
7.根据权利要求1所述的半导体结构,其特征在于,所述位线结构的宽度小于所述电容结构的宽度。
8.一种半导体结构的制备方法,其特征在于,所述方法包括:
提供衬底;
于所述衬底上形成至少一层存储结构;其中,每一层所述存储结构均包括位线结构和对称分布于所述位线结构两侧的多个电容结构,所述多个电容结构和所述位线结构均沿第一方向延伸,所述第一方向平行于所述衬底表面;
于所述至少一层存储结构中形成多个字线结构,且所述多个字线结构穿过所述至少一层存储结构,所述多个字线结构均沿第二方向延伸,所述第二方向垂直于所述衬底表面。
9.根据权利要求8所述的方法,其特征在于,于所述至少一层存储结构中形成多个字线结构,包括:
于所述至少一层存储结构中形成第一隔离结构和第二隔离结构,所述第一隔离结构用于隔离所述多个电容结构,所述第二隔离结构用于隔离所述多个字线结构。
10.根据权利要求9所述的方法,其特征在于,于所述至少一层存储结构中形成第一隔离结构和第二隔离结构,包括:
对所述至少一层存储结构进行第一图案化处理,形成至少一对第一沟槽;其中,每一对所述第一沟槽均沿所述位线结构对称分布,且所述第一沟槽包括第一部分和第二部分,相邻所述第二部分之间形成有有源层,所述有源层包括源极区、漏极区和沟道层;
于所述第一部分中形成所述第一隔离结构,并于所述第二部分中形成初始第二隔离结构。
11.根据权利要求10所述的方法,其特征在于,所述对所述至少一层存储结构进行第一图案化处理,形成至少一对第一沟槽,包括:
于所述至少一层存储结构上形成第一光阻层;其中,所述第一光阻层包括至少一对第一图案,每一对所述第一图案均沿所述位线结构对称分布,所述第一图案包括第一形状和第二形状;
以所述至少一对第一图案为掩膜图形化所述至少一层存储结构,形成所述第一沟槽的所述第一部分和所述第二部分,所述第一部分将同一层所述电容结构隔离为多个所述电容结构,所述第二部分暴露所述衬底、所述多个电容结构的侧壁和所述多个位线结构的侧壁;
去除所述第一光阻层。
12.根据权利要求10所述的方法,其特征在于,所述多个字线结构包括多个栅极结构,所述多个栅极结构包括多个沟道层、多个栅介质层和多个栅导电层;
于所述至少一层存储结构中形成多个字线结构,包括:
对所述初始第二隔离结构进行第二图案化处理,形成至少一对第二沟槽,所述至少一对第二沟槽暴露出部分所述多个沟道层,剩余的所述初始第二隔离结构形成所述第二隔离结构;
于暴露出的部分所述多个沟道层表面形成多个栅介质层;
于所述多个栅介质层表面形成多个栅导电层,所述多个栅介质层和所述多个栅导电层填充满所述至少一对第二沟槽。
13.根据权利要求12所述的方法,其特征在于,所述对所述初始第二隔离结构进行第二图案化处理,形成至少一对第二沟槽,包括:
于所述至少一层存储结构和所述初始第二隔离结构上形成第二光阻层;其中,所述第二光阻层包括至少一对第二图案,每一对所述第二图案均沿所述位线结构对称分布,且所述第二图案形成于所述初始第二隔离结构上;
以所述至少一对第二图案为掩膜图形化所述初始第二隔离结构,形成所述至少一对第二沟槽;
去除所述第二光阻层。
14.根据权利要求8所述的方法,其特征在于,所述至少一层存储结构的数量为N层,于所述衬底上形成至少一层存储结构,包括:
于所述衬底上形成隔离层,并于所述隔离层上形成一层所述存储结构;
重复形成所述隔离层和一层所述存储结构的步骤,直至形成N层所述存储结构。
15.根据权利要求14所述的方法,其特征在于,于所述衬底上形成隔离层,并于所述隔离层上形成一层所述存储结构,包括:
于所述衬底上形成隔离层和衬底层;
于所述衬底层上形成第一掩膜层和第二掩膜层;
对所述衬底层、所述第一掩膜层和所述第二掩膜层进行第三图案化处理,形成至少一个位线沟槽和至少一对电容沟槽,所述至少一个位线沟槽和所述至少一对电容沟槽暴露所述隔离层,且每一对所述电容沟槽对称分布于所述位线沟槽的两侧,所述位线沟槽的宽度小于所述电容沟槽的宽度;
于所述位线沟槽内形成所述位线结构,并于所述电容沟槽内形成所述电容结构,且所述位线结构的顶面与所述电容结构的顶面位于同一平面;
去除位于所述位线结构的顶面和所述电容结构的顶面上的所述衬底层、所述第一掩膜层和所述第二掩膜层,形成一层所述存储结构。
16.根据权利要求15所述的方法,其特征在于,于所述位线沟槽内形成所述位线结构,并于所述电容沟槽内形成所述电容结构,包括:
于所述至少一个位线沟槽和所述至少一对电容沟槽内填充导电层,所述导电层填充满所述位线沟槽,且形成于所述电容沟槽内的所述导电层包括上电极和下电极两部分,所述上电极和所述下电极之间存在介质沟槽;
于所述介质沟槽内形成介质层,且所述介质层和所述导电层的顶面处于同一平面;其中,所述位线结构由所述位线沟槽内的导电层组成,所述电容结构由所述电容沟槽内的上电极、下电极和介质层组成。
17.根据权利要求15所述的方法,其特征在于,于所述位线沟槽内形成所述位线结构,并于所述电容沟槽内形成所述电容结构,包括:
于所述第二掩膜层和所述隔离层上形成第三隔离结构;
于所述至少一个位线沟槽、所述至少一对电容沟槽内以及所述第三隔离结构的表面形成导电层,且形成于所述电容沟槽内的所述导电层包括上电极和下电极两部分,所述上电极和所述下电极之间存在介质沟槽;
于所述介质沟槽内形成介质层,且所述介质层和所述导电层的顶面处于同一平面;其中,所述位线结构由所述位线沟槽内的导电层组成,所述电容结构由所述电容沟槽内的上电极、下电极和介质层组成。
18.根据权利要求16所述的方法,其特征在于,在所述去除位于所述位线结构的顶面和所述电容结构的顶面上的所述衬底层、所述第一掩膜层和所述第二掩膜层,形成一层所述存储结构之前,所述方法还包括:
去除所述位线沟槽内的部分所述导电层,以使所述位线结构的所述导电层与所述电容结构的所述导电层处于同一平面。
19.一种半导体存储器,其特征在于,所述半导体存储器至少包括如权利要求1至7任一项所述的半导体结构。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116033750A (zh) * 2023-03-29 2023-04-28 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法
WO2023130542A1 (zh) * 2022-01-10 2023-07-13 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器
WO2023201849A1 (zh) * 2022-04-21 2023-10-26 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023221301A1 (zh) * 2022-05-20 2023-11-23 长鑫存储技术有限公司 一种半导体结构的制作方法及其结构
WO2024021533A1 (zh) * 2022-07-27 2024-02-01 长鑫存储技术有限公司 半导体结构及其形成方法
WO2024045266A1 (zh) * 2022-08-29 2024-03-07 长鑫存储技术有限公司 半导体结构的制作方法及其结构
WO2024082391A1 (zh) * 2022-10-19 2024-04-25 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890371A (zh) * 2018-09-07 2020-03-17 英特尔公司 用于存储器单元的结构和方法
CN110896074A (zh) * 2018-09-12 2020-03-20 长鑫存储技术有限公司 集成电路存储器及其制造方法
CN111435661A (zh) * 2019-01-14 2020-07-21 英特尔公司 3d 1t1c堆叠dram结构及制造方法
CN112216696A (zh) * 2019-07-12 2021-01-12 爱思开海力士有限公司 竖直存储器件
US20210249415A1 (en) * 2020-02-10 2021-08-12 Applied Materials, Inc. 3-d dram structures and methods of manufacture
CN113903735A (zh) * 2020-06-22 2022-01-07 中国科学院微电子研究所 具有双层电容结构的dram、半导体器件及其制造方法
CN113903709A (zh) * 2020-06-22 2022-01-07 长鑫存储技术有限公司 存储器的形成方法及存储器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023744B (zh) * 2022-01-10 2022-03-25 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890371A (zh) * 2018-09-07 2020-03-17 英特尔公司 用于存储器单元的结构和方法
CN110896074A (zh) * 2018-09-12 2020-03-20 长鑫存储技术有限公司 集成电路存储器及其制造方法
CN111435661A (zh) * 2019-01-14 2020-07-21 英特尔公司 3d 1t1c堆叠dram结构及制造方法
CN112216696A (zh) * 2019-07-12 2021-01-12 爱思开海力士有限公司 竖直存储器件
US20210249415A1 (en) * 2020-02-10 2021-08-12 Applied Materials, Inc. 3-d dram structures and methods of manufacture
CN113903735A (zh) * 2020-06-22 2022-01-07 中国科学院微电子研究所 具有双层电容结构的dram、半导体器件及其制造方法
CN113903709A (zh) * 2020-06-22 2022-01-07 长鑫存储技术有限公司 存储器的形成方法及存储器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023130542A1 (zh) * 2022-01-10 2023-07-13 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器
WO2023201849A1 (zh) * 2022-04-21 2023-10-26 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023221301A1 (zh) * 2022-05-20 2023-11-23 长鑫存储技术有限公司 一种半导体结构的制作方法及其结构
WO2024021533A1 (zh) * 2022-07-27 2024-02-01 长鑫存储技术有限公司 半导体结构及其形成方法
WO2024045266A1 (zh) * 2022-08-29 2024-03-07 长鑫存储技术有限公司 半导体结构的制作方法及其结构
WO2024082391A1 (zh) * 2022-10-19 2024-04-25 长鑫存储技术有限公司 半导体结构及其形成方法
CN116033750A (zh) * 2023-03-29 2023-04-28 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法

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