CN110890371A - 用于存储器单元的结构和方法 - Google Patents

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Abstract

本文公开了存储器单元和存储器阵列，以及相关的方法和装置。例如，在一些实施例中，存储器装置可以包含：具有表面的支撑件；以及在支撑件的表面上的存储器单元的三维阵列，其中各个存储器单元包含晶体管和电容器，并且单个存储器单元中的晶体管的沟道平行于表面定向。

Description

用于存储器单元的结构和方法
背景技术
一些存储器单元可以包含电容器，其充电状态（即充电或放电）指示存储在单元中的比特（即“0”或“1”）。
附图说明
实施例通过结合附图的如下详细描述将容易理解。为了促进此描述，相似的附图标记标示相似的结构元件。实施例在附图的各图中作为示例而非作为限制进行图示。
图1A-1F是根据各种实施例的存储器阵列的各种视图。
图2A-2B、3A-3B、4A-4C、5A-5B、6A-6B、7-10、11A-11D、12A-12D、13A-13D、14A-14D、15A-15D、16A-16D、17A-17D、18A-18D、19A-19D、20A-20D、21A-21E和22A-22E图示了根据各种实施例的制造图1的存储器阵列的示例过程中的级。
图23是根据各种实施例的另一示例存储器阵列的视图。
图24是包含根据本文公开的实施例中的任一实施例的存储器阵列的存储器装置的示意图示。
图25是可以包含根据本文公开的实施例中的任一实施例的存储器阵列的晶片和管芯的顶视图。
图26是可以包含根据本文公开的实施例中的任一实施例的存储器阵列的集成电路（IC）装置的侧横截面视图。
图27是可以包含根据各种实施例的存储器阵列的IC封装的侧横截面视图。
图28是可以包含根据本文公开的实施例中的任一实施例的存储器阵列的IC装置组件的侧横截面视图。
图29是可以包含根据本文公开的实施例中的任一实施例的存储器阵列的示例电气装置的框图。
具体实施方式
本文公开了存储器单元和存储器阵列，以及相关的方法和装置。例如，在一些实施例中，存储器装置可以包含：具有表面的支撑件；以及支撑件的表面上的存储器单元的三维阵列，其中各个存储器单元包含晶体管和电容器，并且单个存储器单元中的晶体管的沟道平行于表面定向。
不同类型的常规存储器装置可表现出不同的相对优势和劣势。例如，一些常规动态随机存取存储器（DRAM）装置可以实现比3D“与非”装置更高的读/写速度，但是可以具有更小的可实现包装密度（每单位体积的存储器单元的数量）。这些DRAM装置中的一些包含存储器单元，存储器单元具有相对于底层衬底纵向定向和布置的一个晶体管和一个电容器。在这样的装置中，晶体管的沟道纵向定向（即，垂直于底层支撑件的表面），并且从而可以实现x-y密度的增加，而不必降低沟道的长度。然而，这种设计在它们的可制造性上受到限制；由于与光刻、对准容差和制造工艺集成的复杂度关联的约束和成本，这种存储器单元的许多叠层实际上不能叠层。
本文公开了其中存储器单元包含水平布置的晶体管和电容器（例如，晶体管的沟道平行于底层支撑件的表面定向）的存储器阵列以及制造这种存储器阵列的方法，该方法相对于一些现有方法表现出显著降低的集成复杂度。如下文进一步讨论的，本文公开的存储器阵列可以使用三个高蚀刻选择性层、选择性腔蚀刻和腔填充的许多均匀沉积叠层连同容易执行的光刻图案化操作来制造，以根据需要形成为许多层的“水平”存储器单元。本文公开的存储器阵列可以表现出比在常规DRAM装置中可实现的更大的包装密度（例如，接近或超过3D“与非”装置的包装密度），同时保留DRAM的快速读/写速度。
在如下详细描述中，参考形成其一部分的附图，其中通篇相似的标记标示相似的部分，并且其中作为图示示出了可实践的实施例。要理解到，可利用其他实施例，并且在不脱离本公开范围的情况下可进行结构或逻辑改变。因此，如下详细描述不要被理解为限制意义。
各种操作可以以最有助于理解要求权利的主题的方式依次被描述为多个分立动作或操作。然而，描述的次序不应该被视为暗示这些操作一定是次序相关的。尤其，这些操作可以不按呈现的次序执行。所描述的操作可以按与所描述的实施例不同的次序执行。在附加实施例中，可以执行各种附加操作，和/或可以省略所描述的操作。
为了本公开的目的，短语“A和/或B”意味着（A）、（B）或（A和B）。为了本公开的目的，短语“A、B和/或C”意味着（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）。附图不一定按比例绘制。尽管附图中的许多附图都图示了具有平坦壁和直角拐角的直线结构，但这仅仅是为了便于图示，并且使用这些技术制作的实际装置将呈现出圆角、表面粗糙和其他特征。
该描述使用短语“在一实施例中”或“在实施例中”，它们可以各指的是相同或不同实施例中的一个或多个。更进一步，如关于本公开实施例所使用的术语“包括”、“包含”、“具有”等是同义词。如本文中所用，“封装”和“IC封装”是同义词。当用于描述尺寸范围时，短语“在X和Y之间”表示包含X和Y的范围。为了方便起见，短语“图1”可用于指代图1A-1F的附图的集合，短语“图2”可用于指代图2A-2B的附图的集合等。如本文中所用，当用于蚀刻一种材料的蚀刻剂基本上不蚀刻另一种材料，使选择性蚀刻一种材料而不蚀刻另一种材料能够实现时，两种或更多种材料被说成“蚀刻选择性”或具有“足够的蚀刻选择性”。
图1从各种透视图示了示例存储器阵列100。图1A表示通过其他子图的截面A-A的侧横截面视图，图1B表示通过其他子图的截面B-B的侧横截面视图，图1C表示通过其他子图的截面C-C的侧横截面视图，图1D表示通过其他子图的截面D-D的侧横截面视图，图1E表示顶视图，并且图1F包含图1A的视图，其中电路符号叠加在各种结构上以指示存储器阵列100的功能结构。
存储器阵列100可以包含支撑件102的表面上的存储器单元150的三维阵列。每个存储器单元150可以包含晶体管160和电容器170；图1的存储器单元150从而可以被称为一个晶体管一个电容器（1T-1C）存储器单元，并且可以是DRAM单元的示例（其中存储在存储器单元中的比特值由电容器是充电还是放电来表示）。存储器单元150可以按列（在z方向中延伸）和行（在x方向中延伸）布置。如所示，特定列中的邻近存储器单元150可以由隔离材料104间隔开，而特定行中的邻近存储器单元150可以由隔离材料130间隔开。特定列中的存储器单元150可以共享比特线148；如下文进一步讨论的，比特线148可以电耦合到关联的存储器单元150中的晶体管160的源极/漏极端。另外，每个比特线148可以由两个邻近列（如图1A中所示，在y方向中以镜像方式围绕比特线148布置）中的存储器单元150共享；从而，每个比特线148的存储器单元150的数量是存储器单元150的特定列中的存储器单元150的数量的两倍。在x方向中延伸的比特线阵列中的多个不同比特线可以通过隔离材料134彼此间隔开。
特定存储器单元150的晶体管160和电容器170可以在y方向中“并排”布置。尤其，晶体管160的沟道108可以平行于Y轴定向，在存储器单元150的电容器170和关联的比特线148之间延伸。如图1中所示，存储器单元150的晶体管160的沟道108可以垂直于关联的比特线148（其可以在z方向中延伸）定向。
存储器单元150的晶体管160可以由关联的字线116选通（例如，如本领域中已知的，施加到特定字线116的电压可以控制关联的晶体管160的沟道108的纵向传导性）。字线116可以被定向成垂直于存储器单元150的沟道108的纵向方向，并且也垂直于与存储器单元150关联的比特线148；在图1中，字线116在x方向中延伸。特定行中的存储器单元150可以共享字线116（即，字线116可以选通关联行中的存储器单元150的晶体管160）。
字线116可以通过间隔物122与贴近的比特线148间隔开，并且可以通过介入栅极电介质114与关联的晶体管160的沟道108间隔开。如图1A中所示，栅极电介质114的单个部分可以具有环绕字线116和邻近间隔物122的C形横截面。栅极电介质114的连续部分可以设置在间隔物122和关联的贴近的沟道108、字线116和贴近的沟道108、字线116和关联的电容器170（下面进一步讨论）、字线116和底层隔离材料104以及间隔物122和底层隔离材料104之间。
隔离材料106可以存在于存储器阵列100的周边，贴近于栅极电介质114。该隔离材料106可以设置在“沟道108”和隔离材料104的一部分之间；尽管在附图中标记为“沟道108”,但是在存储器阵列100周边的沟道108可以是假沟道，与存储器单元150的沟道108共享材料成分，但是不用作在存储器单元150中使用的晶体管160的一部分。类似地，在存储器阵列100的周边贴近于这些假沟道108的“字线116”可以是假字线，与和存储器单元150中的各种单元关联的有源字线116共享材料成分，但是在存储器阵列100的操作期间不用作功能字线。
如上所述，每个存储器单元150可以包含电容器170。特定存储器单元150中的电容器170可以包含第一电容器板140、第二电容器板144以及在第一电容器板140和第二电容器板144之间的电容器电介质142。存储器单元150中的电容器170的第一电容器板140可以电耦合到晶体管160的源极/漏极端（相对的源极/漏极，并且比特线148电耦合到晶体管160的源极/漏极端）。特定列（行）中的每个不同的存储器单元150可以具有不同的第一电容器板140作为其电容器170的一部分，但是可以与该特定列（行）中的其他存储器单元150的电容器170共享第二电容器板144。如图1A中所图示，第一电容器板140可以具有C形横截面。第二电容器板144可以具有主干部分144A和多个分支部分144B。每个分支部分144B可以从主干部分144A横向延伸，并且可以延伸到由关联的第一电容器板140提供的“袋”中（其间具有电容器电介质142的层）。分支部分144B可以以镜像方式分布在主干部分144A的中心x-z平面周围，如所示。
特定存储器单元150中的电容器170的电容器电介质142可以与和特定存储器单元150共享行或列的存储器单元150的电容器170的电容器电介质142在材料上连续。在一些实施例中，第二电容器板144可以在操作期间接地。图1E描绘了叠加有电路符号的图1A的视图，图示了存储器阵列100可以如何操作。
图1描绘了存储器阵列100被设置在支撑件102的表面上。如本文所使用的，“支撑件”可以指其上设置有存储器阵列100的任何底层结构材料。在一些实施例中，存储器阵列100可以是集成电路（IC）装置的装置层（例如，下面讨论的图26的IC装置1600的装置层1604）的一部分；在一些这样的“前端”实施例中，支撑件102可以包含半导体或其他材料衬底（例如，图26的衬底1602），并且晶体管160的沟道108的轴可以平行于衬底的表面定向。在一些实施例中，存储器阵列100可以被设置在IC装置的金属化叠层（例如，图26的IC装置1600的金属化叠层1619）中；在一些这样的“后端”实施例中，支撑件102可以包含半导体或其他材料衬底、装置层以及一层或多层金属化叠层，并且晶体管160的沟道108的轴可以平行于金属化叠层的层的平面定向。
如图1中所示，特定存储器单元150的晶体管160和电容器170可以沿着y方向分布，其中晶体管160的沟道108的轴平行于支撑件102的表面定向。如上所述，这种布置可以与先前的DRAM结构形成对比，在先前的DRAM结构中存储器单元的晶体管的沟道可以定向在z方向中。
本文公开的存储器阵列100的元件的尺寸可以采取任何合适的值。在一些实施例中，比特线148的宽度103可以在10纳米和50纳米之间。在一些实施例中，沟道108的长度105可以在30纳米和100纳米之间。在一些实施例中，第一电容器板140的宽度107（如图1A中所指示）可以在50纳米和400纳米之间（例如，在100纳米和400纳米之间）。在一些实施例中，第二电容器板144的主干部分144A的宽度109可以在1纳米和20纳米之间。在一些实施例中，第二电容器板144的分支部分144B的高度111可以在10纳米和100纳米之间。在一些实施例中，隔离材料104的高度113可以在10纳米和20纳米之间。在一些实施例中，沟道108的高度115可以在5纳米和50纳米之间。在一些实施例中，第一电容器板140的厚度121可以在2纳米和5纳米之间。在一些实施例中，字线116（或间隔物122）的高度119可以在5纳米和20纳米之间。在一些实施例中，栅极电介质114的厚度123可以在2纳米和20纳米之间。在一些实施例中，电容器电介质142的厚度125可以在2纳米和5纳米之间。在一些实施例中，间隔物122的宽度127可以在5纳米和20纳米之间。
本文公开的存储器阵列100的元件可以包含任何合适的材料。在一些实施例中，沟道108可以由薄膜材料形成。一些这样的材料可以在相对较低的温度被沉积，这使它们在施加在后端制作上的热预算内可沉积，以避免损坏前端部件。在一些实施例中，沟道108可以由非晶形、多晶或晶体半导体，或者非晶形、多晶或晶体半导体氧化物形成。在一些实施例中，沟道108可以由以下材料形成：非晶形、多晶或晶体的III-V族材料；非晶形、多晶或晶体硅；非晶形、多晶或晶体锗；非晶形、多晶或晶体硅锗；非晶形、多晶或晶体砷化镓；非晶形、多晶或晶体锑化铟；非晶形、多晶或晶体铟砷化镓；非晶形、多晶或晶体锑化镓；非晶形、多晶或晶体氧化锡；非晶形、多晶或晶体氧化铟镓（IGO）；或者非晶形、多晶或晶体铟镓氧化锌（IGZO）。
栅极电介质114例如可以是氧化硅、氧化铝或高k电介质，诸如氧化铪。更一般地，栅极电介质114可以包含诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。在栅极电介质114中可使用的材料的示例可包含但不限于二氧化铪、铪硅氧化物、氧化镧、铝酸镧氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钛酸锶钡、钡钛氧化物、钛酸锶氧化物、氧化钇、氧化铝、氧化钽、钽硅氧化物、铅钪钽氧化物和铌锌酸铅。在一些实施例中，栅极电介质114可以是包含多种不同材料的多层栅极电介质。
间隔物122可以由任何合适的材料形成，诸如碳掺杂的氧化物、氮化硅、氧化硅或其他碳化物或氮化物（例如，碳化硅、掺杂有碳的氮化硅以及氮氧化硅）。字线116、比特线148、第一电容器板140和第二电容器板144可以由任何合适的导电材料（诸如金属（例如，铜、钴、钨、钛、铝、钌等））形成。电容器电介质142可以包含上面参考栅极电介质114讨论的材料中的任何材料。例如，在一些实施例中，电容器电介质142可以包含氧化铪或氧化铝。隔离材料104、106、130和134可以包含任何合适的电绝缘体（例如，其可以被选择性蚀刻，如下面参考图2-22所讨论的），诸如任何合适的氧化物或氮化物。在一些实施例中，隔离材料104可以是层间电介质（ILD）材料，其可以是掺杂的或未掺杂的。
尽管特定数量的存储器单元150以及那些存储器单元150的布置，如图1中所图示的，但是存储器阵列100可以包含任何合适数量和布置的存储器单元150。例如，在一些实施例中，存储器阵列100可以在存储器单元的列中包含20和64个之间的存储器单元。在一些实施例中，存储器阵列100可以包含以16×16、32×32或其他阵列布置的列。
图2-22图示了根据各种实施例的制造图1的存储器阵列100的示例过程中的级。在图2-22中，“A”子图表示通过其他子图的截面A-A的侧横截面视图，“B”子图表示通过其他子图的截面B-B的侧横截面视图，“C”子图（当存在时）表示通过其他子图的截面C-C的侧横截面视图，“D”子图（当存在时）表示通过其他子图的截面D-D的侧横截面视图，并且“E”子图（当存在时）表示顶视图。图2-22的A、B、C、D和E子图分别类似于图1的A、B、C、D和E子图。当“A”子图不存在时（例如，在图7-10中），该图表示通过截面A-A的侧横截面视图。图2-22的元件可以采取本文公开的那些元件的实施例中的任一实施例的形式（例如，材料成分、尺寸等）。为了便于阐述，之前上面参考图1的特定元件讨论的附图标记可以在下面参考图2-22用于指代用于形成这些元件的材料。例如，下面可以参考“沟道材料108”；在下面讨论的制造操作之后，可以将“沟道材料108”形成到上面参考图1讨论的沟道108中。
图2图示了组件202。通过组件202的截面C-C的横截面视图与图2B中所示的相同，并且通过组件202的截面D-D的横截面视图与图2A中所示的相同。组件202包含支撑件102上的三种材料的重复叠层：隔离材料104、隔离材料106和沟道材料108。组件202中包含的3材料叠层的重复次数可以取决于存储器单元的特定列中期望的存储器单元150的数量；每组3材料层可以对应于特定列中的单独存储器单元150。隔离材料104、隔离材料106和沟道材料108可以使用任何合适的技术（例如，物理气相沉积（PVD）、化学气相沉积（CVD）、等离子体增强CVD （PECVD）和/或原子层沉积（ALD））来沉积。
图3图示了在组件202（图2）中形成沟槽110之后的组件204。通过组件204的截面C-C的横截面视图与图3B中所示的相同，并且通过组件204的截面D-D的横截面视图与图3A中所示的相同。沟槽110可以在Z方向中延伸穿过组件204，并且可以平行于X-Z平面。如下文进一步讨论的，沟槽110可以包含比特线148将位于存储器阵列100中的体积。可以使用任何合适的蚀刻技术来形成沟槽110（例如光刻图案化），以及本文公开的任何其他沟槽。
图4图示了在组件204（图3）上执行腔蚀刻以移除暴露在沟槽110的侧壁的隔离材料106中的一些之后的组件206。通过组件206的截面D-D的横截面视图与图4A中所示的相同。腔蚀刻可以形成凹处112，并且腔蚀刻的定时（以及其他变量）可以确定移除多少隔离材料106（以及因此确定凹处112的深度）。
图5图示了在组件206（图4）的凹陷沟槽110的侧壁上保形地沉积栅极电介质114之后的组件208。通过组件208的截面C-C的横截面视图与图4C中所示的相同，并且通过组件208的截面D-D的横截面视图与图5A中所示的相同。如所示，栅极电介质114可以覆盖凹处112的壁，并且可以沿着邻近凹处112之间的沟道材料108和隔离材料104的侧面延伸。组件208中的栅极电介质114的沉积厚度可以采取本文公开的厚度123的实施例中的任一实施例的形式。在一些实施例中，可以使用ALD技术沉积栅极电介质114。
图6图示了在用字线材料116填充组件208（图5）的凹陷沟槽110之后的组件210。通过组件210的截面C-C的横截面视图与图4C中所示的相同，并且通过组件210的截面D-D的横截面视图与图6A中所示的相同。如所示的，字线材料116可以延伸到凹处112中。
图7图示了在组件210（图6）中形成沟槽118之后的组件212。通过组件212的截面B-B的横截面视图与图6B中所示的相同，通过组件212的截面C-C的横截面视图与图4C中所示的相同，并且通过组件212的截面D-D的横截面视图与图7中所示的相同。沟槽118可以在Z方向中延伸穿过组件212，并且可以平行于X-Z平面。像沟槽110一样，沟槽118可以包含比特线148将位于存储器阵列100中的体积（如下面进一步讨论的）。如所示的，沟槽118可以移除在凹处112外部的字线材料116，在凹处112中的不同凹处中留下字线材料116的隔离部分。剩余的字线材料116可以提供上面参考图1讨论的字线116。
图8图示了在组件212（图7）上执行腔蚀刻以移除暴露在沟槽118的侧壁的字线材料116中的一些之后的组件214。通过组件214的截面B-B的横截面视图与图6B中所示的相同，通过组件214的截面C-C的横截面视图与图4C中所示的相同，并且通过组件214的截面D-D的横截面视图与图8中所示的相同。腔蚀刻可以形成凹处120，并且腔蚀刻的定时（以及其他变量）可以确定移除多少字线材料116（以及因此确定凹处120的深度）。
图9图示了在用间隔物材料122填充组件214（图8）的凹陷沟槽118之后的组件216。通过组件216的截面B-B的横截面视图与图6B中所示的相同，通过组件216的截面C-C的横截面视图与图4C中所示的相同，并且通过组件216的截面D-D的横截面视图与图9中所示的相同。如所示的，间隔物材料122可以延伸到凹处120中。
图10图示了在组件216（图9）中形成沟槽124之后的组件218。通过组件218的截面B-B的横截面视图与图6B中所示的相同，通过组件218的截面C-C的横截面视图与图4C中所示的相同，并且通过组件218的截面D-D的横截面视图与图10中所示的相同。沟槽124可以在Z方向中延伸穿过组件218，并且可以平行于X-Z平面。如所示的，沟槽124可以移除在凹处120外部的间隔物材料122，在凹处120中的不同凹处中留下间隔物材料122的隔离部分。像沟槽110/118一样，沟槽124可以包含比特线148将位于存储器阵列100中的体积（如下面进一步讨论的）。剩余的间隔物材料122可以提供上面参考图1讨论的间隔物122。
图11图示了在组件218（图10）中形成沟槽126之后的组件220。沟槽126可以在z方向中延伸穿过组件220的隔离材料104和沟道材料108，并且可以平行于y-z平面（即，垂直于沟槽124）。字线116和栅极电介质114可以跨越沟槽126，并且在沟槽126的形成期间（例如，通过使用选择性蚀刻工艺）可以不被蚀刻或以其他方式移除。
图12图示了在用隔离材料130填充（和过度填充）组件220（图11）的沟槽124和沟槽126之后的组件222。如图12中所示，隔离材料130的“覆盖层”可以在沟道材料108的“最顶部”部分上延伸。
图13图示了在组件222（图12）中形成沟槽132之后的组件224。沟槽132可以具有与沟槽124相同的尺寸和位置（上面参考图10讨论）。沟槽132可以在Z方向中延伸穿过组件224，并且可以平行于X-Z平面。像沟槽110/118/124一样，沟槽132可以包含比特线148将位于存储器阵列100中的体积（如下面进一步讨论的）。
图14图示了在用隔离材料134填充组件224（图13）的沟槽132之后的组件226。
图15图示了在组件226（图14）中形成沟槽136之后的组件228。沟槽136可以在Z方向中延伸穿过组件228，并且可以平行于X-Z平面。沟槽136可以平行于沟槽132并从沟槽132偏移，穿过沟槽132之间的隔离材料130、沟道材料108、隔离材料106和隔离材料104。沟槽136的宽度可以等于电容器电介质142的厚度125的两倍加上第二电容器板144的主干部分144A的宽度109（如下面进一步讨论的）。
图16图示了在组件228（图15）上执行腔蚀刻以移除暴露在沟槽136的侧壁的沟道材料108中的一些沟道材料和隔离材料106之后的组件230。腔蚀刻可以形成凹处138，其中暴露栅极电介质114和剩余的沟道材料108。剩余的沟道材料108可以提供沟道108，并且从而提供晶体管160，如上面参考图1所讨论的。
图17图示了在组件230（图16）的凹陷沟槽136的侧壁上保形地沉积第一电容器板材料140之后的组件232。如所示的，第一电容器板材料140可以覆盖凹处138的壁，并且可以沿着隔离材料104的侧面延伸。第一电容器板材料140的沉积厚度可以采取本文公开的厚度121的实施例中的任一实施例的形式。在一些实施例中，可以使用ALD技术来沉积第一电容器板材料140。
图18图示了在组件232（图17）中形成沟槽152之后的组件234。沟槽118可以在Z方向中延伸穿过组件234，并且可以平行于X-Z平面。如所示的，沟槽152可以具有沟槽136（图14）的相同位置和尺寸，并且可以移除凹处138外部的第一电容器板材料140，在凹处138中的不同凹处中留下第一电容器板材料140的隔离部分。剩余的第一电容器板材料140可以提供上面参考图1讨论的第一电容器板140。
图19图示了在组件234（图18）的凹陷沟槽152的侧壁上保形地沉积电容器电介质142之后的组件236。如所示的，电容器电介质142可以覆盖第一电容器板140，并且可以沿着隔离材料104的侧面延伸。电容器电介质142的沉积厚度可以采取本文公开的厚度125的实施例中的任一实施例的形式。在一些实施例中，可以使用ALD技术沉积电容器电介质142。
图20图示了在用第二电容器板材料144填充组件236（图19）的凹陷沟槽152以形成第二电容器板144之后的组件238。凹处138中的第二电容器板材料144的部分可以提供分支部分144B，沟槽152中剩余的第二电容器板材料144可以提供主干部分144A。
图21图示了在组件238（图20）中形成沟槽146之后的组件240。沟槽146可以通过隔离材料134的不同部分布置成沟槽146的线性阵列，并且沟槽146可以存在于晶体管160的镜像晶体管之间（其中隔离材料134保留在其他位置中）。
图22图示了用比特线材料148填充组件240（图21）的沟槽146之后的组件242。沟槽146中的比特线材料148可以提供上面参考图1讨论的比特线148，并且组件242可以采取图1的存储器阵列100的形式。
在图1中图示的实施例中，字线116在y方向中被“夹在”间隔物122和栅极电介质114的一部分之间。在其他实施例中，字线116可以设置在两个间隔物122之间。这种实施例的示例在图23中图示（共享图1A的视角）。图23的存储器阵列100可以使用类似于以上参考图2-22所讨论的工艺来制造，但是该工艺在栅极电介质114（图5） 的沉积之后并在字线材料116（图6）的沉积之前包含执行额外的间隔物形成步骤（例如，通过间隔物材料沉积和凹陷，如以上参考图9和10所讨论的）。在字线116和贴近的电容器170之间包含额外的间隔物122可以降低泄漏和/或串扰，并且从而改进字线116和电容器170之间的隔离。
存储器阵列100可以以任何合适的方式被控制。例如，图24是根据各种实施例的包含存储器阵列100的存储器装置300的示意图示，存储器阵列100具有带有电容器170和晶体管160的存储器单元150。存储器单元150以及它们的互连可以采取本文公开的实施例中的任一实施例的形式。图24的存储器装置300可以是双向交叉点阵列，其中每列与由列选择电路310驱动的比特线148关联。每行可以与由行选择电路306驱动的字线116关联。如本领域中已知的，在操作期间，读/写控制电路308可以接收存储器存取请求（例如，来自电气装置（诸如下面讨论的电气装置1800）的一个或多个处理装置或通信芯片），并且可以通过生成适当的控制信号（例如，读、写0或写1）来响应。读/写控制电路308可以控制行选择电路306和列选择电路310来选择期望的（一个或多个）存储器单元150。可以控制电压供给304和312，以提供偏置存储器阵列100所必需的（一个或多个）电压，以促进在一个或多个存储器单元150上的请求的动作。行选择电路306和列选择电路310可以跨存储器阵列100施加适当的电压来存取所选的存储器单元150（例如，通过向存储器单元150提供适当的电压来允许期望的晶体管160传导电流）。如本领域中已知的，读/写控制电路308可以包含读出放大器电路。行选择电路306、列选择电路310和读/写控制电路308可以使用本领域中已知的任何装置和技术来实现。
本文公开的存储器单元150、存储器阵列100和存储器装置300可以被包含在任何合适的电子部件中。图25-29图示了可以包含存储器单元150、存储器阵列100或存储器装置300中的任一个的设备的各种示例。
图25是根据本文公开的实施例中的任一实施例的晶片1500和管芯1502的顶视图，管芯1502可以包含一个或多个存储器单元150、存储器阵列100和/或存储器装置300。晶片1500可以由半导体材料构成，并且可以包含一个或多个管芯1502，管芯1502具有形成在晶片1500的表面上的IC结构。每一个管芯1502可以是包含任何合适的IC的半导体产品的重复单元。在完成半导体产品的制作之后，晶片1500可以经历切单颗工艺，其中管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以包含一个或多个存储器单元150和/或存储器阵列100、一个或多个逻辑晶体管（例如，下面讨论的图26的晶体管1640中的一些）、任何其他IC部件以及在管芯1502中路由电信号的支持电路。在一些实施例中，晶片1500或管芯1502可以包含存储器装置（例如，随机存取存储器（RAM）装置，诸如静态RAM（SRAM）装置、磁RAM（MRAM）装置、电阻RAM（RRAM）装置、导电桥接RAM（CBRAM）装置等）、逻辑装置（例如“与”、“或”、“与非”或“或非”门）或任何其他合适的电路元件。这些装置中的多个装置可以被组合在单个管芯1502上。例如，存储器阵列（例如，存储器阵列100）可以被形成在与处理装置（例如，图29的处理装置1802）或被配置为将信息存储在存储器阵列中或执行存储在存储器阵列中的指令的其他逻辑相同的管芯1502上。
图26是根据本文公开的实施例中的任一实施例的IC装置1600的侧横截面视图，IC装置1600可以包含一个或多个存储器单元150、存储器阵列100和/或存储器装置300。IC装置1600中的一个或多个可以被包含在一个或多个管芯1502（图25）中。IC装置1600可以被形成在衬底1602（例如，图25的晶片1500）上，并且可以被包含在管芯（例如，图25的管芯1502）中。衬底1602可以是由例如包含n型或p型材料系统（或二者的组合）的半导体材料系统构成的半导体衬底。衬底1602可以包含例如使用大块硅或绝缘体上硅（SOI）子结构形成的晶体衬底。在一些实施例中，衬底1602可以使用备选材料形成，备选材料可与硅组合或可不与硅组合，备选材料包含但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。也可使用分类为族II-VI、III-V或IV的另外材料形成衬底1602。尽管这里描述了衬底1602可以由其形成的材料的几个示例，但是可以用作IC装置1600基底的任何材料可以被使用。衬底1602可以是切单颗的管芯（例如，图25的管芯1502）或晶片（例如，图25的晶片1500）的一部分。
IC装置1600可以包含设置在衬底1602上的一个或多个装置层1604。装置层1604可以包含在衬底1602上形成的一个或多个晶体管1640（例如，金属氧化物半导体场效应晶体管（MOSFET））的特征。装置层1604可以包含例如一个或多个源极和/或漏极（S/D）区域1620、控制在S/D区域1620之间的晶体管1640中的电流流动的栅极1622以及向/从S/D区域1620路由电信号的一个或多个S/D触点1624。晶体管1640可以包含为了清楚起见未描绘的附加特征，诸如装置隔离区域、栅极触点等。晶体管1640不限于图26中所描绘的类型和配置，并且可以包含各种各样的其他类型和配置，诸如例如平面晶体管、非平面晶体管或两者的组合。平面晶体管可以包含双极结型晶体管（BJT）、异质结双极型晶体管（HBT）或高电子迁移率晶体管（HEMT）。非平面晶体管可以包含鳍式FET晶体管，诸如双栅极晶体管或三栅极晶体管，以及环绕或全绕栅极晶体管，诸如纳米带和纳米线晶体管。
每个晶体管1640可以包含由至少两层，即栅极电介质和栅极电极形成的栅极1622。栅极电介质可以包含一层或层的叠层。一层或多层可以包含氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包含诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。在栅极电介质中可使用的高k材料的示例可包含但不限于二氧化铪、铪硅氧化物、氧化镧、铝酸镧氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钛酸锶钡、钡钛氧化物、钛酸锶氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。在一些实施例中，当使用高k材料时，可在栅极电介质上执行退火工艺以改进其质量。
栅极电极可以形成在栅极电介质上，并且可以包含至少一种p型功函数金属或n型功函数金属，这取决于晶体管1640要是p型金属氧化物半导体（PMOS）还是n型金属氧化物半导体（NMOS）晶体管。在一些实现中，栅极电极可以由两个或更多金属层的叠层组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。出于其他目的，可以包含另外的金属层，诸如阻挡层。对于PMOS晶体管，可用于栅极电极的金属包含但不限于钌、钯、铂、钴、镍、导电金属氧化物（例如氧化钌），以及下面参考NMOS晶体管讨论的金属中的任一金属（例如，用于功函数调谐）。对于NMOS晶体管，可用于栅极电极的金属包含但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物（例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝），以及以上参考PMOS晶体管讨论的金属中的任一金属（例如用于功函数调谐）。
在一些实施例中，当被视为晶体管1640沿着源极-沟道-漏极方向的横截面时，栅极电极可以由U形结构组成，该U形结构包含基本平行于衬底的表面的底部部分和基本垂直于衬底的顶表面的两个侧壁部分。在其他实施例中，形成栅极电极的金属层中的至少一层可以简单地是基本平行于衬底的顶表面的平面层，并且不包含基本垂直于衬底的顶表面的侧壁部分。在其他实施例中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由非U形层、形成在一个或多个平面顶上的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔物可以形成在栅极叠层的相对侧上，以承托栅极叠层。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅之类的材料形成。用于形成侧壁间隔物的工艺在本领域中是众所周知的，并且一般包含沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔物对；比如，两对、三对或四对侧壁间隔物可以形成在栅极叠层的相对侧上。
S/D区域1620可以形成在衬底1602内，与每个晶体管1640的栅极1622邻近。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺来形成S/D区域1620。在前一种工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以离子注入到衬底1602中，以形成S/D区域1620。激活掺杂剂并使它们进一步扩散到衬底1602中的退火工艺可以跟随离子注入工艺。在后一工艺中，可以首先蚀刻衬底1602，以在S/D区域1620的位置形成凹处。然后可以执行外延沉积工艺，以用被用于制作S/D区域1620的材料填充凹处。在一些实现中，可以使用诸如硅锗或碳化硅之类的硅合金来制作S/D区域1620。在一些实施例中，外延沉积的硅合金可以就地掺杂有诸如硼、砷或磷之类的掺杂剂。在一些实施例中，可以使用诸如锗或III-V族材料或合金之类的一种或多种备选半导体材料来形成S/D区域1620。在另外的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区域1620。
在一些实施例中，除了或代替用于计算逻辑的晶体管1640，装置层1604还可以包含一个或多个存储器阵列100（未示出）。包含在装置层1604中的存储器阵列100可以被称为“前端”存储器阵列。在一些实施例中，IC装置1600可以不包含任何前端存储器阵列100。装置层1604中的一个或多个存储器阵列100可以耦合到装置层1604中的装置中的任何合适的其他装置、耦合到金属化叠层1619（下面讨论）中的任何装置和/或耦合到导电触点1636（下面讨论）中的一个或多个。
可以通过设置在装置层1604上的一个或多个互连层（在图26中图示为互连层1606-1610）向和/或从装置层1604的装置（例如，晶体管1640和/或存储器阵列100）路由电信号，诸如功率和/或输入/输出（I/O）信号。例如，装置层1604的导电特征（例如，栅极1622和S/D触点1624）可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC装置1600的金属化叠层（也称为“ILD叠层”）1619。在一些实施例中，根据本文公开的技术中的任一技术，一个或多个存储器阵列100可以被设置在互连层1606-1610中的一层或多层中。为了说明的目的，图26图示了金属化叠层1619中的单个存储器阵列100，但是在金属化叠层1619中的层的任何一层或多层中可以包含任何数量和结构的存储器阵列100。金属化叠层1619中包含的存储器阵列100可以被称为“后端”存储器阵列100。在一些实施例中，IC装置1600可以不包含任何后端存储器阵列100；在一些实施例中，IC装置1600可以包含前端和后端存储器阵列100二者。金属化叠层1619中的一个或多个存储器阵列100可以耦合到装置层1604中的装置中的任何合适的装置，和/或耦合到导电触点1636（下面讨论）中的一个或多个。
互连结构1628可以布置在互连层1606-1610内，以根据各种各样的设计来路由电信号（尤其，该布置不限于图26中所描绘的互连结构1628的特定配置）。尽管图26中描绘了特定数量的互连层1606-1610，但是本公开的实施例包含具有比所描绘的更多或更少的互连层的IC装置。
在一些实施例中，互连结构1628可以包含填充有诸如金属的导电材料的线路1628a和/或通孔1628b。线路1628a可以被布置成在与在其上形成装置层1604的衬底1602的表面基本平行的平面的方向中路由电信号。例如，从图26的视角，线路1628a可以在进出页面的方向中路由电信号。通孔1628b可以被布置成在基本垂直于在其上形成装置层1604的衬底1602的表面的平面方向中路由电信号。在一些实施例中，通孔1628b可以将不同互连层1606-1610的线路1628a电耦合在一起。
互连层1606-1610可以包含设置在互连结构1628之间的电介质材料1626，如图26中所示。在一些实施例中，设置在互连层1606-1610中的不同互连层中的互连结构1628之间的电介质材料1626可以具有不同的成分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的成分可以相同。
第一互连层1606可以形成在装置层1604之上。在一些实施例中，如所示，第一互连层1606可以包含线路1628a和/或通孔1628b。第一互连层1606的线路1628a可以与装置层1604的触点（例如，S/D触点1624）耦合。
第二互连层1608可以形成在第一互连层1606之上。在一些实施例中，第二互连层1608可以包含通孔1628b，以将第二互连层1608的线路1628a与第一互连层1606的线路1628a耦合。尽管为了清楚起见，线路1628a和通孔1628b在结构上用在每个互连层内（例如，在第二互连层1608内）的线路描绘，但是在一些实施例中，线路1628a和通孔1628b可以在结构上和/或材料上毗连（例如，在双镶嵌工艺期间同时填充）。
根据结合第二互连层1608或第一互连层1606描述的类似技术和配置，可以在第二互连层1608上接连形成第三互连层1610（根据需要还有附加互连层）。在一些实施例中，在IC装置1600中的金属化叠层1619中“较高”（即，较远离装置层1604）的互连层可能较厚。
IC装置1600可以包含阻焊材料1634（例如，聚酰亚胺或类似材料）以及形成在互连层1606-1610上的一个或多个导电触点1636。在图26中，导电触点1636被图示为采取接合焊垫的形式。导电触点1636可以与互连结构1628电耦合，并且被配置为将（一个或多个）晶体管1640的电信号路由到其他外部装置。例如，焊料接合可以被形成在一个或多个导电触点1636上，以将包含IC装置1600的芯片与另一部件（例如，电路板）机械和/或电耦合。IC装置1600可以包含附加的或备选的结构，以路由的来自互连层1606-1610电信号；例如，导电触点1636可以包含将电信号路由到外部部件的其他类似特征（例如，柱）。
图27是根据本文公开的实施例中的任一实施例的示例IC封装1650的侧横截面视图，IC封装1650可以包含一个或多个存储器单元150、存储器阵列100或存储器装置300。在一些实施例中，IC封装1650可以是封装内系统（SiP）。
封装衬底1652可以由电介质材料（例如，陶瓷、积聚膜、其中具有填充物颗粒的环氧树脂膜等）形成，并且可以具有在面1672和面1674之间、或者在面1672上的不同位置之间、和/或在面1674上的不同位置之间延伸穿过电介质材料的导电路径。这些导电路径可以采取上面参考图26讨论的互连1628中的任一个的形式。
封装衬底1652可以包含导电触点1663，导电触点1663通过封装衬底1652耦合到导电路径1662，允许管芯1656和/或插入器1657内的电路电耦合到导电触点1664中的各种触点（或耦合到封装衬底1652中包含的其他装置，未示出）。
IC封装1650可以包含插入器1657，插入器1657经由插入器1657的导电触点1661、第一级互连1665和封装衬底1652的导电触点1663耦合到封装衬底1652。图27中图示的第一级互连1665是焊料凸块，但是可以使用任何合适的第一级互连1665。在一些实施例中，在IC封装1650中可以不包含插入器1657；转而，管芯1656可以通过第一级互连1665直接耦合到在面1672处的导电触点1663。
IC封装1650可以包含一个或多个管芯1656，一个或多个管芯1656经由管芯1656的导电触点1654、第一级互连1658和插入器1657的导电触点1660耦合到插入器1657。导电触点1660可以通过插入器1657耦合到导电路径（未示出），允许管芯1656内的电路电耦合到导电触点1661中的各种触点（或耦合到插入器1657中包含的其他装置，未示出）。图27中图示的第一级互连1658是焊料凸块，但是可以使用任何合适的第一级互连1658。如本文所使用的，“导电触点”可以指用作不同部件之间的接口的导电材料（例如，金属）的一部分；导电触点可以凹入部件的表面、与部件的表面平齐或延伸离开部件的表面，并且可以采取任何合适的形式（例如，导电垫或插座）。
在一些实施例中，底部填充材料1666可以围绕第一级互连1665设置在封装衬底1652和插入器1657之间，并且模制化合物1668可以围绕管芯1656和插入器1657设置并与封装衬底1652接触。在一些实施例中，底部填充材料1666可以与模制化合物1668相同。在合适时，可用于底部填充材料1666和模制化合物1668的示例材料是环氧模制材料。第二级互连1670可以耦合到导电触点1664。图27中图示的第二级互连1670是焊球（例如，用于球栅阵列布置），但是可以使用任何合适的第二级互连1670（例如，针栅阵列布置中的针或盘栅阵列布置中的盘）。第二级互连1670可以用于将IC封装1650耦合到另一个部件，诸如电路板（例如，母板）、插入器或另一个IC封装，如本领域已知的和下面参考图28讨论的。
管芯1656可以采取本文讨论的管芯1502的实施例中的任一实施例的形式（例如，可以包含IC装置1600的实施例中的任一实施例）。在其中IC封装1650包含多个管芯1656的实施例中，IC封装1650可以被称为多芯片封装（MCP）。管芯1656可以包含执行任何期望功能性的电路。例如，管芯1656中的一个或多个可以是逻辑管芯（例如硅基管芯），并且管芯1656中的一个或多个可以是存储器管芯（例如高带宽存储器）。在一些实施例中，管芯1656可以包含一个或多个存储器阵列100或存储器装置300（例如，如上参考图25和图26所讨论的）。在一些实施例中，IC封装1650中包含的其他管芯1656或其他无源或有源电路可以包含存储器装置300的其他部件。
尽管图27中图示的IC封装1650是倒装芯片封装，但是也可以使用其他封装架构。例如，IC封装1650可以是球栅阵列（BGA）封装，诸如嵌入式晶片级球栅阵列（eWLB）封装。在另一个示例中，IC封装1650可以是晶片级芯片规模封装（WLCSP）或面板扇出（FO）封装。尽管在图27的IC封装1650中图示了两个管芯1656，但是IC封装1650可以包含任何期望数量的管芯1656。IC封装1650可以包含附加的无源部件，诸如设置在封装衬底1652的第一面1672或第二面1674上或者设置在插入器1657的任一面上的表面安装电阻器、电容器和电感器。更一般地，IC封装1650可以包含本领域中已知的任何其他有源或无源部件。
图28是根据本文公开的实施例中的任一实施例的IC装置组件1700的侧横截面视图，IC装置组件1700可以包含一个或多个IC封装或其他电子部件（例如，管芯），一个或多个IC封装或其他电子部件包含一个或多个存储器单元150、存储器阵列100或存储器装置300。IC装置组件1700包含设置在电路板1702（其例如可以是母版）上的若干部件。IC装置组件1700包含设置在电路板1702的第一面1740和电路板1702的相对的第二面1742上的部件；一般而言，部件可以被设置在面1740和1742之一或二者上。下面参考IC装置组件1700讨论的IC封装中的任一IC封装都可以采取上面参考图27讨论的IC封装1650的实施例中的任一实施例的形式（例如，在IC封装1650中和/或在管芯1502中可以包含一个或多个存储器单元150、存储器阵列100或存储器装置300）。
在一些实施例中，电路板1702可以是包含通过电介质材料的层彼此间隔并通过导电通孔互连的多个金属层的印刷电路板（PCB）。可以以期望的电路图案形成金属层中的任何一个或多个，以在耦合到电路板1702的部件之间路由电信号（可选地与其他金属层结合）。在其他实施例中，电路板1702可以是非PCB衬底。
图28中图示的IC装置组件1700包含通过耦合部件1716耦合到电路板1702的第一面1740的插入器上封装结构1736。耦合部件1716可以将插入器上封装结构1736电耦合和机械耦合到电路板1702，并且可以包含焊球（如图28中所示）、插座的公和母部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
插入器上封装结构1736可以包含通过耦合部件1718耦合到封装插入器1704的IC封装1720。耦合部件1718对于应用可以采取任何合适的形式，诸如上面参考耦合部件1716讨论的形式。尽管在图28中示出了单个IC封装1720，但是多个IC封装可以耦合到封装插入器1704；实际上，附加插入器可以耦合到封装插入器1704。封装插入器1704可以提供用于桥接电路板1702和IC封装1720的中间衬底。IC封装1720可以是或者包含例如管芯（图25的管芯1502）、IC装置（例如，图26的IC装置1600）或任何其他合适的部件。一般而言，封装插入器1704可以将连接扩展到更宽的间距，或者将连接重新布线到不同的连接。例如，封装插入器1704可以将IC封装1720（例如，管芯）耦合到耦合部件1716的一组BGA导电触点，以便耦合到电路板1702。在图28中图示的实施例中，IC封装1720和电路板1702被附接到封装插入器1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以被附接到封装插入器1704的相同侧。在一些实施例中，三个或更多部件可以通过封装插入器1704互连。
在一些实施例中，封装插入器1704可以被形成为PCB，包含通过电介质材料的层彼此间隔并通过导电通孔互连的多个金属层。在一些实施例中，封装插入器1704可以由环氧树脂、玻璃纤维增强的环氧树脂、具有无机填充物的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，封装插入器1704可以由交替的刚性或柔性材料形成，其可以包含与上述供半导体衬底使用的材料相同的材料，诸如硅、锗和其他III-V族和IV族材料。封装插入器1704可以包含金属互连1708和通孔1710，包含但不限于穿过硅通孔（TSV）1706。封装插入器1704可以进一步包含嵌入式装置1714，包含无源和有源装置两者。这种装置可以包含但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电（ESD）装置和存储器装置。在封装插入器1704上还可以形成更复杂的装置，诸如射频装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统（MEMS）装置。插入器上封装结构1736可以采取本领域中已知的插入器上封装结构中的任一种的形式。
IC装置组件1700可以包含通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采取上面参考耦合部件1716讨论的实施例中的任一实施例的形式，并且IC封装1724可以采取上面参考IC封装1720讨论的实施例中的任一实施例的形式。
图28中图示的IC装置组件1700包含通过耦合部件1728耦合到电路板1702的第二面1742的封装上封装结构1734。封装上封装结构1734可以包含通过耦合部件1730耦合在一起使得IC封装1726被设置在电路板1702和IC封装1732之间的IC封装1726和IC封装1732。耦合部件1728和1730可以采取上面讨论的耦合部件1716的实施例中的任一实施例的形式，并且IC封装1726和1732可以采取上面讨论的IC封装1720的实施例中的任一实施例的形式。封装上封装结构1734可以根据本领域中已知的封装上封装结构中的任一种来配置。
图29是根据本文公开的实施例中的任一实施例的示例电气装置1800的框图，电气装置1800可以包含一个或多个存储器单元150、存储器阵列100或存储器装置300。例如，电气装置1800的部件中的任何合适部件可以包含本文公开的IC装置组件1700、IC封装1650、IC装置1600或管芯1502中的一个或多个。若干部件在图29中被图示为被包含在电气装置1800中，但是在适合于应用时可以省略或复制这些部件中的任何一个或多个。在一些实施例中，电气装置1800中包含的部件中的一些或所有部件可以被附接到一个或多个母板。在一些实施例中，这些部件中的一些或所有部件被制作到单个片上系统（SoC）管芯上。
此外，在各种实施例中，电气装置1800可以不包含在图29中图示的部件中的一个或多个，但是电气装置1800可以包含用于耦合到一个或多个部件的接口电路。例如，电气装置1800可以不包含显示装置1806，但是可以包含显示装置1806可以耦合到的显示装置接口电路（例如，连接器和驱动器电路）。在另一组示例中，电气装置1800可以不包含音频输入装置1824或音频输出装置1808，但是可以包含音频输入装置1824或音频输出装置1808可以耦合到的音频输入或输出装置接口电路（例如，连接器和支持电路）。
电气装置1800可以包含处理装置1802（例如，一个或多个处理装置）。如本文所使用的，术语“处理装置”或“处理器”可以指的是处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可存储在寄存器和/或存储器中的其他电子数据的任何装置或装置部分。处理装置1802可以包含一个或多个数字信号处理器（DSP）、专用集成电路（ASIC）、中央处理单元（CPU）、图形处理单元（GPU）、密码处理器（在硬件内执行密码算法的专用处理器）、服务器处理器或任何其他合适的处理装置。电气装置1800可以包含存储器1804，其本身可以包含一个或多个存储器装置，诸如易失性存储器（例如，DRAM）、非易失性存储器（例如，只读存储器（ROM））、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包含与处理装置1802共享管芯的存储器。此存储器可以被用作高速缓冲存储器，并且可以包含嵌入式DRAM（eDRAM）或自旋转移转矩磁随机存取存储器（STT-MRAM）。
在一些实施例中，电气装置1800可以包含通信芯片1812（例如，一个或多个通信芯片）。例如，通信芯片1812可以被配置用于管理用于向和从电气装置1800传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用通过非固体介质的已调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联的装置不含有任何线，不过在一些实施例中它们可能不含有。
通信芯片1812可以实现若干无线标准或协议中的任一种，包含但不限于电气和电子工程师协会（IEEE）标准，包含Wi-Fi（IEEE 802.11系列）、IEEE 802.16标准（例如，IEEE802.16-2005修正）、长期演进（LTE）项目连同任何修正、更新和/或修订（例如，高级LTE项目、超移动宽带（UMB）项目（也称为“3GPP2”）等）。IEEE 802.16兼容宽带无线接入（BWA）网络一般被称为WiMAX网络，WiMAX是代表微波接入全球互操作性的首字母缩略词，其是用于通过了对于IEEE 802.16标准的一致性和互操作性测试的产品的认证标记。通信芯片1812可以按照全球移动通信系统（GSM）、通用分组无线电服务（GPRS）、通用移动电信系统（UMTS）、高速分组接入（HSPA）、演进的HSPA（E-HSPA）或LTE网络来操作。通信芯片1812可按照增强型数据GSM演进（EDGE）、GSM EDGE无线电接入网（GERAN）、通用地面无线电接入网（UTRAN）或演进的UTRAN（E-UTRAN）来操作。通信芯片1812可按照码分多址（CDMA）、时分多址（TDMA）、数字增强无绳电信（DECT）、演进数据优化（EV-DO）和它们的派生以及被指定为3G、4G、5G及其以后的任何其他无线协议来操作。在其他实施例中，通信芯片1812可以按照其他无线协议来操作。电气装置1800可以包含天线1822以促进无线通信和/或接收其他无线通信（诸如AM或FM无线电传输）。
在一些实施例中，通信芯片1812可以管理有线通信，诸如电、光或任何其他合适的通信协议（例如，以太网）。如上所述，通信芯片1812可以包含多个通信芯片。比如，第一通信芯片1812可专用于较短程无线通信，诸如Wi-Fi或蓝牙，而第二通信芯片1812可专用于较长程无线通信，诸如全球定位系统（GPS）、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其他。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气装置1800可以包含电池/电源电路1814。电池/电源电路1814可以包含一个或多个储能装置（例如，电池或电容器）和/或用于将电气装置1800的部件耦合到与电气装置1800分离的能源（例如，AC线路功率）的电路。
电气装置1800可以包含显示装置1806（或对应的接口电路，如上面所讨论的）。显示装置1806可以包含任何视觉指示器，诸如平视显示器、计算机监测器、投影仪、触摸屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
电气装置1800可以包含音频输出装置1808（或对应的接口电路，如上面所讨论的）。音频输出装置1808可以包含生成可听指示器的任何装置，诸如扬声器、耳机或耳塞。
电气装置1800可以包含音频输入装置1824（或对应的接口电路，如上面所讨论的）。音频输入装置1824可以包含生成表示声音的信号的任何装置，诸如麦克风、麦克风阵列或数字仪器（例如，具有乐器数字接口（MIDI）输出的仪器）。
电气装置1800可以包含GPS装置1818（或对应的接口电路，如上面所讨论的）。GPS装置1818可以与基于卫星的系统通信，并且可以接收电气装置1800的位置，如本领域中已知的。
电气装置1800可以包含其他输出装置1810（或对应的接口电路，如上面所讨论的）。其他输出装置1810的示例可以包含音频编解码器、视频编解码器、打印机、用于向其他装置提供信息的有线或无线传送器，或附加存储装置。
电气装置1800可以包含其他输入装置1820（或对应的接口电路，如上面所讨论的）。其他输入装置1820的示例可以包含加速度计、陀螺仪、罗盘、图像捕获装置、键盘、诸如鼠标的光标控制装置、触控笔、触摸板、条形码读取器、快速响应（QR）码读取器、任何传感器或射频识别（RFID）读取器。
电气装置1800可以具有任何期望的形状因子，诸如手持或移动电气装置（例如，蜂窝电话、智能电话、移动互联网装置、音乐播放器、平板计算机、笔记本计算机、上网本计算机、超极本计算机、个人数字助理（PDA）、超移动个人计算机等）、台式电气装置、服务器装置或其他连网的计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴电气装置。在一些实施例中，电气装置1800可以是处理数据的任何其他电子装置。
如下段落提供了本文公开的实施例的各种示例。
示例1是一种存储器装置，包含：具有表面的支撑件；以及支撑件的表面上的存储器单元的三维阵列，其中三维阵列中的各个存储器单元包含晶体管和电容器，并且单个存储器单元中的晶体管的沟道平行于表面定向。
示例2包含示例1的主题，并且进一步规定：晶体管的沟道具有在30纳米和100纳米之间的长度。
示例3包含示例1-2中任一示例的主题，并且进一步规定：晶体管的沟道具有在5纳米和50纳米之间的厚度。
示例4包含示例1-3中任一示例的主题，并且进一步规定：在垂直于支撑件的表面的方向中的邻近晶体管的沟道之间的间距在15纳米和60纳米之间。
示例5包含示例1-4中任一示例的主题，并且进一步规定：单个存储器单元中的晶体管的沟道的第一端与单个存储器单元的电容器电接触，并且沟道的第二端与比特线电接触。
示例6包含示例5的主题，并且进一步规定：比特线垂直于表面定向。
示例7包含示例1-6中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，单个列中的存储器单元通过公共比特线耦合，并且与一列存储器单元关联的比特线不同于与不同列存储器单元关联的比特线。
示例8包含示例7的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成平行于表面定向的行的二维阵列，单个行中的存储器单元通过公共字线耦合，并且与一行存储器单元关联的字线不同于与不同行存储器单元关联的字线。
示例9包含示例7-8中任一示例的主题，并且进一步规定：比特线具有在10纳米和50纳米之间的宽度。
示例10包含示例1-9中任一示例的主题，并且进一步规定：字线通过栅极电介质与单个存储器单元中的晶体管的沟道间隔开。
示例11包含示例10的主题，并且进一步规定：栅极电介质至少部分地环绕字线。
示例12包含示例10-11中任一示例的主题，并且进一步规定：栅极电介质具有在2纳米和20纳米之间的厚度。
示例13包含示例10-12中任一示例的主题，并且进一步规定：字线具有在25纳米和80纳米之间的宽度。
示例14包含示例10-13中任一示例的主题，并且进一步规定：字线具有在5纳米和20纳米之间的高度。
示例15包含示例10-14中任一示例的主题，并且进一步规定：栅极电介质在单个存储器单元的电容器和字线之间。
示例16包含示例10-15中任一示例的主题，并且进一步规定：栅极电介质在晶体管的沟道和字线之间、在字线和电容器之间以及在字线和绝缘材料之间连续延伸，并且字线在晶体管的沟道和绝缘材料之间。
示例17包含示例16的任一示例的主题，并且进一步规定：绝缘材料具有在10纳米和20纳米之间的厚度。
示例18包含示例10-17中任一示例的主题，并且进一步规定：间隔物与字线邻近，并且间隔物通过栅极电介质与各个存储器单元中的晶体管的沟道间隔开。
示例19包含示例18的主题，并且进一步规定：间隔物具有在5纳米和20纳米之间的宽度。
示例20包含示例18-19中任一示例的主题，并且进一步规定：间隔物的高度等于字线的高度。
示例21包含示例18-20中任一示例的主题，并且进一步规定：间隔物与比特线接触。
示例22包含示例18-21中任一示例的主题，并且进一步规定：栅极电介质在晶体管的沟道和间隔物之间以及在间隔物和绝缘材料之间连续延伸，并且间隔物在晶体管的沟道和绝缘材料之间。
示例23包含示例10-22中任一示例的主题，并且进一步规定：栅极电介质具有C形横截面。
示例24包含示例1-23中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，各个存储器单元中的各个电容器包含第一板、第二板以及第一板和第二板之间的电容器电介质，并且单个列存储器单元中的电容器中的不同电容器的电容器电介质由电容器电介质的连续部分提供。
示例25包含示例24的主题，并且进一步规定：存储器单元中的电容器的第一板具有C形横截面。
示例26包含示例24-25中任一示例的主题，并且进一步规定：单个列存储器单元中的电容器中的不同电容器的第二板由公共第二板提供。
示例27包含示例24-26中任一示例的主题，并且进一步规定：第一存储器单元中的电容器的第二板也是不同于第一存储器单元的第二存储器单元中的电容器的第二板，其中第一存储器单元中的电容器的第二板在第一存储器单元的晶体管和第二存储器单元的晶体管之间。
示例28包含示例24-27中任一示例的主题，并且进一步规定：第一列存储器单元中的电容器的第一板是第二列存储器单元中的电容器的第一板的镜像，并且第一列存储器单元与第二列存储器单元共享电容器的第二板。
示例29包含示例24-28中任一示例的主题，并且进一步规定：第一板具有在2纳米和5纳米之间的厚度。
示例30包含示例24-29中任一示例的主题，并且进一步规定：电容器电介质具有在2纳米和5纳米之间的厚度。
示例31包含示例24-30中任一示例的主题，并且进一步规定：第二板具有主干部分和多个分支部分。
示例32包含示例31的任一示例的主题，并且进一步规定：主干部分具有在3纳米和18纳米之间的宽度。
示例33包含示例31-32中任一示例的主题，并且进一步规定：单个分支部分具有在10纳米和100纳米之间的高度。
示例34包含示例31-33中任一示例的主题，并且进一步规定：单个分支部分具有在45纳米和400纳米之间的宽度。
示例35包含示例1-34中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，第一列存储器单元的晶体管是与第一列存储器单元邻近的第二列存储器单元的晶体管的镜像。
示例36包含示例1-35中任一示例的主题，并且进一步规定：存储器单元的三维阵列被包含在集成电路（IC）管芯的前端中。
示例37包含示例1-35中任一示例的主题，并且进一步规定：存储器单元的三维阵列被包含在集成电路（IC）管芯的后端中。
示例38是一种制造存储器阵列的方法，包含：形成第一绝缘材料、第二绝缘材料和沟道材料的重复层的叠层；蚀刻穿过叠层的第一组沟槽；执行腔蚀刻以移除第二绝缘材料的部分；保形地在第一组沟槽的壁上沉积栅极电介质；在第一组沟槽中形成凹陷字线材料；在形成凹陷字线材料之后，用间隔物材料填充第一组沟槽；形成穿过间隔物材料的第二组沟槽；形成垂直于第二组沟槽的第三组沟槽，其中形成第三组沟槽保留凹陷字线材料的至少一部分；用第三绝缘材料填充第三组沟槽；形成垂直于第三组沟槽的第四组沟槽；用假比特线材料填充第四组沟槽；形成第五组沟槽；在第五组沟槽中使沟道材料和第二绝缘材料凹陷；在第五组沟槽的凹陷壁上保形地沉积第一电容器板材料；移除第一电容器板材料的部分；在移除第一电容器板材料的部分之后，保形地沉积电容器电介质；用第二电容器板材料填充第五组沟槽；移除假比特线材料的部分以形成比特线沟槽；以及用比特线材料填充比特线沟槽。
示例39包含示例38的主题，并且进一步规定：沟道材料包含铟镓氧化锌（IGZO）。
示例40包含示例38-39中任一示例的主题，并且进一步规定：电容器电介质包含氧化铪或氧化铝。
示例41包含示例38-40中任一示例的主题，并且进一步规定：第二绝缘材料包含氧化物或氮化物。
示例42包含示例38-41中任一示例的主题，并且进一步规定：第一电容器板材料和第二电容器板材料具有相同的材料成分。
实施例43是一种集成电路（IC）管芯，包含：包含具有表面的支撑件的存储器装置，以及支撑件的表面上的存储器单元的三维阵列，其中各个存储器单元包含晶体管和电容器，并且单个存储器单元的晶体管和电容器沿着平行于支撑件的表面的平面布置。
示例44包含示例43的主题，并且进一步规定：晶体管的沟道具有在30纳米和100纳米之间的长度。
示例45包含示例43-44中任一示例的主题，并且进一步规定：晶体管的沟道具有在5纳米和50纳米之间的厚度。
示例46包含示例43-45中任一示例的主题，并且进一步规定：在垂直于支撑件的表面的方向中的邻近晶体管的沟道之间的间距在15纳米和60纳米之间。
示例47包含示例43-46中任一示例的主题，并且进一步规定：单个存储器单元中的晶体管的沟道的第一端与单个存储器单元的电容器电接触，并且沟道的第二端与比特线电接触。
示例48包含示例47的主题，并且进一步规定：比特线垂直于表面定向。
示例49包含示例43-48中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，单个列中的存储器单元通过公共比特线耦合，并且与一列存储器单元关联的比特线不同于与不同列存储器单元关联的比特线。
示例50包含示例49的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成平行于表面定向的行的二维阵列，单个行中的存储器单元通过公共字线耦合，并且与一行存储器单元关联的字线不同于与不同行存储器单元关联的字线。
示例51包含示例49-50中任一示例的主题，并且进一步规定：比特线具有在10纳米和50纳米之间的宽度。
示例52包含示例43-51中任一示例的主题，并且进一步规定：字线通过栅极电介质与单个存储器单元中的晶体管的沟道间隔开。
示例53包含示例52的主题，并且进一步规定：栅极电介质至少部分地环绕字线。
示例54包含示例52-53中任一示例的主题，并且进一步规定：栅极电介质具有在2纳米和20纳米之间的厚度。
示例55包含示例52-54中任一示例的主题，并且进一步规定：字线具有在25纳米和80纳米之间的宽度。
示例56包含示例52-55中任一示例的主题，并且进一步规定：字线具有在5纳米和20纳米之间的高度。
示例57包含示例52-56中任一示例的主题，并且进一步规定：栅极电介质在单个存储器单元的电容器和字线之间。
示例58包含示例52-57中任一示例的主题，并且进一步规定：栅极电介质在晶体管的沟道和字线之间、在字线和电容器之间以及在字线和绝缘材料之间连续延伸，并且字线在晶体管的沟道和绝缘材料之间。
示例59包含示例58的主题，并且进一步规定：绝缘材料具有在10纳米和20纳米之间的厚度。
示例60包含示例52-59中任一示例的主题，并且进一步规定：间隔物与字线邻近，并且间隔物通过栅极电介质与各个存储器单元中的晶体管的沟道间隔开。
示例61包含示例60的主题，并且进一步规定：间隔物具有在5纳米和20纳米之间的宽度。
示例62包含示例60-61中任一示例的主题，并且进一步规定：间隔物的高度等于字线的高度。
示例63包含示例60-62中任一示例的主题，并且进一步规定：间隔物与比特线接触。
示例64包含示例60-63中任一示例的主题，并且进一步规定：栅极电介质在晶体管的沟道和间隔物之间以及间隔物和绝缘材料之间连续延伸，并且间隔物在晶体管的沟道和绝缘材料之间。
示例65包含示例52-64中任一示例的主题，并且进一步规定：栅极电介质具有C形横截面。
示例66包含示例43-65中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，各个存储器单元中的各个电容器包含第一板、第二板以及第一板和第二板之间的电容器电介质，并且单个列存储器单元中的电容器中的不同电容器的电容器电介质由电容器电介质的连续部分提供。
示例67包含示例66的主题，并且进一步规定：存储器单元中的电容器的第一板具有C形横截面。
示例68包含示例66-67中任一示例的主题，并且进一步规定：单个列存储器单元中的电容器中不同电容器的第二板由公共第二板提供。
示例69包含示例66-68中任一示例的主题，并且进一步规定：第一存储器单元中的电容器的第二板也是不同于第一存储器单元的第二存储器单元中的电容器的第二板，其中第一存储器单元中的电容器的第二板在第一存储器单元的晶体管和第二存储器单元的晶体管之间。
示例70包含示例66-69中任一示例的主题，并且进一步规定：第一列存储器单元中的电容器的第一板是第二列存储器单元中的电容器的第一板的镜像，并且第一列存储器单元与第二列存储器单元共享电容器的第二板。
示例71包含示例66-70中任一示例的主题，并且进一步规定：第一板具有在2纳米和5纳米之间的厚度。
示例72包含示例66-71中任一示例的主题，并且进一步规定：电容器电介质具有在2纳米和5纳米之间的厚度。
示例73包含示例66-72中任一示例的主题，并且进一步规定：第二板具有主干部分和多个分支部分。
示例74包含示例73的主题，并且进一步规定：主干部分具有在3纳米和18纳米之间的宽度。
示例75包含示例73-74中任一示例的主题，并且进一步规定：单个分支部分具有在10纳米和100纳米之间的高度。
示例76包含示例73-75中任一示例的主题，并且进一步规定：单个分支部分具有在45纳米和400纳米之间的宽度。
示例77包含示例43-76中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，第一列存储器单元的晶体管是与第一列存储器单元邻近的第二列存储器单元的晶体管的镜像。
示例78包含示例43-77中任一示例的主题，并且进一步规定：存储器单元的三维阵列被包含在IC管芯的前端中。
示例79包含示例43-77中任一示例的主题，并且进一步规定：存储器单元的三维阵列被包含在IC管芯的后端中。
示例80包含示例43-79中任一示例的主题，并且进一步规定：存储器装置包含垂直于支撑件的表面被叠层的一定数量的存储器单元层，并且该数量在20和64之间。
示例81包含示例43-80中任一示例的主题，并且进一步包含：逻辑晶体管。
示例82包含示例43-81中任一示例的主题，并且进一步包含：读出放大器电路。
示例83是一种计算装置，包含：集成电路（IC）封装，包含：封装衬底以及耦合到封装衬底的表面的管芯，其中管芯包含存储器装置，存储器装置包含具有表面的支撑件，存储器装置还包含在支撑件的表面上的存储器单元的三维阵列，其中各个存储器单元包含晶体管和电容器，支撑件的表面上的存储器单元的叠层包含电容器的叠层和晶体管的叠层，并且电容器的叠层沿着支撑件的表面从晶体管的叠层偏移。
示例84包含示例83的主题，并且进一步规定：晶体管的沟道具有在30纳米和100纳米之间的长度。
示例85包含示例83-84中任一示例的主题，并且进一步规定：晶体管的沟道具有在5纳米和50纳米之间的厚度。
示例86包含示例83-85中任一示例的主题，并且进一步规定：在垂直于支撑件的表面的方向中的邻近晶体管的沟道之间的间距在15纳米和60纳米之间。
示例87包含示例83-86中任一示例的主题，并且进一步规定：单个存储器单元中的晶体管的沟道的第一端与单个存储器单元的电容器电接触，并且沟道的第二端与比特线电接触。
示例88包含示例87的主题，并且进一步规定：比特线垂直于表面定向。
示例89包含示例83-88中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，单个列中的存储器单元通过公共比特线耦合，并且与一列存储器单元关联的比特线不同于与不同列存储器单元关联的比特线。
示例90包含示例89的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成平行于表面定向的行的二维阵列，单个行中的存储器单元通过公共字线耦合，并且与一行存储器单元关联的字线不同于与不同行存储器单元关联的字线。
示例91包含示例89-90中任一示例的主题，并且进一步规定：比特线具有在10纳米和50纳米之间的宽度。
示例92包含示例83-91中任一示例的主题，并且进一步规定：字线通过栅极电介质与单个存储器单元中的晶体管的沟道间隔开。
示例93包含示例92的主题，并且进一步规定：栅极电介质至少部分地环绕字线。
示例94包含示例92-93中任一示例的主题，并且进一步规定：栅极电介质具有在2纳米和20纳米之间的厚度。
示例95包含示例92-94中任一示例的主题，并且进一步规定：字线具有在25纳米和80纳米之间的宽度。
示例96包含示例92-95中任一示例的主题，并且进一步规定：字线具有在5纳米和20纳米之间的高度。
示例97包含示例92-96中任一示例的主题，并且进一步规定：栅极电介质在单个存储器单元的电容器和字线之间。
示例98包含示例92-97中任一示例的主题，并且进一步规定：栅极电介质在晶体管的沟道和字线之间、在字线和电容器之间以及在字线和绝缘材料之间连续延伸，并且字线在晶体管的沟道和绝缘材料之间。
示例99包含示例98的主题，并且进一步规定：绝缘材料具有在10纳米和20纳米之间的厚度。
示例100包含示例92-99中任一示例的主题，并且进一步规定：间隔物与字线邻近，并且间隔物通过栅极电介质与各个存储器单元中的晶体管的沟道间隔开。
示例101包含示例100的主题，并且进一步规定：间隔物具有在5纳米和20纳米之间的宽度。
示例102包含示例100-101中任一示例的主题，并且进一步规定：间隔物的高度等于字线的高度。
示例103包含示例100-102中任一示例的主题，并且进一步规定：间隔物与比特线接触。
示例104包含示例100-103中任一示例的主题，并且进一步规定：栅极电介质在晶体管的沟道和间隔物之间以及在间隔物和绝缘材料之间连续延伸，并且间隔物在晶体管的沟道和绝缘材料之间。
示例105包含示例102-104中任一示例的主题，并且进一步规定：栅极电介质具有C形横截面。
示例106包含示例83-105中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，各个存储器单元中的各个电容器包含第一板、第二板以及第一板和第二板之间的电容器电介质，并且单个列存储器单元中的电容器中的不同电容器的电容器电介质由电容器电介质的连续部分提供。
示例107包含示例106的主题，并且进一步规定：存储器单元中的电容器的第一板具有C形横截面。
示例108包含示例106-107中任一示例的主题，并且进一步规定：单个列存储器单元中的电容器中的不同电容器的第二板由公共第二板提供。
示例109包含示例106-108中任一示例的主题，并且进一步规定：第一存储器单元中的电容器的第二板也是不同于第一存储器单元的第二存储器单元中的电容器的第二板，其中第一存储器单元中的电容器的第二板在第一存储器单元的晶体管和第二存储器单元的晶体管之间。
示例110包含示例106-109中任一示例的主题，并且进一步规定：第一列存储器单元中的电容器的第一板是第二列存储器单元中的电容器的第一板的镜像，并且第一列存储器单元与第二列存储器单元共享电容器的第二板。
示例111包含示例106-110中任一示例的主题，并且进一步规定：第一板具有在2纳米和5纳米之间的厚度。
示例112包含示例106-111中任一示例的主题，并且进一步规定：电容器电介质具有在2纳米和5纳米之间的厚度。
示例113包含示例106-112中任一示例的主题，并且进一步规定：第二板具有主干部分和多个分支部分。
示例114包含示例113的任一示例的主题，并且进一步规定：主干部分具有在3纳米和18纳米之间的宽度。
示例115包含示例113-114中任一示例的主题，并且进一步规定：单个分支部分具有在10纳米和100纳米之间的高度。
示例116包含示例113-115中任一示例的主题，并且进一步规定：单个分支部分具有在45纳米和400纳米之间的宽度。
示例117包含示例83-116中任一示例的主题，并且进一步规定：三维阵列中的各个存储器单元被布置成垂直于表面定向的列的二维阵列，第一列存储器单元的晶体管是与第一列存储器单元邻近的第二列存储器单元的晶体管的镜像。
示例118包含示例83-117中任一示例的主题，并且进一步规定：存储器单元的三维阵列被包含在管芯的前端中。
示例119包含示例83-117中任一示例的主题，并且进一步规定：存储器单元的三维阵列被包含在管芯的后端中。
示例120包含示例83-119中任一示例的主题，并且进一步规定：存储器装置包含垂直于支撑件的表面被叠层的一定数量的存储器单元层，并且该数量在20和64之间。
示例121包含示例83-120中任一示例的主题，并且进一步规定：管芯进一步包含逻辑晶体管。
示例122包含示例83-121中任一示例的主题，并且进一步包含：电路板，其中IC封装耦合到电路板。
示例123包含示例122的主题，并且进一步规定：电路板是母板。
示例124包含示例122-123中任一示例的主题，并且进一步包含：以通信方式耦合到电路板的显示装置。
示例125包含示例122-124中任一示例的主题，并且进一步包含：以通信方式耦合到电路板的无线通信电路。
示例126包含示例83-125中任一示例的主题，并且进一步规定：计算装置是手持计算装置或服务器计算装置。
示例127包含示例83-125中任一示例的主题，并且进一步规定：支撑件包含半导体衬底。
示例128包含示例83-125中任一示例的主题，并且进一步规定：支撑件包含一层或多层金属化叠层。

Claims (25)

1.一种存储器装置，包括：
具有表面的支撑件；以及
在所述支撑件的所述表面上的存储器单元的三维阵列，其中所述三维阵列中的各个存储器单元包含晶体管和电容器，并且单个存储器单元中的所述晶体管的沟道平行于所述表面定向。
2.如权利要求1所述的存储器装置，其中单个存储器单元中的所述晶体管的所述沟道的第一端与所述单个存储器单元的所述电容器电接触，并且所述沟道的第二端与比特线电接触。
3.如权利要求2所述的存储器装置，其中所述比特线垂直于所述表面定向。
4.如权利要求1所述的存储器装置，其中所述三维阵列中的各个存储器单元被布置成垂直于所述表面定向的列的二维阵列，单个列中的存储器单元通过公共比特线耦合，并且与一列存储器单元关联的比特线不同于与不同列存储器单元关联的比特线。
5.如权利要求4所述的存储器装置，其中所述三维阵列中的各个存储器单元被布置成平行于所述表面定向的行的二维阵列，单个行中的存储器单元通过公共字线耦合，并且与一行存储器单元关联的字线不同于与不同行存储器单元关联的字线。
6.如权利要求1所述的存储器装置，其中字线通过栅极电介质与单个存储器单元中的所述晶体管的所述沟道间隔开。
7.如权利要求1所述的存储器装置，其中所述三维阵列中的各个存储器单元被布置成垂直于所述表面定向的列的二维阵列，第一列存储器单元的所述晶体管是与所述第一列存储器单元邻近的第二列存储器单元的所述晶体管的镜像。
8.一种制造存储器阵列的方法，包括：
形成第一绝缘材料、第二绝缘材料和沟道材料的重复层的叠层；
蚀刻穿过所述叠层的第一组沟槽；
执行腔蚀刻以移除所述第二绝缘材料的部分；
在所述第一组沟槽的壁上保形地沉积栅极电介质；
在所述第一组沟槽中形成凹陷字线材料；
在形成所述凹陷字线材料之后，用间隔物材料填充所述第一组沟槽；
形成穿过所述间隔物材料的第二组沟槽；
形成垂直于所述第二组沟槽的第三组沟槽，其中形成所述第三组沟槽保留所述凹陷字线材料的至少一部分；
用第三绝缘材料填充所述第三组沟槽；
形成垂直于所述第三组沟槽的第四组沟槽；
用假比特线材料填充所述第四组沟槽；
形成第五组沟槽；
在所述第五组沟槽中使所述沟道材料和所述第二绝缘材料凹陷；
在所述第五组沟槽的凹陷壁上保形地沉积第一电容器板材料；
移除所述第一电容器板材料的部分；
在移除所述第一电容器板材料的部分之后，保形地沉积电容器电介质；
用第二电容器板材料填充所述第五组沟槽；
移除所述假比特线材料的部分以形成比特线沟槽；以及
用比特线材料填充所述比特线沟槽。
9.如权利要求8所述的方法，其中所述第一电容器板材料和所述第二电容器板材料具有相同的材料成分。
10.一种集成电路（IC）管芯，包括：
存储器装置，所述存储器装置包含：
具有表面的支撑件，以及
在所述支撑件的所述表面上的存储器单元的三维阵列，其中各个存储器单元包含晶体管和电容器，并且单个存储器单元的所述晶体管和电容器沿着平行于所述支撑件的所述表面的平面布置。
11.如权利要求10所述的IC管芯，其中所述三维阵列中的各个存储器单元被布置成垂直于所述表面定向的列的二维阵列，各个存储器单元中的各个电容器包含第一板、第二板以及所述第一板和所述第二板之间的电容器电介质，并且单个列存储器单元中的所述电容器中的不同电容器的所述电容器电介质由电容器电介质的连续部分提供。
12.如权利要求11所述的IC管芯，其中第一列存储器单元中的所述电容器的所述第一板是第二列存储器单元中的所述电容器的所述第一板的镜像，并且所述第一列存储器单元与所述第二列存储器单元共享所述电容器的所述第二板。
13.如权利要求11所述的IC管芯，其中所述第二板具有主干部分和多个分支部分。
14.如权利要求10所述的IC管芯，其中存储器单元的所述三维阵列被包含在所述IC管芯的前端中。
15.如权利要求10所述的IC管芯，其中存储器单元的所述三维阵列被包含在所述IC管芯的后端中。
16.如权利要求10所述的IC管芯，进一步包括：
逻辑晶体管。
17.一种计算装置，包括：
集成电路（IC）封装，所述集成电路封装包含：
封装衬底，以及
耦合到所述封装衬底的表面的管芯，其中所述管芯包含存储器装置，所述存储器装置包含具有表面的支撑件，所述存储器装置还包含在所述支撑件的所述表面上的存储器单元的三维阵列，其中各个存储器单元包含晶体管和电容器，所述支撑件的所述表面上的存储器单元的叠层包含电容器的叠层和晶体管的叠层，并且电容器的所述叠层沿着所述支撑件的所述表面从晶体管的所述叠层偏移。
18.如权利要求17所述的计算装置，其中字线通过栅极电介质与单个存储器单元中的所述晶体管的沟道间隔开。
19.如权利要求18所述的计算装置，其中所述栅极电介质在所述单个存储器单元的所述电容器和所述字线之间。
20.如权利要求18所述的计算装置，其中所述栅极电介质在所述晶体管的沟道和所述字线之间、在所述字线和所述电容器之间以及在所述字线和绝缘材料之间连续延伸，并且所述字线在所述晶体管的所述沟道和所述绝缘材料之间。
21.如权利要求18所述的计算装置，其中间隔物与所述字线邻近，并且所述间隔物通过所述栅极电介质与所述各个存储器单元中的所述晶体管的沟道间隔开。
22.如权利要求21所述的计算装置，其中所述间隔物与比特线接触。
23.如权利要求17所述的计算装置，进一步包括：
电路板，其中所述IC封装耦合到所述电路板。
24.如权利要求23所述的计算装置，进一步包括：
以通信方式耦合到所述电路板的显示装置。
25.如权利要求17所述的计算装置，其中所述支撑件包含半导体衬底或者一层或多层金属化叠层。
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