KR100891963B1 - 단일 트랜지스터 디램 소자 및 그 형성방법 - Google Patents
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Abstract
단일 트랜지스터 디램 소자 및 그 형성방법이 제공된다. 상기 단일 트랜지스터 디램 소자는 절연막을 포함하는 기판, 상기 절연막 상에 제공되며, 상기 절연막에 접촉하는 제 1 소오스 영역 및 제 1 드레인 영역, 상기 제 1 소오스 영역 및 상기 제 1 드레인 영역 사이의 제 1 플로팅 바디를 포함하는 제 1 반도체층, 상기 제 1 플로팅 바디를 덮는 제 1 게이트 패턴, 상기 제 1 게이트 패턴을 덮는 제 1 층간 절연막, 상기 제 1 층간 절연막 상에 제공되며, 상기 제 1 층간 절연막에 접촉하는 제 2 소오스 영역 및 제 2 드레인 영역, 상기 제 2 소오스 영역 및 상기 제 2 드레인 영역 사이의 제 2 플로팅 바디를 포함하는 제 2 반도체층 및 상기 제 2 플로팅 바디를 덮는 제 2 게이트 패턴을 포함한다.
단일 트랜지스터 디램 소자, 플로팅 바디
Description
도 1은 종래 기술에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 일 변형예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 변형예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다.
도 8a 내지 8d는 본 발명의 일 실시예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
도 9a 내지 9c는 본 발명의 다른 실시예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
도 10a 내지 10d는 본 발명의 일 변형예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
도 11a 내지 11c는 본 발명의 다른 변형예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
112,212,312,412: 제 1 소오스 영역 114,214,314,414: 제 1 드레인 영역
113,213,313,413: 제 1 플로팅 바디 106,206,306,406: 제 1 반도체층
140,240,340,440: 제 2 반도체층 170,270,370,470: 제 3 반도체층
192,292,392,492: 소오스 라인 콘택 194,294,394,494: 소오스 라인
196,296,396,496: 비트 라인 콘택 198,298,398,498: 비트 라인
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 단일 트랜지스터 디램 소자 및 그 형성방법에 관한 것이다.
상기 반도체 소자는 디램(DRAM)과 같은 휘발성 메모리 소자를 포함한다. 일반적으로 디램의 단위 셀은 하나의 트랜지스터와 하나의 캐패시터를 포함한다. 반 도체 소자가 고집적화됨에 따라, 동일한 캐패시턴스 값을 가지는 캐패시터를 만드는 공정 난이도가 증가하고 있다.
전술한 공정의 난이도를 극복하고 효율적인 고집적화를 제공하는 방안으로, 캐패시터 없이 하나의 트랜지스터로 구성된 단일 트랜지스터 디램 셀(one transistor DRAM cell) 구조가 연구되고 있다. 상기 단일 트랜지스터 디램 셀은 캐패시터를 구비하지 않으므로 고집적화에 유리하다.
도 1은 종래 기술에 따른 단일 트랜지스터 디램 셀을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래의 단일 트랜지스터 디램 셀은 매립 절연막(11)을 구비한 반도체 기판(10) 상에 형성된다. 상기 매립 절연막(11) 상에 소오스 영역(14), 플로팅 바디(floating body,13), 및 드레인 영역(15)이 제공된다. 상기 플로팅 바디(13) 상에 게이트 절연막(16), 및 상기 게이트 절연막(16) 상의 게이트 패턴(18)이 제공된다. 상기 소오스 영역(14)은 접지(ground)에, 상기 드레인 영역(15)은 비트 라인에, 상기 게이트 패턴(18)은 워드 라인에 연결된다. 상기 플로팅 바디(13)는 상기 매립 절연막(11), 상기 게이트 절연막(16), 상기 소오스 영역(14) 및 상기 드레인 영역(15)에 의하여 전기적으로 고립된다. 상기 단일 트랜지스터 디램 셀은 플로팅 바디 효과 (floating body effect)를 이용하여 데이터를 저장하고 판독할 수 있다.
상기 단일 트랜지스터 디램 셀의 쓰기 동작, 즉 데이터 저장 방법이 설명된다. 상기 소오스 영역(14)은 접지된다. 상기 게이트 패턴(18)에 문턱 전압 이상의 워드라인 프로그램 전압이 인가된다. 상기 드레인 영역(15)에 비트 라인 프로그램 전압이 인가된다. 상기 쓰기 동작은 상기 드레인 영역(15) 근처의 상기 플로팅 바디(13)에서 정공들(holes)을 발생시키는 것을 포함한다. 상기 정공들은 상기 플로팅 바디(13) 내에 축적된다. 상기 플로팅 바디(13) 내에 축적된 상기 정공들은 상기 문턱 전압을 변화시킨다.
상기 단일 트랜지스터 디램 셀의 읽기 동작, 즉 상기 데이터 판독 방법이 설명된다. 상기 소오스 영역(14)이 접지된다. 상기 게이트 패턴(18)에 상기 워드라인 프로그램 전압보다 낮은 워드라인 읽기 전압이 인가된다. 상기 드레인 영역(15)에 비트라인 읽기 전압이 인가된다. 상기 소오스 영역(14) 및 상기 드레인 영역(15) 간에 흐르는 전류의 양은 상기 정공들의 유무에 따라 다르다. 즉, 상기 소오스 영역(14) 및 상기 드레인 영역(15)간에 흐르는 전류의 양을 감지하는 것에 의하여, 상기 단일 트랜지스터 디램 셀에 저장된 데이터가 판독된다. 또한, 상기 정공들의 축적 량에 따라 상기 문턱 전압이 달라진다.
본 발명의 목적은 집적도가 향상된 단일 트랜지스터 디램 소자 및 그 형성방법을 제공하는 것이다.
상기 단일 트랜지스터 디램 소자는 절연막을 포함하는 기판, 상기 절연막 상에 제공되며, 상기 절연막에 접촉하는 제 1 소오스 영역 및 제 1 드레인 영역, 상기 제 1 소오스 영역 및 상기 제 1 드레인 영역 사이의 제 1 플로팅 바디를 포함하 는 제 1 반도체층, 상기 제 1 플로팅 바디를 덮는 제 1 게이트 패턴, 상기 제 1 게이트 패턴을 덮는 제 1 층간 절연막, 상기 제 1 층간 절연막 상에 제공되며, 상기 제 1 층간 절연막에 접촉하는 제 2 소오스 영역 및 제 2 드레인 영역, 상기 제 2 소오스 영역 및 상기 제 2 드레인 영역 사이의 제 2 플로팅 바디를 포함하는 제 2 반도체층 및 상기 제 2 플로팅 바디를 덮는 제 2 게이트 패턴을 포함한다.
상기 단일 트랜지스터 디램 소자는 상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막 및 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 더 포함할 수 있다.
상기 비트 라인 콘택은 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택 및 상기 제 2 층간 절연막 및 상기 제 2 드레인 영역을 관통하며, 상기 제 1 비트 라인 콘택의 상부면에 접촉하는 제 2 비트 라인 콘택을 포함할 수 있다.
상기 비트 라인 콘택은 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택 및 상기 제 2 층간 절연막, 상기 제 2 드레인 영역 및 상기 제 1 비트 라인 콘택을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 2 비트 라인 콘택을 포함할 수 있다.
상기 단일 트랜지스터 디램 소자는 상기 비트 라인 콘택과 연결되는 상기 제 2 층간 절연막 상의 비트 라인을 더 포함하되, 상기 제 1 소오스 영역과 상기 제 2 소오스 영역은 상기 비트 라인과 교차하는 라인 형태일 수 있다.
상기 단일 트랜지스터 디램 소자는 상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막 및 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 소오스 영역과 상기 제 2 소오스 영역을 연결하는 소오스 라인 콘택을 더 포함할 수 있다.
상기 단일 트랜지스터 디램 소자는 상기 제 2 층간 절연막 상의 제 3 층간 절연막 및 상기 제 3 층간 절연막, 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 더 포함할 수 있다.
상기 비트 라인 콘택은 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택 및 상기 제 3 층간 절연막, 상기 제 2 층간 절연막 및 상기 제 2 드레인 영역을 관통하며, 상기 제 1 비트 라인 콘택의 상부면에 접촉하는 제 2 비트 라인 콘택을 포함할 수 있다.
상기 비트 라인 콘택은 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택 및 상기 제 3 층간 절연막, 상기 제 2 층간 절연막, 상기 제 2 드레인 영역 및 상기 제 1 비트 라인 콘택을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 2 비트 라인 콘택을 포함할 수 있다.
상기 단일 트랜지스터 디램 소자는 상기 제 3 층간 절연막 상에 상기 비트 라인 콘택과 연결되는 비트 라인 및 상기 제 2 층간 절연막 상에, 상기 비트 라인과 교차하며 상기 소오스 라인 콘택과 연결되는 소오스 라인을 더 포함할 수 있다.
상기 단일 트랜지스터 디램 소자의 형성방법은 절연막 및 제 1 반도체층을 포함하는 기판을 준비하는 것, 상기 제 1 반도체층 상에 제 1 게이트 패턴을 형성하는 것, 상기 제 1 게이트 패턴에 인접한 상기 제 1 반도체층에, 상기 절연막에 접촉하는 제 1 소오스 영역 및 제 1 드레인 영역, 그리고 상기 제 1 소오스 영역 및 상기 제 1 드레인 영역 사이의 제 1 플로팅 바디를 형성하는 것, 상기 제 1 게이트 패턴을 덮는 제 1 층간 절연막을 형성하는 것, 상기 제 1 층간 절연막 상에 제 2 반도체층을 형성하는 것, 상기 제 2 반도체층 상에 제 2 게이트 패턴을 형성하는 것 그리고 상기 제 2 게이트 패턴에 인접한 상기 제 2 반도체층에, 상기 제 1 층간 절연막에 접촉하는 제 2 소오스 영역 및 제 2 드레인 영역, 그리고 상기 제 2 소오스 영역 및 상기 제 2 드레인 영역 사이의 제 2 플로팅 바디를 형성하는 것을 포함하되, 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴은 각각 상기 제 1 플로팅 바디 및 상기 제 2 플로팅 바디 상에 형성될 수 있다.
상기 단일 트랜지스터 디램 소자의 형성방법은 상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 형성하는 것 그리고 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 형성하는 것을 더 포함할 수 있다.
상기 비트 라인 콘택을 형성하는 것은 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택을 형성하는 것 그리고 상기 제 2 드레인 영역 및 상기 제 2 층간 절연막을 관통하며, 상기 제 1 비트 라인 콘택과 접촉하는 제 2 비트 라인 콘택을 형성하는 것을 포함하되, 상기 제 1 비트 라인 콘택은 선택적 에피택시얼 성장 방법으로 형성될 수 있다.
상기 제 2 반도체층을 형성하는 것은 상기 제 1 층간 절연막 상에, 상기 제 1 비트 라인 콘택에 접촉하는 비정질 실리콘층 또는 폴리 실리콘층을 형성하는 것 그리고 상기 비정질 실리콘층 또는 폴리 실리콘층을 열처리하여 결정화하는 것을 포함할 수 있다.
상기 비트 라인 콘택을 형성하는 것은 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택을 형성하는 것 그리고 상기 제 2 층간 절연막, 상기 제 2 드레인 영역 및 상기 제 1 비트 라인 콘택을 관통하며, 상기 제 1 드레인 영역과 접촉하는 제 2 비트 라인 콘택을 형성하는 것을 포함하되, 상기 제 1 비트 라인 콘택은 선택적 에피택시얼 성장 방법으로 형성될 수 있다.
상기 단일 트랜지스터 디램 소자의 형성방법은 상기 비트 라인 콘택과 연결되는 상기 제 2 층간 절연막 상의 비트 라인을 형성하는 것을 더 포함하되, 상기 제 1 소오스 영역과 상기 제 2 소오스 영역은 상기 비트 라인과 교차하는 라인 형태로 형성될 수 있다.
상기 단일 트랜지스터 디램 소자의 형성방법은 상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 형성하는 것 그리고 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 소오스 영역과 상기 제 2 소오스 영역을 연결하는 소오스 라인 콘택을 형성하는 것을 더 포함할 수 있다.
상기 단일 트랜지스터 디램 소자의 형성방법은 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하는 것 그리고 상기 제 3 층간 절연막, 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 형성하는 것을 더 포함할 수 있다.
상기 단일 트랜지스터 디램 소자는 상기 제 3 층간 절연막 상에 상기 비트 라인 콘택과 연결되는 비트 라인을 형성하는 것 그리고 상기 제 2 층간 절연막 상에, 상기 비트 라인과 교차하며 상기 소오스 라인 콘택과 연결되는 소오스 라인을 형성하는 것을 더 포함할 수 있다.
이하, 본 발명의 실시예에 따른 단일 트랜지스터 디램 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 평면도이다. 도 3은 본 발명의 다른 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 평면도이다.
도 2를 참조하면, 반도체 기판에 활성 영역들(ACT)이 정의된다. 상기 활성 영역들(ACT)은 일 방향으로 평행하게 배치될 수 있다. 상기 활성 영역들(ACT)을 가로지르는 워드 라인들(WL)이 배치된다. 상기 워드 라인들(WL)에 인접한 반도체 기판에 소오스 영역 및 드레인 영역이 배치된다. 상기 소오스 영역은 소오스 라인 콘택(SLC)에 의하여 소오스 라인(SL)과 연결된다. 상기 소오스 라인(SL)은 상기 워드 라인(WL)에 평행한 방향으로 배치될 수 있다. 상기 드레인 영역은 비트 라인 콘택(BLC)에 의하여 비트 라인(BL)에 연결된다. 상기 비트 라인(BL)은 상기 소오스 라인(SL)에 교차하는 방향으로 배치될 수 있다.
도 3을 참조하면, 도 2에서 설명된 바와 같이 워드 라인들(WL), 비트 라인(BL) 및 비트 라인 콘택(BLC)이 배열된다. 도 2와 달리, 인접하는 소오스 영역들은 활성 영역(ACT)에 의하여 연결되어 라인 형태가 될 수 있다. 상기 라인 형태의 소오스 영역들은 공통 소오스 라인(Common Source Line:CSL)을 구성할 수 있다. 상기 공통 소오스 라인(CSL)이 제공됨으로써, 상기 소오스 영역 각각에 대한 소오스 라인 콘택(SLC)이 필요하지 않을 수 있다. 상기 공통 소오스 라인(CSL)에 공통 소오스 라인 콘택(CSLC)이 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다. 도 4는 도 2의 Ⅰ-Ⅰ´라인을 따라 취해진 단면도이다.
도 4를 참조하면, 매몰 절연막(104)을 포함하는 반도체 기판(110)이 제공된다. 상기 반도체 기판(110)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 반도체 기판(110)은 지지 기판(102) 및 상기 매몰 절연막(104) 상의 제 1 반도체층(106)을 포함할 수 있다. 상기 제 1 반도체층(106)에, 상기 매몰 절연막(104)에 접촉하는 제 1 소오스 영역(114) 및 제 1 드레인 영역(112)이 제공된다. 상기 제 1 소오스 영역(114)과 상기 제 1 드레인 영역(112) 사이에 제 1 플로팅 바디(floating body,113)가 제공된다. 상기 제 1 플로팅 바디(113)를 덮는 제 1 게이트 패턴(120)이 제공된다. 상기 제 1 게이트 패턴(120)은 제 1 게이트 절연막(122), 제 1 게이트 전극(124) 및 제 1 스페이서(126)를 포함할 수 있다. 상기 제 1 게이트 패턴(120)을 덮는 제 1 층간 절연막(130)이 제공된다.
상기 제 1 층간 절연막(130) 상에 제 2 반도체층(140)이 제공된다. 상기 제 2 반도체층(140)은, 상기 제 1 반도체층(106)과 동일하게, 제 2 소오스 영역(144), 제 2 드레인 영역(142) 및 제 2 플로팅 바디(143)를 포함할 수 있다. 상기 제 2 플로팅 바디(143)를 덮는 제 2 게이트 패턴(150)이 제공된다. 상기 제 2 게이트 패턴(150)은 제 2 게이트 절연막(152), 제 2 게이트 전극(154) 및 제 2 스페이서(156)를 포함할 수 있다. 상기 제 2 게이트 패턴(150)을 덮는 제 2 층간 절연막(160)이 제공된다. 상기 제 2 층간 절연막(160) 상에 제 3 반도체층(170)이 제공된다. 상기 제 3 반도체층(170)은 제 3 소오스 영역(174), 제 3 드레인 영역(172) 및 제 3 플로팅 바디(173)를 포함할 수 있다. 상기 제 3 플로팅 바디(173)를 덮는 제 3 게이트 패턴(180)이 제공된다. 상기 제 3 게이트 패턴(180)은 제 3 게이트 절연막(182), 제 3 게이트 전극(184) 및 제 3 스페이서(186)를 포함할 수 있다. 상기 제 3 게이트 패턴(180)을 덮는 제 3 층간 절연막(190)이 제공된다.
상기 제 3 층간 절연막(190), 상기 제 2 층간 절연막(160) 및 상기 제 1 층간 절연막(130)을 관통하며, 상기 제 3 소오스 영역(174), 제 2 소오스 영역(144) 및 제 1 소오스 영역(114)을 연결하는 소오스 라인 콘택(192)이 제공된다. 상기 제 3 층간 절연막(190) 상에 상기 소오스 라인 콘택(192)과 연결되는 소오스 라인(194)이 제공된다. 상기 소오스 라인(194)을 덮는 제 4 층간 절연막(195)이 제공된다. 상기 제 4 층간 절연막(195), 상기 제 3 층간 절연막(190), 상기 제 2 층간 절연막(160) 및 상기 제 1 층간 절연막(130)을 관통하며, 상기 제 1 드레인 영역(112), 상기 제 2 드레인 영역(142) 및 상기 제 3 드레인 영역(172)을 연결하는 비트 라인 콘택(196)이 제공된다.
상기 비트 라인 콘택(196)은 상기 제 1 층간 절연막(130)을 관통하며 상기 제 1 드레인 영역(112)에 접촉하는 제 1 비트 라인 콘택(196a), 상기 제 2 층간 절연막(160) 및 상기 제 2 드레인 영역(142)을 관통하며 상기 제 1 비트 라인 콘택(196a)과 접촉하는 제 2 비트 라인 콘택(196b) 및 상기 제 4 층간 절연막(195), 제 3 층간 절연막(190) 및 제 3 드레인 영역(172)을 관통하며 상기 제 2 비트 라인 콘택(196b)과 접촉하는 제 3 비트 라인 콘택(196c)을 포함할 수 있다. 상기 제 4 층간 절연막(195) 상에 상기 비트 라인 콘택(196)과 연결되는 비트 라인(198)이 제공된다. 상기 비트 라인(198)은 상기 소오스 라인(194)에 교차하는 방향으로 제공될 수 있다. 본 발명의 일 실시예에 따르면, 단일 트랜지스터 디램 소자가 적층됨으로써, 단일 트랜지스터 디램 소자의 집적도가 향상될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다. 도 5는 도 3의 Ⅱ-Ⅱ´라인을 따라 취해진 단면도이다.
도 5를 참조하면, 매몰 절연막(204)을 포함하는 반도체 기판(210)이 제공된 다. 상기 반도체 기판(210)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 반도체 기판(210)은 지지 기판(202) 및 상기 매몰 절연막(204) 상의 제 1 반도체층(206)을 포함할 수 있다. 상기 제 1 반도체층(206)에, 상기 매몰 절연막(204)에 접촉하는 제 1 소오스 영역(214) 및 제 1 드레인 영역(212)이 제공된다. 상기 제 1 소오스 영역(214)과 상기 제 1 드레인 영역(212) 사이에 제 1 플로팅 바디(floating body,213)가 제공된다. 상기 제 1 플로팅 바디(213)를 덮는 제 1 게이트 패턴(220)이 제공된다. 상기 제 1 게이트 패턴(220)은 제 1 게이트 절연막(222), 제 1 게이트 전극(224) 및 제 1 스페이서(226)를 포함할 수 있다. 상기 제 1 게이트 패턴(220)을 덮는 제 1 층간 절연막(230)이 제공된다.
상기 제 1 층간 절연막(230) 상에 제 2 반도체층(240)이 제공된다. 상기 제 2 반도체층(240)은, 상기 제 1 반도체층(206)과 동일하게, 제 2 소오스 영역(244), 제 2 드레인 영역(242) 및 제 2 플로팅 바디(243)를 포함할 수 있다. 상기 제 2 플로팅 바디(243)를 덮는 제 2 게이트 패턴(250)이 제공된다. 상기 제 2 게이트 패턴(250)은 제 2 게이트 절연막(252), 제 2 게이트 전극(254) 및 제 2 스페이서(256)를 포함할 수 있다. 상기 제 2 게이트 패턴(250)을 덮는 제 2 층간 절연막(260)이 제공된다. 상기 제 2 층간 절연막(260) 상에 제 3 반도체층(270)이 제공된다. 상기 제 3 반도체층(270)은 제 3 소오스 영역(274), 제 3 드레인 영역(272) 및 제 3 플로팅 바디(273)를 포함할 수 있다. 상기 제 3 플로팅 바디(273)를 덮는 제 3 게이트 패턴(280)이 제공된다.
상기 제 1 소오스 영역(214), 상기 제 2 소오스 영역(244) 및 상기 제 3 소 오스 영역(274)은 활성 영역을 따라 연결된 라인 형태일 수 있다. 상기 라인 형태의 제 1,제 2, 제 3 소오스 영역(214,244,274)은 공통 소오스 라인(Common Source Line:CSL)들을 구성할 수 있다. 상기 공통 소오스 라인(CSL)들은 하나의 메탈 콘택(미도시)에 공통으로 연결될 수 있다. 상기 제 3 게이트 패턴(280)은 제 3 게이트 절연막(282), 제 3 게이트 전극(284) 및 제 3 스페이서(286)를 포함할 수 있다. 상기 제 3 게이트 패턴(280)을 덮는 제 3 층간 절연막(290)이 제공된다.
상기 제 3 층간 절연막(290), 상기 제 2 층간 절연막(260) 및 상기 제 1 층간 절연막(230)을 관통하며, 상기 제 1 드레인 영역(212), 상기 제 2 드레인 영역(242) 및 상기 제 3 드레인 영역(272)을 연결하는 비트 라인 콘택(296)이 제공된다. 상기 비트 라인 콘택(296)은 상기 제 1 층간 절연막(230)을 관통하며 상기 제 1 드레인 영역(212)에 접촉하는 제 1 비트 라인 콘택(296a), 상기 제 2 층간 절연막(260) 및 상기 제 2 드레인 영역(242)을 관통하며 상기 제 1 비트 라인 콘택(296a)과 접촉하는 제 2 비트 라인 콘택(296b) 및 상기 제 3 층간 절연막(290) 및 제 3 드레인 영역(272)을 관통하며 상기 제 2 비트 라인 콘택(296b)과 접촉하는 제 3 비트 라인 콘택(296c)을 포함할 수 있다. 상기 제 3 층간 절연막(290) 상에 상기 비트 라인 콘택(296)과 연결되는 비트 라인(298)이 제공된다. 상기 비트 라인(298)은 상기 공통 소오스 라인(CSL)에 교차하는 방향으로 제공될 수 있다. 본 발명의 다른 실시예에 따르면, 단일 트랜지스터 디램 소자가 적층됨으로써, 단일 트랜지스터 디램 소자의 집적도가 향상될 수 있다. 또한, 소오스 라인이 라인 형태로 제공됨으로써, 각각의 소오스 영역에 대한 콘택이 필요하지 않아 집적도가 더욱 향상될 수 있다.
도 6은 본 발명의 일 변형예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다.
도 6을 참조하면, 매몰 절연막(304)을 포함하는 반도체 기판(310)이 제공된다. 상기 반도체 기판(310)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 반도체 기판(310)은 지지 기판(302) 및 상기 매몰 절연막(304) 상의 제 1 반도체층(306)을 포함할 수 있다. 상기 제 1 반도체층(306)에, 상기 매몰 절연막(304)에 접촉하는 제 1 소오스 영역(314) 및 제 1 드레인 영역(312)이 제공된다. 상기 제 1 소오스 영역(314)과 상기 제 1 드레인 영역(312) 사이에 제 1 플로팅 바디(floating body,313)가 제공된다. 상기 제 1 플로팅 바디(313)를 덮는 제 1 게이트 패턴(320)이 제공된다. 상기 제 1 게이트 패턴(320)은 제 1 게이트 절연막(322), 제 1 게이트 전극(324) 및 제 1 스페이서(326)를 포함할 수 있다. 상기 제 1 게이트 패턴(320)을 덮는 제 1 층간 절연막(330)이 제공된다.
상기 제 1 층간 절연막(330) 상에 제 2 반도체층(340)이 제공된다. 상기 제 2 반도체층(340)은, 상기 제 1 반도체층(306)과 동일하게, 제 2 소오스 영역(344), 제 2 드레인 영역(342) 및 제 2 플로팅 바디(343)를 포함할 수 있다. 상기 제 2 플로팅 바디(343)를 덮는 제 2 게이트 패턴(350)이 제공된다. 상기 제 2 게이트 패턴(350)은 제 2 게이트 절연막(352), 제 2 게이트 전극(354) 및 제 2 스페이서(356)를 포함할 수 있다. 상기 제 2 게이트 패턴(350)을 덮는 제 2 층간 절연막(360)이 제공된다. 상기 제 2 층간 절연막(360) 상에 제 3 반도체층(370)이 제공 된다. 상기 제 3 반도체층(370)은 제 3 소오스 영역(374), 제 3 드레인 영역(372) 및 제 3 플로팅 바디(373)를 포함할 수 있다. 상기 제 3 플로팅 바디(373)를 덮는 제 3 게이트 패턴(380)이 제공된다. 상기 제 3 게이트 패턴(380)은 제 3 게이트 절연막(382), 제 3 게이트 전극(384) 및 제 3 스페이서(386)를 포함할 수 있다. 상기 제 3 게이트 패턴(380)을 덮는 제 3 층간 절연막(390)이 제공된다.
상기 제 3 층간 절연막(390), 상기 제 2 층간 절연막(360) 및 상기 제 1 층간 절연막(330)을 관통하며, 상기 제 3 소오스 영역(374), 제 2 소오스 영역(344) 및 제 1 소오스 영역(314)을 연결하는 소오스 라인 콘택(392)이 제공된다. 상기 제 3 층간 절연막(390) 상에 상기 소오스 라인 콘택(392)과 연결되는 소오스 라인(394)이 제공된다. 상기 소오스 라인(394)을 덮는 제 4 층간 절연막(395)이 제공된다. 상기 제 4 층간 절연막(395), 상기 제 3 층간 절연막(390), 상기 제 2 층간 절연막(360) 및 상기 제 1 층간 절연막(330)을 관통하며, 상기 제 1 드레인 영역(312), 상기 제 2 드레인 영역(342) 및 상기 제 3 드레인 영역(372)을 연결하는 비트 라인 콘택(396)이 제공된다.
상기 비트 라인 콘택(396)은 상기 제 1 층간 절연막(330)을 관통하며 상기 제 1 드레인 영역(312)에 접촉하는 제 1 비트 라인 콘택(396a), 상기 제 2 층간 절연막(360)을 관통하는 제 2 비트 라인 콘택(396b) 및 상기 제 4 층간 절연막(395), 제 3 층간 절연막(390), 제 3 드레인 영역(372), 제 2 비트 라인 콘택(396b), 제 2 드레인 영역(342) 및 제 1 비트 라인 콘택(396a)을 관통하며 상기 제 1 드레인 영역(312)과 접촉하는 제 3 비트 라인 콘택(396c)을 포함할 수 있다. 상기 제 4 층간 절연막(395) 상에 상기 비트 라인 콘택(396)과 연결되는 비트 라인(398)이 제공된다. 상기 비트 라인(398)은 상기 소오스 라인(394)에 교차하는 방향으로 제공될 수 있다. 본 발명의 일 변형예에 따르면, 단일 트랜지스터 디램 소자가 적층됨으로써, 단일 트랜지스터 디램 소자의 집적도가 향상될 수 있다.
도 7은 본 발명의 다른 변형예에 따른 단일 트랜지스터 디램 소자를 설명하기 위한 단면도이다.
도 7을 참조하면, 매몰 절연막(404)을 포함하는 반도체 기판(410)이 제공된다. 상기 반도체 기판(410)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 반도체 기판(410)은 지지 기판(402) 및 상기 매몰 절연막(404) 상의 제 1 반도체층(406)을 포함할 수 있다. 상기 제 1 반도체층(406)에, 상기 매몰 절연막(404)에 접촉하는 제 1 소오스 영역(414) 및 제 1 드레인 영역(412)이 제공된다. 상기 제 1 소오스 영역(414)과 상기 제 1 드레인 영역(412) 사이에 제 1 플로팅 바디(floating body,413)가 제공된다. 상기 제 1 플로팅 바디(413)를 덮는 제 1 게이트 패턴(420)이 제공된다. 상기 제 1 게이트 패턴(420)은 제 1 게이트 절연막(422), 제 1 게이트 전극(424) 및 제 1 스페이서(426)를 포함할 수 있다. 상기 제 1 게이트 패턴(420)을 덮는 제 1 층간 절연막(430)이 제공된다.
상기 제 1 층간 절연막(430) 상에 제 2 반도체층(440)이 제공된다. 상기 제 2 반도체층(440)은, 상기 제 1 반도체층(406)과 동일하게, 제 2 소오스 영역(444), 제 2 드레인 영역(442) 및 제 2 플로팅 바디(443)를 포함할 수 있다. 상기 제 2 플로팅 바디(443)를 덮는 제 2 게이트 패턴(450)이 제공된다. 상기 제 2 게이트 패 턴(450)은 제 2 게이트 절연막(452), 제 2 게이트 전극(454) 및 제 2 스페이서(456)를 포함할 수 있다. 상기 제 2 게이트 패턴(450)을 덮는 제 2 층간 절연막(460)이 제공된다. 상기 제 2 층간 절연막(460) 상에 제 3 반도체층(470)이 제공된다. 상기 제 3 반도체층(470)은 제 3 소오스 영역(474), 제 3 드레인 영역(472) 및 제 3 플로팅 바디(473)를 포함할 수 있다. 상기 제 3 플로팅 바디(473)를 덮는 제 3 게이트 패턴(480)이 제공된다.
상기 제 1 소오스 영역(414), 상기 제 2 소오스 영역(444) 및 상기 제 3 소오스 영역(474)은 활성 영역을 따라 연결된 라인 형태일 수 있다. 상기 라인 형태의 소오스 영역들(414,444,474)은 공통 소오스 라인(CSL)들을 구성할 수 있다. 상기 공통 소오스 라인(CSL)들은 하나의 메탈 콘택(미도시)에 공통으로 연결될 수 있다. 상기 제 3 게이트 패턴(480)은 제 3 게이트 절연막(482), 제 3 게이트 전극(484) 및 제 3 스페이서(486)를 포함할 수 있다. 상기 제 3 게이트 패턴(480)을 덮는 제 3 층간 절연막(490)이 제공된다.
상기 제 3 층간 절연막(490), 상기 제 2 층간 절연막(460) 및 상기 제 1 층간 절연막(430)을 관통하며, 상기 제 1 드레인 영역(412), 상기 제 2 드레인 영역(442) 및 상기 제 3 드레인 영역(472)을 연결하는 비트 라인 콘택(496)이 제공된다. 상기 비트 라인 콘택(496)은 상기 제 1 층간 절연막(430)을 관통하며 상기 제 1 드레인 영역(412)에 접촉하는 제 1 비트 라인 콘택(496a), 상기 제 2 층간 절연막(460)을 관통하는 제 2 비트 라인 콘택(496b) 및 상기 제 3 층간 절연막(490), 제 3 드레인 영역(472), 제 2 비트 라인 콘택(496b), 제 2 드레인 영역(442) 및 제 1 비트 라인 콘택(496a)을 관통하며 상기 제 1 드레인 영역(412)과 접촉하는 제 3 비트 라인 콘택(496c)을 포함할 수 있다. 상기 제 3 층간 절연막(490) 상에 상기 비트 라인 콘택(496)과 연결되는 비트 라인(498)이 제공된다. 상기 비트 라인(498)은 상기 공통 소오스 라인(CSL)에 교차하는 방향으로 제공될 수 있다. 본 발명의 다른 변형예에 따르면, 단일 트랜지스터 디램 소자가 적층됨으로써, 단일 트랜지스터 디램 소자의 집적도가 향상될 수 있다. 또한, 소오스 라인이 라인 형태로 제공됨으로써, 소오스 영역 각각에 대한 콘택이 필요하지 않아 집적도가 더욱 향상될 수 있다.
도 8a 내지 8d는 본 발명의 일 실시예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 매몰 절연막(104)을 포함하는 반도체 기판(110)이 준비된다. 상기 반도체 기판(110)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 SOI 기판은 SIMOX(Separation by IMplanted OXygen) 방법으로 형성될 수 있다. 상기 반도체 기판(110)은 상기 매몰 절연막(104)에 의하여 형성된 지지 기판(102)과 제 1 반도체층(106)을 포함할 수 있다. 상기 제 1 반도체층(106)에 제 1 게이트 패턴(120)이 형성된다.
상기 제 1 게이트 패턴(120)은 상기 제 1 반도체층(106) 상의 제 1 게이트 절연막(122), 제 1 게이트 절연막(122) 상의 제 1 게이트 전극(124) 및 제 1 게이트 전극(124) 측벽 상의 제 1 스페이서(126)를 포함할 수 있다. 상기 제 1 게이트 패턴(120)을 마스크로 이온 주입 공정을 진행하여, 상기 제 1 반도체층(106)에 상 기 매몰 절연막(104)에 접촉하는 제 1 소오스 영역(114) 및 제 1 드레인 영역(112)이 형성된다. 상기 제 1 소오스 영역(114) 및 제 1 드레인 영역(112) 사이에 제 1 플로팅 바디(113)가 형성된다. 상기 제 1 게이트 패턴(120)을 덮는 제 1 층간 절연막(130)이 형성된다. 상기 제 1 층간 절연막(130)은 화학 기상 증착 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 8b를 참조하면, 상기 제 1 층간 절연막(130)을 관통하며, 상기 제 1 드레인 영역(112)에 접촉하는 제 1 비트 라인 콘택(196a)이 형성된다. 상기 제 1 비트 라인 콘택(196a)은 상기 제 1 반도체층(106)으로부터 선택적 에피택시얼 성장(Selective Epitaxial Growth:SEG)될 수 있다.
상기 제 1 층간 절연막(130) 상에 제 2 반도체층(140)이 형성된다. 상기 제 2 반도체층(140)을 형성하는 것은 상기 제 1 층간 절연막(130) 상에 상기 제 1 비트 라인 콘택(196a)에 접촉하는 비정질 실리콘층 또는 폴리 실리콘층을 형성하는 것 그리고 상기 비정질 실리콘층 또는 폴리 실리콘층을 열처리하여 결정화하는 것을 포함할 수 있다. 상기 제 2 반도체층(140) 상에 제 2 게이트 패턴(150)이 형성된다. 상기 제 2 게이트 패턴(150)은 제 2 게이트 절연막(152), 제 2 게이트 전극(154) 및 제 2 스페이서(156)를 포함할 수 있다.
상기 제 2 게이트 패턴(150)을 마스크로 이온 주입 공정을 진행하여, 상기 제 2 반도체층(140)에 제 2 소오스 영역(144) 및 제 2 드레인 영역(142)이 형성된다. 그리고, 상기 제 2 소오스 영역(144) 및 제 2 드레인 영역(142) 사이에 제 2 플로팅 바디(143)가 형성된다. 상기 제 2 게이트 패턴(150)을 덮는 제 2 층간 절연 막(160)이 형성된다. 상기 제 2 층간 절연막(160) 및 제 2 드레인 영역(142)을 관통하며, 상기 제 1 비트 라인 콘택(196a)과 접촉하는 제 2 비트 라인 콘택(196b)이 형성된다. 상기 제 2 비트 라인 콘택(196b)은 선택적 에피택시얼 성장 방법으로 형성될 수 있다.
도 8c를 참조하면, 상기 제 2 층간 절연막(160) 상에 제 3 반도체층(170)이 형성된다. 상기 제 3 반도체층(170)은 상기 제 2 반도체층(140)을 형성하는 방법과 동일한 방법으로 형성될 수 있다. 상기 제 3 반도체층(170) 상에 제 3 게이트 패턴(180)이 형성된다. 상기 제 3 게이트 패턴(180)은 제 3 게이트 절연막(182), 제 3 게이트 전극(184) 및 제 3 스페이서(186)를 포함할 수 있다. 상기 제 3 게이트 패턴(180)을 마스크로 이온 주입 공정을 진행하여 상기 제 3 반도체층(170)에 제 3 소오스 영역(174) 및 제 3 드레인 영역(172)이 형성된다. 그리고, 상기 제 3 소오스 영역(174) 및 제 3 드레인 영역(172) 사이에 제 3 플로팅 바디(173)가 형성된다. 상기 제 3 게이트 패턴(180)을 덮는 제 3 층간 절연막(190)이 형성된다.
상기 제 3 층간 절연막(190), 상기 제 2 층간 절연막(160) 및 상기 제 1 층간 절연막(130)을 관통하며, 상기 제 3 소오스 영역(174), 제 2 소오스 영역(144) 및 제 1 소오스 영역(114)을 연결하는 소오스 라인 콘택(192)이 형성된다. 상기 제 3 층간 절연막(190) 상에 상기 소오스 라인 콘택(192)과 연결되는 소오스 라인(194)이 형성된다. 상기 소오스 라인(194)은 아래에서 설명될 비트 라인과 교차하는 방향으로 형성될 수 있다.
도 8d를 참조하면, 상기 소오스 라인(194)을 덮는 제 4 층간 절연막(195)이 형성된다. 상기 제 4 층간 절연막(195), 상기 제 3 층간 절연막(190) 및 상기 제 3 드레인 영역(172)을 관통하며, 상기 제 2 비트 라인 콘택(196b)과 접촉하는 제 3 비트 라인 콘택(196c)이 형성된다. 이에 의해, 비트 라인 콘택(196)은 제 1 비트 라인 콘택(196a), 제 2 비트 라인 콘택(196b) 및 제 3 비트 라인 콘택(196c)을 포함할 수 있다. 상기 제 4 층간 절연막(195) 상에 상기 비트 라인 콘택(196)과 연결되는 비트 라인(198)이 형성된다. 상기 비트 라인(198)은 상기 소오스 라인(194)과 교차하는 방향으로 형성될 수 있다.
도 9a 내지 9c는 본 발명의 다른 실시예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 매몰 절연막(204)을 포함하는 반도체 기판(210)이 준비된다. 상기 반도체 기판(210)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 SOI 기판은 SIMOX(Separation by IMplanted OXygen) 방법으로 형성될 수 있다. 상기 반도체 기판(210)은 상기 매몰 절연막(204)에 의하여 형성된 지지 기판(202)과 제 1 반도체층(206)을 포함할 수 있다. 상기 제 1 반도체층(206)에 제 1 게이트 패턴(220)이 형성된다.
상기 제 1 게이트 패턴(220)은 상기 제 1 반도체층(206) 상의 제 1 게이트 절연막(222), 제 1 게이트 절연막(222) 상의 제 1 게이트 전극(224) 및 제 1 게이트 전극(224) 측벽 상의 제 1 스페이서(226)를 포함할 수 있다. 상기 제 1 게이트 패턴(220)을 마스크로 이온 주입 공정을 진행하여, 상기 제 1 반도체층(206)에 상기 매몰 절연막(204)에 접촉하는 제 1 소오스 영역(214) 및 제 1 드레인 영역(212) 이 형성된다. 상기 제 1 소오스 영역(214) 및 제 1 드레인 영역(212) 사이에 제 1 플로팅 바디(213)가 형성된다. 상기 제 1 게이트 패턴(220)을 덮는 제 1 층간 절연막(230)이 형성된다. 상기 제 1 층간 절연막(230)은 화학 기상 증착 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 9b를 참조하면, 상기 제 1 층간 절연막(230)을 관통하며, 상기 제 1 드레인 영역(212)에 접촉하는 제 1 비트 라인 콘택(296a)이 형성된다. 상기 제 1 비트 라인 콘택(296a)은 상기 제 1 반도체층(206)으로부터 선택적 에피택시얼 성장(Selective Epitaxial Growth:SEG)될 수 있다.
상기 제 1 층간 절연막(230) 상에 제 2 반도체층(240)이 형성된다. 상기 제 2 반도체층(240)을 형성하는 것은 상기 제 1 층간 절연막(230) 상에 상기 제 1 비트 라인 콘택(296a)에 접촉하는 비정질 실리콘층 또는 폴리 실리콘층을 형성하는 것 그리고 상기 비정질 실리콘층 또는 폴리 실리콘층을 열처리하여 결정화하는 것을 포함할 수 있다. 상기 제 2 반도체층(240) 상에 제 2 게이트 패턴(250)이 형성된다. 상기 제 2 게이트 패턴(250)은 제 2 게이트 절연막(252), 제 2 게이트 전극(254) 및 제 2 스페이서(256)를 포함할 수 있다.
상기 제 2 게이트 패턴(250)을 마스크로 이온 주입 공정을 진행하여, 상기 제 2 반도체층(240)에 제 2 소오스 영역(244) 및 제 2 드레인 영역(242)이 형성된다. 그리고, 상기 제 2 소오스 영역(244) 및 제 2 드레인 영역(242) 사이에 제 2 플로팅 바디(243)가 형성된다. 상기 제 2 게이트 패턴(250)을 덮는 제 2 층간 절연막(260)이 형성된다. 상기 제 2 층간 절연막(260) 및 제 2 드레인 영역(242)을 관 통하며, 상기 제 1 비트 라인 콘택(296a)과 접촉하는 제 2 비트 라인 콘택(296b)이 형성된다. 상기 제 2 비트 라인 콘택(296b)은 선택적 에피택시얼 성장 방법으로 형성될 수 있다.
도 9c를 참조하면, 상기 제 2 층간 절연막(260) 상에 제 3 반도체층(270)이 형성된다. 상기 제 3 반도체층(270)은 상기 제 2 반도체층(240)을 형성하는 방법과 동일한 방법으로 형성될 수 있다. 상기 제 3 반도체층(270) 상에 제 3 게이트 패턴(280)이 형성된다. 상기 제 3 게이트 패턴(280)은 제 3 게이트 절연막(282), 제 3 게이트 전극(284) 및 제 3 스페이서(286)를 포함할 수 있다. 상기 제 3 게이트 패턴(280)을 마스크로 이온 주입 공정을 진행하여 상기 제 3 반도체층(270)에 제 3 소오스 영역(274) 및 제 3 드레인 영역(272)이 형성된다. 그리고, 상기 제 3 소오스 영역(274) 및 제 3 드레인 영역(272) 사이에 제 3 플로팅 바디(273)가 형성된다. 상기 제 3 게이트 패턴(280)을 덮는 제 3 층간 절연막(290)이 형성된다.
상기 제 3 소오스 영역(274), 제 2 소오스 영역(244) 및 제 1 소오스 영역(214)은 각각 활성 영역에 의하여 연결된 라인 형태로 형성될 수 있다. 상기 라인 형태의 제 1, 제 2, 제 3 소오스 영역(214,244,274)은 공통 소오스 라인(CSL)들을 구성할 수 있다. 상기 공통 소오스 라인(CSL)은 아래에서 설명될 비트 라인과 교차하는 방향으로 형성될 수 있다. 상기 공통 소오스 라인(CSL)들은 하나의 메탈 콘택에 의하여 외부 배선과 연결될 수 있다.
상기 제 3 층간 절연막(290) 및 상기 제 3 드레인 영역(272)을 관통하며, 상기 제 2 비트 라인 콘택(296b)과 접촉하는 제 3 비트 라인 콘택(296c)이 형성된다. 이에 의해, 비트 라인 콘택(296)은 제 1 비트 라인 콘택(296a), 제 2 비트 라인 콘택(296b) 및 제 3 비트 라인 콘택(296c)을 포함할 수 있다. 상기 제 3 층간 절연막(290) 상에 상기 비트 라인 콘택(296)과 연결되는 비트 라인(298)이 형성된다. 상기 비트 라인(298)은 상기 공통 소오스 라인(CSL)과 교차하는 방향으로 형성될 수 있다. 상기 공통 소오스 라인(CSL)에 의하여 단일 트랜지스터 디램 소자는 더욱 고집적화될 수 있다.
도 10a 내지 10d는 본 발명의 일 변형예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 매몰 절연막(304)을 포함하는 반도체 기판(310)이 준비된다. 상기 반도체 기판(310)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 SOI 기판은 SIMOX(Separation by IMplanted OXygen) 방법으로 형성될 수 있다. 상기 반도체 기판(310)은 상기 매몰 절연막(304)에 의하여 형성된 지지 기판(302)과 제 1 반도체층(306)을 포함할 수 있다. 상기 제 1 반도체층(306)에 제 1 게이트 패턴(320)이 형성된다.
상기 제 1 게이트 패턴(320)은 상기 제 1 반도체층(306) 상의 제 1 게이트 절연막(322), 제 1 게이트 절연막(322) 상의 제 1 게이트 전극(324) 및 제 1 게이트 전극(324) 측벽 상의 제 1 스페이서(326)를 포함할 수 있다. 상기 제 1 게이트 패턴(320)을 마스크로 이온 주입 공정을 진행하여, 상기 제 1 반도체층(306)에 상기 매몰 절연막(304)에 접촉하는 제 1 소오스 영역(314) 및 제 1 드레인 영역(312)이 형성된다. 상기 제 1 소오스 영역(314) 및 제 1 드레인 영역(312) 사이에 제 1 플로팅 바디(313)가 형성된다. 상기 제 1 게이트 패턴(320)을 덮는 제 1 층간 절연막(330)이 형성된다. 상기 제 1 층간 절연막(330)은 화학 기상 증착 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 10b를 참조하면, 상기 제 1 층간 절연막(330)을 관통하며, 상기 제 1 드레인 영역(312)에 접촉하는 제 1 비트 라인 콘택(396a)이 형성된다. 상기 제 1 비트 라인 콘택(396a)은 상기 제 1 반도체층(306)으로부터 선택적 에피택시얼 성장(Selective Epitaxial Growth:SEG)될 수 있다.
상기 제 1 층간 절연막(330) 상에 제 2 반도체층(340)이 형성된다. 상기 제 2 반도체층(340)을 형성하는 것은 상기 제 1 층간 절연막(330) 상에 상기 제 1 비트 라인 콘택(396a)에 접촉하는 비정질 실리콘층 또는 폴리 실리콘층을 형성하는 것 그리고 상기 비정질 실리콘층 또는 폴리 실리콘층을 열처리하여 결정화하는 것을 포함할 수 있다. 상기 제 2 반도체층(340) 상에 제 2 게이트 패턴(350)이 형성된다. 상기 제 2 게이트 패턴(350)은 제 2 게이트 절연막(352), 제 2 게이트 전극(354) 및 제 2 스페이서(356)를 포함할 수 있다.
상기 제 2 게이트 패턴(350)을 마스크로 이온 주입 공정을 진행하여, 상기 제 2 반도체층(340)에 제 2 소오스 영역(344) 및 제 2 드레인 영역(342)이 형성된다. 그리고, 상기 제 2 소오스 영역(344) 및 제 2 드레인 영역(342) 사이에 제 2 플로팅 바디(343)가 형성된다. 상기 제 2 게이트 패턴(350)을 덮는 제 2 층간 절연막(360)이 형성된다. 상기 제 2 층간 절연막(360)을 관통하는 제 2 비트 라인 콘택(396b)이 형성된다. 상기 제 2 비트 라인 콘택(396b)은 선택적 에피택시얼 성장 방법으로 형성될 수 있다.
도 10c를 참조하면, 상기 제 2 층간 절연막(360) 상에 제 3 반도체층(370)이 형성된다. 상기 제 3 반도체층(370)은 상기 제 2 반도체층(340)을 형성하는 방법과 동일한 방법으로 형성될 수 있다. 상기 제 3 반도체층(370) 상에 제 3 게이트 패턴(380)이 형성된다. 상기 제 3 게이트 패턴(380)은 제 3 게이트 절연막(382), 제 3 게이트 전극(384) 및 제 3 스페이서(386)를 포함할 수 있다. 상기 제 3 게이트 패턴(380)을 마스크로 이온 주입 공정을 진행하여 상기 제 3 반도체층(370)에 제 3 소오스 영역(374) 및 제 3 드레인 영역(372)이 형성된다. 그리고, 상기 제 3 소오스 영역(374) 및 제 3 드레인 영역(372) 사이에 제 3 플로팅 바디(373)가 형성된다. 상기 제 3 게이트 패턴(380)을 덮는 제 3 층간 절연막(390)이 형성된다.
상기 제 3 층간 절연막(390), 상기 제 2 층간 절연막(360) 및 상기 제 1 층간 절연막(330)을 관통하며, 상기 제 3 소오스 영역(374), 제 2 소오스 영역(344) 및 제 1 소오스 영역(314)을 연결하는 소오스 라인 콘택(392)이 형성된다. 상기 제 3 층간 절연막(390) 상에 상기 소오스 라인 콘택(392)과 연결되는 소오스 라인(394)이 형성된다. 상기 소오스 라인(394)은 아래에서 설명될 비트 라인과 교차하는 방향으로 형성될 수 있다.
도 10d를 참조하면, 상기 소오스 라인(394)을 덮는 제 4 층간 절연막(395)이 형성된다. 상기 제 4 층간 절연막(395), 상기 제 3 층간 절연막(390), 상기 제 2 비트 라인 콘택(396b), 상기 제 1 비트 라인 콘택(396a), 제 3 드레인 영역(372) 및 제 2 드레인 영역(342)을 관통하며, 상기 제 1 드레인 영역(312)과 접촉하는 제 3 비트 라인 콘택(396c)이 형성된다. 이에 의해, 비트 라인 콘택(396)은 제 1 비트 라인 콘택(396a), 제 2 비트 라인 콘택(396b) 및 제 3 비트 라인 콘택(396c)을 포함할 수 있다. 상기 제 4 층간 절연막(395) 상에 상기 제 3 비트 라인 콘택(396c)과 연결되는 비트 라인(398)이 형성된다. 상기 비트 라인(398)은 상기 소오스 라인(394)과 교차하는 방향으로 형성될 수 있다.
도 11a 내지 11c는 본 발명의 다른 변형예에 따른 단일 트랜지스터 디램 소자의 형성방법을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 매몰 절연막(404)을 포함하는 반도체 기판(410)이 준비된다. 상기 반도체 기판(410)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 SOI 기판은 SIMOX(Separation by IMplanted OXygen) 방법으로 형성될 수 있다. 상기 반도체 기판(410)은 상기 매몰 절연막(404)에 의하여 형성된 지지 기판(402)과 제 1 반도체층(406)을 포함할 수 있다. 상기 제 1 반도체층(406)에 제 1 게이트 패턴(420)이 형성된다.
상기 제 1 게이트 패턴(420)은 상기 제 1 반도체층(406) 상의 제 1 게이트 절연막(422), 제 1 게이트 절연막(422) 상의 제 1 게이트 전극(424) 및 제 1 게이트 전극(424) 측벽 상의 제 1 스페이서(426)를 포함할 수 있다. 상기 제 1 게이트 패턴(420)을 마스크로 이온 주입 공정을 진행하여, 상기 제 1 반도체층(406)에 상기 매몰 절연막(404)에 접촉하는 제 1 소오스 영역(414) 및 제 1 드레인 영역(412)이 형성된다. 상기 제 1 소오스 영역(414) 및 제 1 드레인 영역(412) 사이에 제 1 플로팅 바디(413)가 형성된다. 상기 제 1 게이트 패턴(420)을 덮는 제 1 층간 절연 막(430)이 형성된다. 상기 제 1 층간 절연막(430)은 화학 기상 증착 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 11b를 참조하면, 상기 제 1 층간 절연막(430)을 관통하며, 상기 제 1 드레인 영역(412)에 접촉하는 제 1 비트 라인 콘택(496a)이 형성된다. 상기 제 1 비트 라인 콘택(496a)은 상기 제 1 반도체층(406)으로부터 선택적 에피택시얼 성장(Selective Epitaxial Growth:SEG)될 수 있다.
상기 제 1 층간 절연막(430) 상에 제 2 반도체층(440)이 형성된다. 상기 제 2 반도체층(440)을 형성하는 것은 상기 제 1 층간 절연막(430) 상에 상기 제 1 비트 라인 콘택(496a)에 접촉하는 비정질 실리콘층 또는 폴리 실리콘층을 형성하는 것 그리고 상기 비정질 실리콘층 또는 폴리 실리콘층을 열처리하여 결정화하는 것을 포함할 수 있다. 상기 제 2 반도체층(440) 상에 제 2 게이트 패턴(450)이 형성된다. 상기 제 2 게이트 패턴(450)은 제 2 게이트 절연막(452), 제 2 게이트 전극(454) 및 제 2 스페이서(456)를 포함할 수 있다.
상기 제 2 게이트 패턴(450)을 마스크로 이온 주입 공정을 진행하여, 상기 제 2 반도체층(440)에 제 2 소오스 영역(444) 및 제 2 드레인 영역(442)이 형성된다. 그리고, 상기 제 2 소오스 영역(444) 및 제 2 드레인 영역(442) 사이에 제 2 플로팅 바디(443)가 형성된다. 상기 제 2 게이트 패턴(450)을 덮는 제 2 층간 절연막(460)이 형성된다. 상기 제 2 층간 절연막(460)을 관통하며, 상기 제 2 드레인 영역(442)에 접촉하는 제 2 비트 라인 콘택(496b)이 형성된다. 상기 제 2 비트 라인 콘택(496b)은 선택적 에피택시얼 성장 방법으로 형성될 수 있다.
도 11c를 참조하면, 상기 제 2 층간 절연막(460) 상에 제 3 반도체층(470)이 형성된다. 상기 제 3 반도체층(470)은 상기 제 2 반도체층(440)을 형성하는 방법과 동일한 방법으로 형성될 수 있다. 상기 제 3 반도체층(470) 상에 제 3 게이트 패턴(480)이 형성된다. 상기 제 3 게이트 패턴(480)은 제 3 게이트 절연막(482), 제 3 게이트 전극(484) 및 제 3 스페이서(486)를 포함할 수 있다. 상기 제 3 게이트 패턴(480)을 마스크로 이온 주입 공정을 진행하여 상기 제 3 반도체층(470)에 제 3 소오스 영역(474) 및 제 3 드레인 영역(472)이 형성된다. 그리고, 상기 제 3 소오스 영역(474) 및 제 3 드레인 영역(472) 사이에 제 3 플로팅 바디(473)가 형성된다. 상기 제 3 게이트 패턴(480)을 덮는 제 3 층간 절연막(490)이 형성된다.
상기 제 3 소오스 영역(474), 제 2 소오스 영역(444) 및 제 1 소오스 영역(414)은 각각 활성 영역에 의하여 연결된 라인 형태로 형성될 수 있다. 상기 라인 형태의 제 1, 제 2, 제 3 소오스 영역(414,444,474)은 공통 소오스 라인(CSL)들을 구성할 수 있다. 상기 공통 소오스 라인(CSL)은 아래에서 설명된 비트 라인과 교차하는 방향으로 형성될 수 있다. 상기 공통 소오스 라인(CSL)들은 하나의 메탈 콘택에 의하여 외부 배선과 연결될 수 있다.
상기 제 3 층간 절연막(490), 상기 제 3 드레인 영역(472), 상기 제 2 드레인 영역(442), 상기 제 2 비트 라인 콘택(496b), 제 1 비트 라인 콘택(496a)을 관통하는 제 3 비트 라인 콘택(496c)이 형성된다. 이에 의해, 비트 라인 콘택(496)은 제 1 비트 라인 콘택(496a), 제 2 비트 라인 콘택(496b) 및 제 3 비트 라인 콘택(496c)을 포함할 수 있다. 상기 제 3 층간 절연막(490) 상에 상기 제 3 비트 라 인 콘택(496c)과 연결되는 비트 라인(498)이 형성된다. 상기 비트 라인(498)은 상기 공통 소오스 라인(CSL)과 교차하는 방향으로 형성될 수 있다. 상기 공통 소오스 라인(CSL)에 의하여 단일 트랜지스터 디램 소자는 더욱 고집적화될 수 있다.
본 발명의 실시예에 따르면, 단일 트랜지스터 디램 소자가 적층됨으로써 집적도가 향상될 수 있다. 또한, 공통 소오스 라인에 의하여 단일 트랜지스터 디램 소자의 집적도가 더욱 향상될 수 있다.
Claims (19)
- 절연막을 포함하는 기판;상기 절연막 상에 제공되며, 상기 절연막에 접촉하는 제 1 소오스 영역 및 제 1 드레인 영역, 상기 제 1 소오스 영역 및 상기 제 1 드레인 영역 사이의 제 1 플로팅 바디를 포함하는 제 1 반도체층;상기 제 1 플로팅 바디를 덮는 제 1 게이트 패턴;상기 제 1 게이트 패턴을 덮는 제 1 층간 절연막;상기 제 1 층간 절연막 상에 제공되며, 상기 제 1 층간 절연막에 접촉하는 제 2 소오스 영역 및 제 2 드레인 영역, 상기 제 2 소오스 영역 및 상기 제 2 드레인 영역 사이의 제 2 플로팅 바디를 포함하는 제 2 반도체층; 및상기 제 2 플로팅 바디를 덮는 제 2 게이트 패턴을 포함하되,상기 제 1 반도체층의 적어도 하나의 영역과 상기 제 2 반도체층의 적어도 하나의 영역은 서로 연결되는 단일 트랜지스터 디램 소자.
- 청구항 1에 있어서,상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 더 포함하는 단일 트랜지스터 디램 소자.
- 청구항 2에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 더 포함하고,상기 비트 라인 콘택은:상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택; 및상기 제 2 층간 절연막 및 상기 제 2 드레인 영역을 관통하며, 상기 제 1 비트 라인 콘택의 상부면에 접촉하는 제 2 비트 라인 콘택을 포함하는 단일 트랜지스터 디램 소자.
- 청구항 2에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 더 포함하고,상기 비트 라인 콘택은:상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택; 및상기 제 2 층간 절연막, 상기 제 2 드레인 영역 및 상기 제 1 비트 라인 콘택을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 2 비트 라인 콘택을 포함하는 단일 트랜지스터 디램 소자.
- 청구항 2에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막; 및상기 비트 라인 콘택과 연결되는 상기 제 2 층간 절연막 상의 비트 라인을 더 포함하되,상기 제 1 소오스 영역과 상기 제 2 소오스 영역은 상기 비트 라인과 교차하는 라인 형태인 단일 트랜지스터 디램 소자.
- 청구항 1에 있어서,상기 제 1 층간 절연막을 관통하며, 상기 제 1 소오스 영역과 상기 제 2 소오스 영역을 연결하는 소오스 라인 콘택을 더 포함하는 단일 트랜지스터 디램 소자.
- 청구항 6에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막;상기 제 2 층간 절연막 상의 제 3 층간 절연막; 및상기 제 3 층간 절연막, 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 더 포함하는 단일 트랜지스터 디램 소자.
- 청구항 7에 있어서,상기 비트 라인 콘택은:상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택; 및상기 제 3 층간 절연막, 상기 제 2 층간 절연막 및 상기 제 2 드레인 영역을 관통하며, 상기 제 1 비트 라인 콘택의 상부면에 접촉하는 제 2 비트 라인 콘택을 포함하는 단일 트랜지스터 디램 소자.
- 청구항 7에 있어서,상기 비트 라인 콘택은:상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택; 및상기 제 3 층간 절연막, 상기 제 2 층간 절연막, 상기 제 2 드레인 영역 및 상기 제 1 비트 라인 콘택을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 2 비트 라인 콘택을 포함하는 단일 트랜지스터 디램 소자.
- 청구항 7에 있어서,상기 제 3 층간 절연막 상에 상기 비트 라인 콘택과 연결되는 비트 라인; 및상기 제 2 층간 절연막 상에, 상기 비트 라인과 교차하며 상기 소오스 라인 콘택과 연결되는 소오스 라인을 더 포함하는 단일 트랜지스터 디램 소자.
- 절연막 및 제 1 반도체층을 포함하는 기판을 준비하는 것;상기 제 1 반도체층 상에 제 1 게이트 패턴을 형성하는 것;상기 제 1 게이트 패턴에 인접한 상기 제 1 반도체층에, 상기 절연막에 접촉하는 제 1 소오스 영역 및 제 1 드레인 영역, 그리고 상기 제 1 소오스 영역 및 상기 제 1 드레인 영역 사이의 제 1 플로팅 바디를 형성하는 것;상기 제 1 게이트 패턴을 덮는 제 1 층간 절연막을 형성하는 것;상기 제 1 층간 절연막 상에 제 2 반도체층을 형성하는 것;상기 제 2 반도체층 상에 제 2 게이트 패턴을 형성하는 것; 그리고상기 제 2 게이트 패턴에 인접한 상기 제 2 반도체층에, 상기 제 1 층간 절연막에 접촉하는 제 2 소오스 영역 및 제 2 드레인 영역, 그리고 상기 제 2 소오스 영역 및 상기 제 2 드레인 영역 사이의 제 2 플로팅 바디를 형성하는 것을 포함하되,상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴은 각각 상기 제 1 플로팅 바디 및 상기 제 2 플로팅 바디 상에 형성되고,상기 제 1 반도체층의 적어도 하나의 영역과 상기 제 2 반도체층의 적어도 하나의 영역은 서로 연결되도록 형성되는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 11에 있어서,상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 형성하는 것을 더 포함하는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 12에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 형성하는 것을 더 포함하고,상기 비트 라인 콘택을 형성하는 것은:상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택을 형성하는 것; 그리고상기 제 2 드레인 영역 및 상기 제 2 층간 절연막을 관통하며, 상기 제 1 비트 라인 콘택과 접촉하는 제 2 비트 라인 콘택을 형성하는 것을 포함하되,상기 제 1 비트 라인 콘택은 선택적 에피택시얼 성장 방법으로 형성되는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 13에 있어서,상기 제 2 반도체층을 형성하는 것은:상기 제 1 층간 절연막 상에, 상기 제 1 비트 라인 콘택에 접촉하는 비정질 실리콘층 또는 폴리 실리콘층을 형성하는 것; 그리고상기 비정질 실리콘층 또는 폴리 실리콘층을 열처리하여 결정화하는 것을 포함하는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 12에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 형성하는 것을 더 포함하고,상기 비트 라인 콘택을 형성하는 것은:상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역에 접촉하는 제 1 비트 라인 콘택을 형성하는 것; 그리고상기 제 2 층간 절연막, 상기 제 2 드레인 영역 및 상기 제 1 비트 라인 콘택을 관통하며, 상기 제 1 드레인 영역과 접촉하는 제 2 비트 라인 콘택을 형성하는 것을 포함하되,상기 제 1 비트 라인 콘택은 선택적 에피택시얼 성장 방법으로 형성되는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 12에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 형성하는 것을 더 포함하고,상기 비트 라인 콘택과 연결되는 상기 제 2 층간 절연막 상의 비트 라인을 형성하는 것을 더 포함하되,상기 제 1 소오스 영역과 상기 제 2 소오스 영역은 상기 비트 라인과 교차하는 라인 형태로 형성되는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 11에 있어서,상기 제 1 층간 절연막을 관통하며, 상기 제 1 소오스 영역과 상기 제 2 소오스 영역을 연결하는 소오스 라인 콘택을 형성하는 것을 더 포함하는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 17에 있어서,상기 제 2 게이트 패턴을 덮는 제 2 층간 절연막을 형성하는 것을 더 포함하고,상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하는 것; 그리고상기 제 3 층간 절연막, 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 관통하며, 상기 제 1 드레인 영역과 상기 제 2 드레인 영역을 연결하는 비트 라인 콘택을 형성하는 것을 더 포함하는 단일 트랜지스터 디램 소자의 형성방법.
- 청구항 18에 있어서,상기 제 3 층간 절연막 상에 상기 비트 라인 콘택과 연결되는 비트 라인을 형성하는 것; 그리고상기 제 2 층간 절연막 상에, 상기 비트 라인과 교차하며 상기 소오스 라인 콘택과 연결되는 소오스 라인을 형성하는 것을 더 포함하는 단일 트랜지스터 디램 소자의 형성방법.
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