CN108538845A - 包括应力消除区域的半导体存储器件 - Google Patents

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Abstract

提供了半导体存储器件。一种半导体存储器件包括存储单元区域和在存储单元区域的一部分上的绝缘体。该半导体存储器件包括在绝缘体中并且在存储单元区域与半导体存储器件的另一区域之间的应力消除材料。

Description

包括应力消除区域的半导体存储器件
技术领域
本公开涉及半导体器件，更具体地，涉及半导体存储器件。
背景技术
半导体器件可以被高度集成以满足对高性能和低成本的需求。例如，二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元所需的面积确定。因此，2D或平面半导体器件的集成密度可以取决于用于精细图案形成的技术。然而，在2D或平面半导体制造工艺中，高成本设备会用于这样的精细图案形成，并且2D或平面半导体器件的集成密度的增加会受限制。
发明内容
根据本发明构思的示例实施方式，一种半导体存储器件可以包括衬底，该衬底包括单元阵列区域、外围电路区域以及在单元阵列区域与外围电路区域之间的应力消除区域。半导体存储器件可以在单元阵列区域中的衬底上包括存储结构，并且可以在外围电路区域中的衬底上包括外围结构。此外，半导体器件可以在存储结构的至少一部分和外围结构上包括层间绝缘层，并且可以在应力消除区域中的层间绝缘层中包括应力消除结构。
根据本发明构思的示例实施方式，一种半导体存储器件可以包括衬底，该衬底包括一对单元阵列区域和在该对单元阵列区域之间的应力消除区域。半导体存储器件可以在该对单元阵列区域中的衬底上包括一对存储结构。半导体器件可以在该对存储结构的至少一部分上包括层间绝缘层。此外，半导体存储器件可以在应力消除区域中的层间绝缘层中包括应力消除结构。
根据各种各样的实施方式，一种半导体存储器件包括存储单元区域，该存储单元区域可以包括交替导电层和绝缘层的堆叠。半导体存储器件在该堆叠中包括半导体结构。半导体存储器件包括可在该堆叠的台阶部分上的绝缘体。此外，半导体存储器件包括可在绝缘体中的应力消除材料。应力消除材料可以具有比绝缘体更低的介电常数，可以在堆叠的台阶部分与半导体存储器件的另一个区域之间，并且可以比半导体结构更宽。
附图说明
图1是示出根据示例实施方式的半导体器件例如三维半导体器件的俯视图。
图2是示出根据示例实施方式的半导体器件的俯视图。
图3A和3B是示出根据示例实施方式的半导体器件的剖视图。
图4是示出图3B的部分B的放大图。
图5A至5C是示出根据示例实施方式的半导体器件的剖视图。
图6A至6D是示出根据示例实施方式的半导体器件的俯视图。
图7是示出根据示例实施方式的半导体器件的俯视图。
图8是示出根据示例实施方式的半导体器件的俯视图。
图9A和9B是示出根据示例实施方式的半导体器件的剖视图。
图10是示出图9B的部分D的放大图。
具体实施方式
现在将参照其中示出一些示例实施方式的附图更全面地描述各种各样的示例实施方式。然而，本发明构思可以以许多替代形式被体现，并且不应被解释为仅限于在此陈述的示例实施方式。
图1是示出根据示例实施方式的半导体器件例如三维半导体器件的俯视图。
参照图1，半导体器件可以包括单元(例如存储单元)阵列区域CR和外围电路区域PR。在俯视图中，外围电路区域PR可以设置在单元阵列区域CR周围。例如，在俯视图中，外围电路区域PR可以围绕单元阵列区域CR，或者可以另外延伸为限定围绕单元阵列区域CR的周界。
由多个存储单元构成(例如包括多个存储单元)的存储单元阵列可以设置在单元阵列区域CR中。存储单元阵列可以包括三维布置的存储单元、连接到存储单元的多个字线、以及连接到存储单元的多个位线。虽然这里使用了“阵列”这个词，但是单元阵列区域CR可以指包括多个存储单元的任何存储单元区域。
外围电路区域PR可以包括行解码器区域、页缓冲器区域、列解码器区域和控制电路区域。
用于选择存储单元阵列的字线的行解码器可以设置在行解码器区域中。行解码器可以根据地址信息(例如地址)选择字线中的一个，并且可以响应于控制电路区域中的控制电路的控制信号将字线电压提供到所选择的字线和未选择的字线。
在页缓冲器区域中，用于读取存储在存储单元中的数据的页缓冲器可以被设置。根据操作模式，页缓冲器可以暂时存储将存储在存储单元中的数据或者可以感测存储在存储单元中的数据。页缓冲器可以在编程操作模式下作为写入驱动器电路操作，并且可以在读取操作模式下作为读出放大器电路操作。
列解码器可以设置在列解码器区域中以连接到存储单元阵列的位线。列解码器可以在页缓冲器与外部装置(例如存储控制器)之间提供数据传输路径。
半导体器件可以包括提供在单元阵列区域CR的至少一部分与外围电路区域PR之间的应力消除区域SR。
在俯视图中，单元阵列区域CR可以具有四边形形状(即可以具有四条边)。应力消除区域SR可以设置在单元阵列区域CR的至少一条边与外围电路区域PR之间。在一些实施方式中，如图1中所示，应力消除区域SR在俯视图中可以具有在一方向上延伸的线形形状。然而，本发明构思不限于此。
图2是示出根据示例实施方式的半导体器件的俯视图。例如，图2是示出图1的部分A的俯视图。图3A和3B是示出根据示例实施方式的半导体器件的剖视图。图3A是沿图2的线I-I'截取的剖视图。图3B是沿图2的线II-II'截取的剖视图。图4是示出图3B的部分B的放大图。
参照图2、3A、3B和4，衬底100可以包括存储单元阵列区域CR、外围电路区域PR和应力消除区域SR。单元阵列区域CR和外围电路区域PR可以在第一方向D1上彼此间隔开。应力消除区域SR可以位于单元阵列区域CR与外围电路区域PR之间。
衬底100可以是半导体衬底。例如，衬底100可以包括单晶硅层、单晶锗层、硅锗层上的硅层、绝缘层上的硅层、和/或绝缘层上的多晶半导体层。衬底100可以是第一导电类型的硅晶片(例如p型晶片)。
外围结构10可以设置在外围电路区域PR中的衬底100上。如关于图1所述，外围结构10可以包括行解码器、列解码器、页缓冲器和/或控制电路，用于将数据写入存储单元以及从存储单元读取数据。因此，外围电路区域PR可以在此被称为包括配置为读取和写入存储单元区域CR中的存储单元的数据的电路。
外围结构10可以包括外围电路区域PR中的外围晶体管PTR。外围晶体管PTR可以每个设置在外围电路区域PR中的由隔离层101限定的有源区域上。外围晶体管PTR可以每个包括有源区域上的栅极堆叠GS、栅极堆叠GS的相反侧壁上的间隔物SP、以及在栅极堆叠GS的相反侧的有源区域中的源极/漏极区域SD。栅极堆叠GS可以包括顺序地堆叠在有源区域上的栅极绝缘图案11、栅极图案12和掩模图案13。
存储结构20可以设置在单元阵列区域CR中的衬底100上。存储结构20可以包括堆叠结构ST和垂直结构VS.
堆叠结构ST可以设置在单元阵列区域CR中的衬底100上。堆叠结构ST可以包括交替地和重复地一个堆叠在另一个上的导电图案110和绝缘图案120。
堆叠结构ST可以在第一方向D1上延伸但不延伸到应力消除区域SR和外围电路区域PR。堆叠结构ST可以具有与外围电路区域PR相邻的台阶结构。台阶结构可以是随着单元阵列区域CR更靠近外围电路区域PR而朝着衬底100下降的结构。除了导电图案110中的最上面的导电图案之外，导电图案110可以每个包括由紧接在其上方的另一导电图案110暴露的垫部分。在一些实施方式中，堆叠结构ST可以包括在交叉或垂直于第一方向D1的第二方向D2上彼此间隔开的多个堆叠结构。
导电图案110中的最下面的导电图案可以提供/充当地选择线，并且导电图案110中的最上面的导电图案可以提供/充当串选择线。地选择线与串选择线之间的其它导电图案110可以提供/充当字线。导电图案110可以包括导电材料。例如，导电图案110可以包括金属(例如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)或铜(Cu))和/或金属氮化物(例如钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN))。
绝缘图案120可以包括绝缘材料。例如，绝缘图案120可以包括硅氧化物。
缓冲绝缘层105可以设置在堆叠结构ST与衬底100之间。缓冲绝缘层105的厚度可以小于绝缘图案120的每个的厚度。缓冲绝缘层105可以包括例如硅氧化物。
分隔绝缘层130(图2和3B)可以设置在堆叠结构ST的上部中。分隔绝缘层130可以在第二方向D2上分隔/分割最上面的导电图案110。分隔绝缘层130可以包括例如硅氧化物。
公共源极区域CSR(图2和3B)可以设置在堆叠结构ST在第二方向D2上的相反侧的衬底100中。例如，公共源极区域CSR可以设置于在第二方向D2上彼此隔开的多个堆叠结构ST之间的衬底100中。公共源极区域CSR可以每个在第一方向D1上延伸但不延伸到外围电路区域PR。公共源极区域CSR可以用与第一导电类型的杂质不同的第二导电类型的杂质(例如n型杂质)掺杂。
在公共源极区域CSR上，公共源极插塞CSPLG(图3B)可以被设置。公共源极插塞CSPLG可以分别直接接触公共源极区域CSR。公共源极插塞CSPLG可以每个在第一方向D1上延伸。公共源极插塞CSPLG可以包括金属，例如W、Cu、Al、Ti或Ta。
绝缘间隔物CSP可以设置在公共源极插塞CSPLG与堆叠结构ST之间。绝缘间隔物CSP可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
垂直结构VS可以设置在单元阵列区域CR中的衬底100上。垂直结构VS可以每个穿透堆叠结构ST和缓冲绝缘层105。
在俯视图中，垂直结构VS可以在共同的方向上布置或以Z字形方式布置。在一些实施方式中，如图2中所示，垂直结构VS可以沿着在第一方向D1上延伸的多个(例如九个)行布置。在一些实施方式中，第五行中包括的垂直结构VS可以不连接到位线BL，并且其它行中包括的垂直结构VS可以连接到位线BL。
参照图4，垂直结构VS可以每个包括下半导体图案LSP、上半导体图案USP、掩埋绝缘图案VI、垂直绝缘图案VP、下栅极绝缘层LGI和导电垫CP(图3A和3B)。
下半导体图案LSP可以被提供在垂直结构VS的每个的下部处并且可以接触衬底100。下半导体图案LSP可以具有柱形状，并且可以在垂直于衬底100的上表面的第三方向D3上延伸。下半导体图案LSP可以填充衬底100的上表面中的凹陷区域100r，并且可以穿透最下面的导电图案110。下半导体图案LSP的上表面可以相对于衬底100的上表面在比绝缘图案120中的最下面的绝缘图案的下表面更高的高度处并且在比最下面的绝缘图案120的上表面更低的高度处。下半导体图案LSP可以包括使用衬底100作为籽晶选择性地外延生长的硅。下半导体图案LSP可以具有与衬底100相同的导电类型。
下栅极绝缘层LGI可以设置在下半导体图案LSP与最下面的导电图案110之间。下栅极绝缘层LGI可以包括例如硅氧化物。
上半导体图案USP可以设置在下半导体图案LSP上。上半导体图案USP可以在第三方向D3上延伸。上半导体图案USP的下部可以电连接到下半导体图案LSP，上半导体图案USP的上部可以电连接到位线BL。
上半导体图案USP可以具有中空管形状或通心粉形状。上半导体图案USP的底端可以处于闭合状态。上半导体图案USP的内部空间可以用掩埋绝缘图案VI填充。相对于衬底100的上表面，上半导体图案USP的下表面可以在比下半导体图案LSP的最上表面更低的高度处。
在一些实施方式中，如图4中所示，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以接触下半导体图案LSP并且可以具有其底端处于闭合状态的管形状或通心粉形状。在一些实施方式中，第一半导体图案SP1的内部空间可以包括(例如填充有)掩埋绝缘图案VI。第一半导体图案SP1可以延伸到下半导体图案LSP中，使得半导体图案SP1的一部分可以插入下半导体图案LSP内部(例如在下半导体图案LSP的凹陷部分中)。第一半导体图案SP1可以接触第二半导体图案SP2的内表面和下半导体图案LSP的上表面。因此，第一半导体图案SP1可以电连接到第二半导体图案SP2和下半导体图案LSP。第二半导体图案SP2可以具有其顶端和底端敞开的管形状或通心粉形状。第二半导体图案SP2可以与下半导体图案LSP间隔开，因而可以不接触下半导体图案LSP。
上半导体图案USP可以具有与衬底100相同的导电类型或者可以处于无掺杂状态。上半导体图案USP可以包括硅、锗和/或其混合物，并且可以包括掺杂半导体和/或无掺杂(或本征)半导体。
导电垫CP(图3A和3B)可以设置在上半导体图案USP上。导电垫CP可以包括掺杂半导体和/或金属。
垂直绝缘图案VP可以设置在上半导体图案USP与导电图案110之间。垂直绝缘图案VP可以包括与导电图案110相邻的阻挡绝缘层、与上半导体图案USP相邻的隧道绝缘层、以及在阻挡绝缘层与隧道绝缘层之间的电荷存储层。隧道绝缘层可以包括例如硅氧化物。电荷存储层可以包括例如硅氮化物、硅氮氧化物、富硅氮化物、含导电纳米点的绝缘层和/或层叠俘获层。阻挡绝缘层可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
水平绝缘图案112可以设置在垂直结构VS与导电图案110之间。水平绝缘图案112可以在导电图案110中的各个导电图案的上表面和下表面上延伸。水平绝缘图案112可以包括例如硅氧化物、金属氧化物和/或金属氮化物。
虚设垂直结构DVS(图2)可以设置在堆叠结构ST的台阶结构上。虚设垂直结构DVS可以与垂直结构VS基本相同。虚设垂直结构DVS可以穿透导电图案110的边缘部分。
第一层间绝缘层140(图3A)可以设置在衬底100上以覆盖外围结构10以及存储结构20的至少一部分。例如，第一层间绝缘层140可以覆盖堆叠结构ST的台阶结构以及外围结构10。因此，第一层间绝缘层140可以在此被称为堆叠结构ST的“台阶部分上的绝缘体”。第一层间绝缘层140的上表面可以与堆叠结构ST的上表面基本上共平面。第一层间绝缘层140可以包括硅氧化物。第一层间绝缘层140的介电常数可以在从约3.9到约5的范围。例如，第一层间绝缘层140可以包括例如通过等离子体增强化学沉积工艺形成的原硅酸四乙酯(TEOS)。
应力消除结构30(图2和3A)可以设置在应力消除区域SR中的衬底100上。应力消除结构30可以设置在堆叠结构ST与外围结构10之间。应力消除结构30可以设置在第一层间绝缘层140中。在一些实施方式中，应力消除结构30可以穿透第一层间绝缘层140的上表面和/或下表面。应力消除结构30可以在第一层间绝缘层140中在第三方向D3上垂直地延伸。参照图3A，应力消除结构30的下表面可以与第一层间绝缘层140的下表面基本上共平面，并且应力消除结构30的上表面可以与第一层间绝缘层140的上表面基本上共平面。例如，应力消除结构30可以在第三方向D3上从衬底100凸出到堆叠ST的导电图案110中的最上面的导电图案的最上表面之上的高度。然而，本发明构思不限于此。此外，应力消除结构30也可以在此被称为“应力消除区”、“应力消除层”或“应力消除材料”，并且导电图案110也可以在此被称为“导电层”。
应力消除结构30可以包括与第一层间绝缘层140不同的材料。应力消除结构30可以包括能够使单元阵列区域CR与外围电路区域PR之间的应力松弛的材料。应力消除结构30不仅仅是间隔物。例如，应力消除结构30可以比外围电路区域PR的间隔物SP(在第三方向D3上)更高并且(在第一方向D1上)更宽。此外，应力消除结构30可以在第一方向D1上比垂直结构VS中的一个更宽。
在一些实施方式中，应力消除结构30可以包括具有比第一层间绝缘层140更低的介电常数的材料。例如，应力消除结构30可以包括氟掺杂的硅氧化物、碳掺杂的硅氧化物、多孔硅氧化物、聚酰亚胺、聚降冰片烯(polynorbornene)、苯并环丁烯、聚四氟乙烯(PTFE)、氢倍半硅氧烷(HSQ)和/或甲基倍半硅氧烷(MSQ)。备选地，应力消除结构30可以包括硅氮化物和/或硅氮氧化物。
如图3A中所示，第二层间绝缘层142可以设置在第一层间绝缘层140上。第二层间绝缘层142可以跨越单元阵列区域CR、应力消除区域SR和外围电路区域PR的每个在第一方向D1上延伸，使得第二层间绝缘层142可以覆盖存储结构20、公共源极插塞CSPLG(图3B)、应力消除结构30和第一层间绝缘层140。第二层间绝缘层142可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
接触插塞PLG和单元接触插塞CPLG可以设置在单元阵列区域CR中的衬底100上。接触插塞PLG可以穿透第二层间绝缘层142以分别接触垂直结构VS。单元接触插塞CPLG可以穿透第一层间绝缘层140和第二层间绝缘层142以分别接触导电图案110。
外围接触插塞PPLG可以设置在外围电路区域PR中的衬底100上。外围接触插塞PPLG可以穿透第一层间绝缘层140和第二层间绝缘层142以电连接到外围晶体管PTR。例如，外围接触插塞PPLG可以连接到源极/漏极区域SD和/或栅极堆叠GS。
子位线SBL可以设置在单元阵列区域CR中的第二层间绝缘层142上。子位线SBL可以每个连接到一对接触插塞PLG。例如，子位线SBL可以每个电连接到彼此相邻且其间具有分隔绝缘层130或公共源极插塞CSPLG的一对垂直结构VS。
互连线CL(图3A)可以设置在单元阵列区域CR中的第二层间绝缘层142上。互连线CL可以连接到单元接触插塞CPLG。
外围互连线PCL可以设置在外围电路区域PR中的第二层间绝缘层142上。外围互连线PCL可以连接到外围接触插塞PPLG。
第三层间绝缘层144可以设置在第二层间绝缘层142上。第三层间绝缘层144可以覆盖子位线SBL、互连线CL和外围互连线PCL。第三层间绝缘层144可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
位线BL可以设置在第三层间绝缘层144上。位线BL可以在第二方向D2上延伸并且可以通过位线接触插塞BPLG(图3B)连接到子位线SBL。
根据一些示例实施方式，应力消除区域SR可以被提供在单元阵列区域CR与外围电路区域PR之间。应力消除结构30可以设置在应力消除区域SR中的第一层间绝缘层140中。应力消除结构30可以包括能够使单元阵列区域CR与外围电路区域PR之间的应力松弛的材料。因此，单元阵列区域CR与外围电路区域PR之间的应力可以松弛。
图5A至5C是示出根据示例实施方式的半导体器件的剖视图。图5A至5C是沿图2的线I-I'截取的分别的剖视图。在图5A至5C中，相同的附图标记用于表示与图2、3A和3B中相同的元件，因而可以省略其重复描述。在下文中，主要描述应力消除结构30的剖面形状的示例修改。
参照图5A，应力消除结构30可以设置在应力消除区域SR中的衬底100上。应力消除结构30可以设置在第一层间绝缘层140中。应力消除结构30可以完全穿透第一层间绝缘层140，使得应力消除结构30的下部可以延伸或插入到衬底100中(例如到衬底100的凹陷部分中)。因此，相对于衬底100的上表面，应力消除结构30的下表面可以位于比第一层间绝缘层140的下表面更低的高度处。
参照图5B，应力消除结构30可以设置在应力消除区域SR中的衬底100上。应力消除结构30可以设置在第一层间绝缘层140中。相对于衬底100的上表面，应力消除结构30的下表面可以位于比第一层间绝缘层140的下表面更高的高度处。例如，应力消除结构30可以不完全穿透第一层间绝缘层140，而是可以仅部分地穿透第一层间绝缘层140。
参照图5C，应力消除结构30可以设置在应力消除区域SR中的衬底100上。应力消除结构30可以设置在第一层间绝缘层140和第二层间绝缘层142中。应力消除结构30可以穿透第一层间绝缘层140和第二层间绝缘层142。例如，应力消除结构30的上表面可以与第二层间绝缘层142的上表面基本上共平面。
图6A至6D是示出根据示例实施方式的半导体器件的俯视图。在下文中，主要描述应力消除结构30的平面形状的示例修改。图6A至6D的部分A与参照图2、3A、3B、4和/或5A至5C描述的部分A基本相同。
参照图6A至6C，在俯视图中，单元阵列区域CR可以具有四边形形状。应力消除区域SR可以设置在单元阵列区域CR的至少一条边与外围电路区域PR之间。
参照图6A，多个应力消除区域SR可以被提供。应力消除区域SR可以设置在单元阵列区域CR的各个边与外围电路区域PR之间。应力消除区域SR可以每个具有线形形状。
在一些实施方式中，如图6A中所示，应力消除区域SR可以设置在单元阵列区域CR的两个相对的边与外围电路区域PR之间。或者，应力消除区域SR可以设置在外围电路区域PR与单元阵列区域CR的两个紧邻的(即相交的)边之间。
参照图6B，在俯视图中，应力消除区域SR可以设置为围绕单元阵列区域CR。在俯视图中，单元阵列区域CR和外围电路区域PR可以由应力消除区域SR隔开。应力消除区域SR可以可选地围绕存储单元区域CR连续地延伸。
参照图6C，多个应力消除区域SR可以被提供。应力消除区域SR可以沿着单元阵列区域CR的至少一条边布置，使得应力消除区域SR彼此间隔开。
在一些实施方式中，如图6C中所示，应力消除区域SR可以沿着单元阵列区域CR的一条(即同一的)边布置。或者，应力消除区域SR可以沿着单元阵列区域CR的多条边布置。
参照图6D，多个应力消除区域SR可以被提供。可彼此间隔开的应力消除区域SR可以沿着单元阵列区域CR的全部四条边布置。
图7是示出根据示例实施方式的半导体器件的俯视图。例如，根据示例实施方式的半导体器件可以是三维存储器件。
参照图7，半导体器件可以包括单元阵列区域CR和应力消除区域SR。应力消除区域SR可以设置在单元阵列区域CR之间。
包括多个存储单元的存储单元阵列可以设置在单元阵列区域CR中。存储单元阵列可以包括三维布置的存储单元以及连接到存储单元的多个字线和连接到存储单元的多个位线。
图8是示出根据示例实施方式的半导体器件的俯视图。图8是对应于图7的部分C的俯视图。图9A和9B是示出根据示例实施方式的半导体器件的剖视图。图9A是沿图8的线III-III'截取的剖视图，图9B是沿图8的线IV-IV'截取的剖视图。图10是示出图9B的部分D的放大图。在图8、9A、9B和10中，相同的附图标记用于表示与图2、3A、3B和4中相同的元件。因此，为了简洁，可以省略其重复描述。
参照图8、9A、9B和10，衬底200可以包括单元阵列区域CR和应力消除区域SR。单元阵列区域CR可以在第一方向D1上彼此间隔开。应力消除区域SR可以位于单元阵列区域CR之间。
衬底200可以是半导体衬底。例如，衬底200可以包括单晶硅层、单晶锗层、硅锗层上的硅层、绝缘层上的硅层、和/或绝缘层上的多晶半导体层。
外围结构60可以在衬底200上。外围结构60可以包括行解码器、列解码器、页缓冲器和/或控制电路，用于将数据写入存储单元以及从存储单元读取数据。
外围结构60可以包括衬底200上的外围晶体管PTR。外围晶体管PTR可以每个设置在衬底200中的由隔离层201限定的有源区域上。外围晶体管PTR可以与图2、3A、3B和4中所述基本相同。
下绝缘层LIL可以被提供为覆盖外围结构60。下绝缘层LIL可以具有多层结构。下绝缘层LIL可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
下互连线LCL和下插塞LPLG可以设置在下绝缘层LIL中以连接到外围晶体管PTR。
下半导体层LSL可以设置在单元阵列区域CR中的下绝缘层LIL上。下半导体层LSL可以包括单晶硅层、单晶锗层、硅锗层上的硅层、绝缘层上的硅层、和/或绝缘层上的多晶半导体层。下半导体层LSL可以具有第一导电类型(例如p型导电类型)。下半导体层LSL可以不设置在应力消除区域SR中的下绝缘层LIL上。
存储结构70可以设置在下半导体层LSL上。存储结构70可以每个与图2、3A、3B和4中所述的存储结构20基本相同。存储结构70可以每个包括堆叠结构ST和垂直结构VS.
堆叠结构ST可以设置在下半导体层LSL上。堆叠结构ST可以与图2、3A、3B和4中所述的堆叠结构ST基本相同。堆叠结构ST可以包括交替地和重复地一个堆叠在另一个上的导电图案210和绝缘图案220。导电图案210和绝缘图案220可以与图2、3A、3B和4中所述的导电图案110和绝缘图案120基本相同。
堆叠结构ST可以具有台阶结构。台阶结构可以是随着堆叠结构ST更靠近应力消除区域SR而朝着衬底200下降的结构。
缓冲绝缘层205可以设置在堆叠结构ST与下半导体层LSL之间。缓冲绝缘层205的厚度可以小于绝缘图案220的每个的厚度。缓冲绝缘层205可以包括例如硅氧化物。
分隔绝缘层230(图8和9B)可以设置在堆叠结构ST的上部中。分隔绝缘层230可以在第二方向D2上分隔/分割导电图案210中的最上面的导电图案。分隔绝缘层230可以包括例如硅氧化物。
公共源极区域CSR可以设置在堆叠结构ST在第二方向D2上的相反侧的下半导体层LSL中。在公共源极区域CSR上，公共源极插塞CSPLG和绝缘间隔物CSP可以被设置。公共源极区域CSR、公共源极插塞CSPLG和绝缘间隔物CSP可以与图2、3A、3B和4中所述的公共源极区域CSR、公共源极插塞CSPLG和绝缘间隔物CSP基本相同。
垂直结构VS可以设置在下半导体层LSL上。除了垂直结构VS设置在下半导体层LSL上之外，垂直结构VS可以与图2、3A、3B和4中所述的垂直结构VS基本相同。下半导体图案LSP(图10)可以填充下半导体层LSL的上表面中的凹陷区域LSLr。
水平绝缘图案212可以设置在垂直结构VS与导电图案210之间。水平绝缘图案212可以每个在导电图案210中的各个导电图案的上表面和下表面上延伸。水平绝缘图案212可以包括例如硅氧化物、金属氧化物和/或金属氮化物。
虚设垂直结构DVS可以设置在堆叠结构ST的台阶结构上。虚设垂直结构DVS可以与垂直结构VS基本相同。虚设垂直结构DVS可以穿透导电图案210的边缘部分。
第一层间绝缘层240(图9A)可以设置为覆盖存储结构70的至少一部分。例如，第一层间绝缘层240可以覆盖存储结构70的每个的堆叠结构ST的台阶结构以及下半导体层LSL。第一层间绝缘层240可以延伸到应力消除区域SR。第一层间绝缘层240可以包括硅氧化物。第一层间绝缘层240的介电常数可以在从约3.9到5的范围。
应力消除结构80可以设置在应力消除区域SR中的下绝缘层LIL上。应力消除结构80可以设置在相邻的堆叠结构ST之间。应力消除结构80可以设置在第一层间绝缘层240中。
在一些实施方式中，应力消除结构80可以穿透第一层间绝缘层240的上表面和/或下表面。例如，如图9A中所示，应力消除结构80的下表面可以与第一层间绝缘层240的下表面基本上共平面，并且应力消除结构80的上表面可以与第一层间绝缘层240的上表面基本上共平面。然而，本发明构思不限于此。
在一些实施方式中，与图5A中的应力消除结构30类似，应力消除结构80的下部可以延伸或插入到下绝缘层LIL中。因此，应力消除结构80的下表面可以位于比第一层间绝缘层240的下表面更低的高度处。
在一些实施方式中，与图5B中的应力消除结构30类似，应力消除结构80的下表面可以位于比第一层间绝缘层240的下表面更高的高度处。例如，应力消除结构80可以不完全穿透第一层间绝缘层240，而是可以仅部分地穿透第一层间绝缘层240。
在一些实施方式中，与图5C中的应力消除结构30类似，应力消除结构80可以穿透第二层间绝缘层242和第一层间绝缘层240。应力消除结构80的上表面可以与第二层间绝缘层242的上表面基本上共平面。
应力消除结构80可以包括与第一层间绝缘层240不同的材料。应力消除结构80可以包括能够使单元阵列区域CR之间应力松弛的材料。
在一些实施方式中，应力消除结构80可以包括具有比第一层间绝缘层240更低的介电常数的材料。例如，应力消除结构80可以包括氟掺杂的硅氧化物、碳掺杂的硅氧化物、多孔硅氧化物、聚酰亚胺、聚降冰片烯、苯并环丁烯、聚四氟乙烯(PTFE)、氢倍半硅氧烷(HSQ)和/或甲基倍半硅氧烷(MSQ)。备选地，应力消除结构80可以包括硅氮化物和/或硅氮氧化物。
第二层间绝缘层242可以设置在第一层间绝缘层240上。第二层间绝缘层242可以跨越单元阵列区域CR和应力消除区域SR延伸。第二层间绝缘层242可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
接触插塞PLG(图9B)和单元接触插塞CPLG(图9A)可以设置在单元阵列区域CR中的衬底200上。接触插塞PLG可以穿透第二层间绝缘层242以分别接触垂直结构VS。单元接触插塞CPLG可以穿透第一层间绝缘层240和第二层间绝缘层242以分别接触导电图案210。
外围接触插塞PPLG(图9A)可以设置在应力消除区域SR中的衬底200上。外围接触插塞PPLG可以穿透第二层间绝缘层242、应力消除结构80和下绝缘层LIL的一部分，并且可以电连接到下互连线LCL。外围接触插塞PPLG可以电连接到外围晶体管PTR。外围接触插塞PPLG可以在此被称为延伸穿过应力消除结构80的“互连”，这可以减小互连之间的寄生电容。
子位线SBL可以设置在单元阵列区域CR中的第二层间绝缘层242上。子位线SBL可以每个连接到一对接触插塞PLG。
互连线CL可以设置在单元阵列区域CR中的第二层间绝缘层242上。互连线CL可以电连接到单元接触插塞CPLG。
外围互连线PCL可以设置在应力消除区域SR中的第二层间绝缘层242上。外围互连线PCL可以电连接到外围接触插塞PPLG。
第三层间绝缘层244可以设置在第二层间绝缘层242上。第三层间绝缘层244可以覆盖子位线SBL、互连线CL和外围互连线PCL。
位线BL可以设置在第三层间绝缘层244上。位线BL可以在第二方向D2上延伸，并且可以通过位线接触插塞BPLG(图9B)连接到子位线SBL。
根据一些示例实施方式，应力消除区域SR可以被提供在单元阵列区域CR之间。应力消除结构80可以被提供在应力消除区域SR中的第一层间绝缘层240中。应力消除结构80可以包括能够使单元阵列区域CR之间的应力松弛的材料。因此，单元阵列区域CR之间的应力可以松弛。
外围接触插塞PPLG可以设置在应力消除区域SR中的衬底200上，以电连接外围晶体管PTR和外围互连线PCL。应力消除区域SR可以包括具有比第一层间绝缘层240更低的介电常数的材料，因而可以减小外围接触插塞PPLG之间的寄生电容。
虽然已经参照本发明构思的示例实施方式具体显示和描述了本发明构思，但本领域普通技术人员将理解，可以在其中进行形式和细节上的各种各样的改变，而不背离如由所附权利要求限定的本公开的精神和范围。
本申请要求2017年3月3日向韩国知识产权局提交的韩国专利申请第10-2017-0027808号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体存储器件，包括：
衬底，包括单元阵列区域、外围电路区域以及在所述单元阵列区域与所述外围电路区域之间的应力消除区域；
存储结构，在所述单元阵列区域中的所述衬底上；
外围结构，在所述外围电路区域中的所述衬底上；
层间绝缘层，在所述存储结构的至少一部分和所述外围结构上；以及
应力消除结构，在所述应力消除区域中的所述层间绝缘层中。
2.根据权利要求1所述的半导体存储器件，其中所述应力消除结构包括与所述层间绝缘层不同的材料。
3.根据权利要求1所述的半导体存储器件，其中所述应力消除结构具有比所述层间绝缘层更低的介电常数。
4.根据权利要求1所述的半导体存储器件，
其中所述层间绝缘层包括硅氧化物，以及
其中所述应力消除结构包括硅氮化物和/或硅氮氧化物。
5.根据权利要求1所述的半导体存储器件，其中所述应力消除结构穿透所述层间绝缘层的上表面和/或下表面。
6.根据权利要求1所述的半导体存储器件，其中所述应力消除结构延伸到所述衬底的凹陷部分中。
7.根据权利要求1所述的半导体存储器件，其中相对于所述衬底的上表面，所述应力消除结构的下表面在比所述层间绝缘层的下表面更高的高度处。
8.根据权利要求1所述的半导体存储器件，
其中所述层间绝缘层包括第一层间绝缘层，
其中所述半导体存储器件还包括在所述存储结构和所述第一层间绝缘层上的第二层间绝缘层，以及
其中所述应力消除结构穿透所述第一层间绝缘层和所述第二层间绝缘层。
9.根据权利要求1所述的半导体存储器件，其中所述存储结构包括：
堆叠结构，包括交替地和重复地一个堆叠在另一个上的导电图案和绝缘图案；以及
垂直结构，穿透所述堆叠结构。
10.一种半导体存储器件，包括：
衬底，包括一对单元阵列区域以及在所述对单元阵列区域之间的应力消除区域；
一对存储结构，在所述对单元阵列区域中的所述衬底上；
层间绝缘层，在所述对存储结构的至少一部分上；以及
应力消除结构，在所述应力消除区域中的所述层间绝缘层中。
11.根据权利要求10所述的半导体存储器件，还包括：
外围结构，在所述对存储结构与所述衬底之间；以及
下绝缘层，在所述外围结构上，
其中所述对存储结构和所述层间绝缘层在所述下绝缘层上。
12.根据权利要求11所述的半导体存储器件，还包括在所述应力消除结构中的外围接触插塞，
其中所述外围结构还包括外围晶体管，以及
其中所述外围接触插塞电连接到所述外围晶体管。
13.根据权利要求10所述的半导体存储器件，其中所述应力消除结构包括与所述层间绝缘层不同的材料。
14.根据权利要求10所述的半导体存储器件，其中所述应力消除结构包括具有比所述层间绝缘层更低的介电常数的材料。
15.根据权利要求10所述的半导体存储器件，其中所述应力消除结构穿透所述层间绝缘层的上表面和/或下表面。
16.一种半导体存储器件，包括：
存储单元区域，包括交替导电层和绝缘层的堆叠；
半导体结构，在所述堆叠中；
绝缘体，在所述堆叠的台阶部分上；以及
应力消除材料，在所述绝缘体中并具有比所述绝缘体更低的介电常数，其中所述应力消除材料在所述堆叠的所述台阶部分与所述半导体存储器件的另一区域之间，以及其中所述应力消除材料比所述半导体结构更宽。
17.根据权利要求16所述的半导体存储器件，还包括多个第一接触插塞，所述多个第一接触插塞延伸穿过所述绝缘体以分别连接到所述堆叠的所述台阶部分的多个台阶，
其中所述半导体存储器件的所述另一区域包括外围电路区域，所述外围电路区域包括配置为读取和写入所述存储单元区域中的存储单元的数据的电路，
其中所述半导体存储器件还包括多个第二接触插塞，所述多个第二接触插塞延伸穿过所述绝缘体以连接到所述外围电路区域的所述电路，以及
其中所述应力消除材料在所述多个第一接触插塞与所述多个第二接触插塞之间。
18.根据权利要求16所述的半导体存储器件，还包括其上具有所述堆叠和所述应力消除材料的衬底，其中所述应力消除材料从所述衬底凸出超过所述堆叠的所述导电层中的最上面的导电层。
19.根据权利要求18所述的半导体存储器件，
其中所述堆叠包括第一堆叠，以及
其中所述半导体存储器件的所述另一区域包括交替导电层和绝缘层的第二堆叠，所述第二堆叠通过所述应力消除材料与所述第一堆叠隔开。
20.根据权利要求19所述的半导体存储器件，还包括：
外围电路区域，包括配置为读取和写入存储单元区域中的存储单元的数据的电路；以及
多个互连，所述多个互连延伸穿过所述应力消除材料并且在所述第一堆叠与所述第二堆叠之间以连接到所述外围电路区域，
其中所述外围电路区域在所述衬底与所述第一堆叠和所述第二堆叠之间。
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