CN107359165A - 垂直存储器件 - Google Patents

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Abstract

一种垂直存储器件包括：在衬底上的下电路图案，在下电路图案上在基本上垂直于衬底的上表面的第一方向上彼此间隔开的多个栅电极，在第一方向上延伸穿过栅电极的沟道，包括在基本上平行于衬底的上表面的第二方向上延伸的第一公共源线(CSL)的存储单元块，以及连接到下电路图案和第一CSL并在第一方向上重叠第一CSL的第一接触插塞。

Description

垂直存储器件
技术领域
本发明构思大体涉及垂直存储器件，且更具体地，本发明构思涉及具有其中外围电路和存储单元垂直堆叠的外围上单元(COP)结构的垂直非易失性存储器件。
背景技术
在具有COP结构的垂直NAND闪速存储器件中，可以形成接触插塞以便将下外围电路连接到上布线，并且接触插塞可以形成在存储单元阵列的外围。因此，需要用于形成接触插塞的额外空间和额外工艺。
发明内容
示例实施方式提供具有优良电特性的COP结构垂直存储器件。
根据本发明构思的方面，提供一种垂直存储器件。该垂直存储器件可以包括：在衬底上的下电路图案，在下电路图案上在基本上垂直于衬底的上表面的第一方向上彼此间隔开的多个栅电极，在第一方向上延伸穿过栅电极的沟道,包括在基本上平行于衬底的上表面的第二方向上延伸的第一公共源线(CSL)的存储单元块，以及连接到下电路图案和第一CSL并在第一方向上重叠第一CSL的第一接触插塞。
根据本发明构思的方面，提供一种垂直存储器件。该垂直存储器件可以包括：在衬底上的下电路图案，在下电路图案上在基本上垂直于衬底的上表面的第一方向上彼此间隔开的多个栅电极，在第一方向上延伸穿过栅电极的沟道，包括设置在基本上平行于衬底的上表面的第二方向上的多个导电图案的存储单元块，以及连接到下电路图案的第一接触插塞。导电图案中的至少一个可以延伸穿过栅电极的至少一部分，并且第一接触插塞可以设置在导电图案下方。
根据本发明构思的方面，提供一种垂直存储器件。该垂直存储器件可以包括：在衬底上的下电路图案，设置在基本上平行于衬底的上表面的第一方向上的多个存储单元块，在每个存储单元块的在第一方向上的中央部分处的第一CSL，包括在存储单元块中的在第一方向上的相邻存储单元块之间的第二CSL的存储单元阵列，以及连接到第一CSL下方的下电路图案的第一接触插塞。
在该垂直存储器件中，用于电连接下电路图案和上布线的下接触插塞可以垂直地重叠每个存储单元块中的CSL或上接触插塞。
因此，可以不需要用于形成下接触插塞的额外区域，从而垂直存储器件可以具有减小的尺寸，并且用于形成下接触插塞的工艺可以是简单的。
附图说明
本发明构思的以上及另外的方面和特征将从以下参照附图的详细描述中变得容易理解，在附图中相同的附图标记指相同的元件，除非另有说明，附图中：
图1至7是示出根据示例实施方式的垂直存储器件的俯视图和剖视图；
图8至29是示出制造垂直存储器件的方法的阶段的剖视图；
图30是示出根据示例实施方式的垂直存储器件的剖视图；以及
图31是示出根据示例实施方式的垂直存储器件的剖视图。
具体实施方式
当术语“大约”、“几乎”或“基本上”在本说明书中结合数值使用时，意指相关的数值包括围绕所述及的数值的±10％的公差。此外，当在本说明书中提及百分数时，意指那些百分数是基于重量的，即重量百分数。表述“多达”包括零到所表述的上限的量以及其间的所有值。当范围被指定时，该范围包括其间的所有值，诸如0.1％的增量。此外，当词语“大体上”和“基本上”结合几何形状使用时，意指不要求所述几何形状的准确性，而是对该形状的偏离在示例实施方式的范围内。虽然实施方式的管状元件可以是圆柱形的，但是另外的管状剖面形式也是预料中的，诸如正方形、矩形、椭圆形、三角形等等。
图1至7是示出根据示例实施方式的诸如垂直存储器件的半导体器件的俯视图和剖视图。具体地，图1和2是俯视图，图3至7是剖视图。
图1是衬底的第一区域的边缘部分以及第二区域的俯视图，图2是衬底的第一区域的中央部分的俯视图。图3A是沿图1的线A-A'截取的剖视图，图4是沿图1的线B-B'截取的剖视图，图5是沿图1的线C-C'截取的剖视图，图6是沿图1的线D-D'截取的剖视图，图7是沿图2的线E-E'截取的剖视图。
图3B是图3A的区域X的放大剖视图。
为了说明的目的，基本上垂直于衬底的上表面的方向被定义为第一方向，基本上平行于衬底的上表面并彼此交叉的两个方向分别被定义为第二方向和第三方向。在示例实施方式中，第二方向和第三方向可以基本上彼此垂直。
参照图1至7，垂直存储器件可以包括下电路图案、在下电路图案之上的存储单元、以及在衬底100上用于将下电路图案电连接到存储单元的第五接触插塞260。垂直存储器件还可以包括第九接触插塞至第十六接触插塞560、561、562、564、566、568、570和575、位线600、第一虚设位线602和第二虚设位线603、信号线604、以及第九布线至第十一布线606、608和609。
衬底100可以包括例如硅、锗、硅-锗等的半导体材料、或例如GaP、GaAs、GaSb等的III-V半导体化合物。在示例实施方式的方面中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
在示例实施方式中，衬底100可以包括分别在第二方向上的中央部分处以及在第二方向上的相反的边缘部分处的第一区域I和第二区域II。第一区域I可以用作其中可以形成存储单元阵列的单元阵列区域，第二区域II可以用作其中可以形成栅电极垫的垫区域。单元阵列区域和垫区域一起可以被称为存储单元区域。
衬底100可以被分成其上形成隔离图案110的场区域以及其上没有隔离图案形成的有源区域105。例如，隔离图案110可以包括例如硅氧化物的氧化物。
在示例实施方式中，垂直存储器件可以具有COP结构。就是说，电路图案可以不形成在存储单元的外部，而是形成在存储单元下方。因此，其中可以形成电路图案的电路图案区域以及存储单元区域可以被垂直堆叠，并且电路图案可以不被称为外围电路图案，而被称为下电路图案。
电路图案可以包括晶体管、接触插塞、布线、通路等。图1至7显示了第一晶体管和第二晶体管、第一接触插塞至第四接触插塞162、164、166和168、第一布线至第八布线172、174、190、210、176、178、195和215，以及第一通路至第四通路180、200、185和205。然而，本发明构思可以不限于此，并且更多或更少数量的晶体管、接触插塞、布线和通路可以被形成。
第一晶体管可以包括第一下栅极结构140以及第一杂质区域102和第二杂质区域104，第一下栅极结构140在衬底100上，第一杂质区域102和第二杂质区域104在衬底100的与它们相邻的有源区域105的上部分处。第二晶体管可以包括第二下栅极结构145以及第三杂质区域106和第四杂质区域108，第二下栅极结构145在衬底100上，第三杂质区域106和第四杂质区域108在衬底100的与它们相邻的有源区域105的上部分处。第一杂质区域和第二杂质区域可以包括III-V元素，但本发明构思不限于此。
第一下栅极结构140可以包括顺序地堆叠在衬底100上的第一下栅极绝缘图案120和第一下栅电极130。第二下栅极结构145可以包括顺序地堆叠在衬底100上的第二下栅极绝缘图案125和第二下栅电极135。第一下栅极绝缘图案120和第二下栅极绝缘图案125中的至少一个可以包括例如硅氧化物的氧化物，第一下栅电极130和第二下栅电极135中的至少一个可以包括例如金属、金属氮化物、金属硅化物、金属自对准硅化物、掺杂的多晶硅等。第一杂质区域至第四杂质区域102、104、106和108中的至少一个可以用n型杂质或p型杂质掺杂。
第一晶体管和第二晶体管可以由衬底100上的第一绝缘夹层150覆盖，并且第一接触插塞至第四接触插塞162、164、166和168可以分别延伸穿过第一绝缘夹层150以接触第一杂质区域至第四杂质区域102、104、106和108。
第一绝缘夹层150可以包括例如硅氧化物的氧化物，第一接触插塞至第四接触插塞162、164、166和168中的至少一个可以包括金属、金属氮化物或掺杂的多晶硅。在一个示例实施方式的方面中，第一接触插塞至第四接触插塞162、164、166和168中的至少一个可以包括金属图案(未示出)以及覆盖金属图案的下表面和侧壁的屏障图案(未示出)。
第一布线172和第二布线174可以形成在第一绝缘夹层150上，并且可以分别接触第一接触插塞162和第二接触插塞164。第一通路180、第三布线190、第二通路200和第四布线210可以顺序地堆叠在第二布线174上。此外，第五布线176和第六布线178可以形成在第一绝缘夹层150上，并且可以分别接触第三接触插塞166和第四接触插塞168。第三通路185、第七布线195、第四通路205和第八布线215可以顺序地堆叠在第六布线178上。
第一布线至第八布线172、174、190、210、176、178、195和215中的至少一个以及第一通路至第四通路180、200、185和205中的至少一个可以包括金属、金属氮化物或掺杂的多晶硅。在一示例实施方式的一个方面中，第一布线至第八布线172、174、190、210、176、178、195和215中的至少一个以及第一通路至第四通路180、200、185和205中的至少一个可以包括金属图案(未示出)以及覆盖金属图案的下表面和侧壁的屏障图案(未示出)。
第一布线至第八布线172、174、190、210、176、178、195和215以及第一通路至第四通路180、200、185和205可以由第一绝缘夹层150上的第二绝缘夹层230覆盖。第二绝缘夹层230可以包括例如硅氧化物的氧化物，从而可以与下面的第一绝缘夹层150合并。
在示例实施方式中，第一盖图案220可以形成在第四布线210的上表面上。第一盖图案220可以包括用例如磷、砷等的n型杂质掺杂的多晶硅。当第四布线210包括金属时，第一盖图案220可以阻挡或防止第四布线210的金属扩散到相邻的结构。
与第四布线210不同，没有盖图案可以形成在第八布线215的上表面上。
基底层240可以进一步形成在第二绝缘夹层230上，并且第一绝缘图案250可以穿过基底层240进一步形成。
基底层240可以包括例如多晶硅层，或者可以具有多晶硅层和金属层的多层结构。
第一绝缘图案250可以包括例如硅氧化物的氧化物。在示例实施方式中，第一绝缘图案250可以在第一方向上至少部分地重叠下面的第一盖图案220。在俯视图中，第一绝缘图案250可以具有例如矩形、圆形、椭圆形等的形状。
第五接触插塞260可以延伸穿过第二绝缘夹层230的上部分以及第一绝缘图案250，并且可以接触下面的第一盖图案220的上表面。第五接触插塞260可以包括用例如磷、砷等的n型杂质掺杂的多晶硅。在俯视图中，第五接触插塞260可以具有例如矩形、圆形、椭圆形等的形状。
存储单元可以形成在基底层240、第一绝缘图案250和第五接触插塞260之上。
存储单元可以设置在第二方向和第三方向上以形成存储单元阵列。具体地，存储单元阵列可以包括设置在第三方向上的多个存储单元块，所述多个存储单元块可以通过在第二方向上延伸的第一公共源线(CSL)530彼此隔开。存储单元块可以用作垂直存储器件中用于编程和擦除操作的单元。
每个存储单元块可以在其中包括沟道块。沟道块可以包括设置在第三方向上的多个沟道组，并且可以由在第二方向上延伸的第二CSL 542分开。
每个沟道组可以包括多个沟道列，所述多个沟道列的每个包含设置在第二方向上的多个沟道410。在示例实施方式中，每个沟道组可以包括在第三方向上彼此间隔开的第一沟道列410a和第二沟道列410b。第一沟道列410a中包括的沟道410和第二沟道列410b中包括的沟道410可以与第二方向和/或第三方向形成锐角，从而第一沟道列410a中的沟道410和第二沟道列410b中的沟道410可以相对于第二方向设置成Z字形布局。由于第一沟道列和第二沟道列中包括的沟道410设置成Z字形布局，因此更多数量的沟道410可以在一区域中形成。
在每个沟道组中,第一沟道列410a和第二沟道列410b可以在第三方向上交替并重复地设置。在示例实施方式中，在每个沟道组中,第一沟道列410a和第二沟道列410b可以在第三方向上设置两次，从而每个沟道组可以在其中包括四个沟道列。
在下文中，每个沟道组中的设置在第三方向上的四个沟道列可以按这个次序分别被称为第一沟道列410a、第二沟道列410b、第三沟道列410c和第四沟道列410d。就是说，图1和2显示了包括在第三方向上彼此间隔开的两个沟道组的一个沟道块，并且每个沟道组包括设置在第三方向上的第一沟道列410a、第二沟道列410b、第三沟道列410c和第四沟道列410d。
然而，每个沟道组中的沟道列的数量可以不限于此，并且每个沟道块中的沟道组的数量也可以不限于此。
每个存储单元块可以包括在基底层240上的在第一方向上彼此间隔开的多个栅电极、在栅电极之间的第二绝缘图案315、延伸穿过栅电极和第二绝缘图案315的第二结构、第二CSL 542、以及第六接触插塞至第八接触插塞544、546和548。
在示例实施方式中，栅电极中的至少一个可以在第二方向上延伸，并且多个栅电极可以设置在第三方向上。就是说，其每个在第二方向上延伸的栅电极可以通过第一CSL530在第三方向上彼此间隔开。此外，在第二方向上延伸的栅电极中的至少一个的中央部分可以在第三方向上由第二CSL 542分开。
栅电极中的至少一个可以形成在衬底100的第一区域I和第二区域II上，并且栅电极中的至少一个的在衬底100的第二区域II上的一部分可以被称为垫。就是说，栅电极中的至少一个可以在衬底100的第一区域I和第二区域II上在第二方向上延伸，并且栅电极的在衬底100的第二区域II上的端部可以具有从底层朝顶层逐渐减小的各面积。因此，栅电极可以具有阶梯形状。
阶梯形结构的侧壁可以由基底层240上的第三绝缘层间图案330覆盖，并且第四绝缘夹层340可以形成在第二绝缘图案315中的最上第二绝缘图案以及第三绝缘层间图案330上。第三绝缘层间图案330和第四绝缘夹层340可以包括例如硅氧化物的氧化物。
栅电极可以包括在第一方向上顺序堆叠的第一栅电极503、第二栅电极505和第三栅电极507。第一栅电极503可以用作地选择线(GSL)，第二栅电极505可以用作字线，第三栅电极507可以用作串选择线(SSL)。第一栅电极503、第二栅电极505和第三栅电极507中的至少一个可以形成在一个层处或在多个层处。一条或多于一条虚设字线(未示出)可以进一步形成在第一栅电极503与第二栅电极505之间、和/或在第二栅电极505与第三栅电极507之间。
在示例实施方式中，第一栅电极503可以形成在离衬底100的上表面的最下层处，第三栅电极507可以形成在离衬底100的上表面的最上层以及其之下最靠近该最上层的一层处，第二栅电极505可以在第一栅电极503与第三栅电极507之间形成在偶数个层处。第一栅电极503可以靠近第二结构下方的半导体图案360，第二栅电极505和第三栅电极507中的至少一个可以靠近第二结构的中央部分处的沟道410。
第一栅电极503可以包括第一栅极导电图案493、以及覆盖第一栅极导电图案493的侧壁的一部分、顶部和底部的第一栅极屏障图案483。第二栅电极505可以包括第二栅极导电图案495、以及覆盖第二栅极导电图案495的侧壁的一部分、顶部和底部的第二栅极屏障图案485。第三栅电极507可以包括第三栅极导电图案497、以及覆盖第三栅极导电图案497的侧壁的一部分、顶部和底部的第三栅极屏障图案487。
第一栅极导电图案至第三栅极导电图案493、495和497中的至少一个可以包括具有低电阻的例如钨、钛、钽、铂等的金属。第一栅极屏障图案至第三栅极屏障图案483、485和487中的至少一个可以包括例如钛氮化物、钽氮化物等的金属氮化物。或者，第一栅极屏障图案至第三栅极屏障图案483、485和487中的至少一个可以具有包括金属的第一图案以及包括金属氮化物的第二图案。
第一栅电极至第三栅电极503、505和507中的至少一个的顶部、底部和侧壁可以由第二阻挡层470覆盖。第二阻挡层470还可以覆盖第二绝缘图案315以及第四绝缘夹层340和第五绝缘夹层435的侧壁。
第二阻挡层470可以包括金属氧化物，例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物、锆氧化物等。
第二绝缘图案315可以包括例如PE-TEOS、HDP氧化物、PEOX等的硅氧化物。在衬底100的第二区域II上在第一方向上顺序地堆叠在基底层240上的栅电极中的一个以及第二绝缘图案315中的一个可以形成阶梯形结构的台阶。
第二结构中的至少一个可以包括具有半导体图案360、电荷存储结构400、沟道410和填充图案420的第一结构以及在第一结构上的第二盖图案430。
根据基底层240的材料，半导体图案360可以包括例如单晶硅或单晶锗，并且可以用杂质掺杂。在示例实施方式中，半导体图案360可以具有柱形。在示例实施方式中，半导体图案360可以形成为使得半导体图案360的上表面可以位于第二绝缘图案315中的处于在第一方向上离基底层240的上表面的第二层处的第二绝缘图案的顶部与底部之间。半导体图案360可以如覆在上面的沟道410用作沟道，从而可以被称为下沟道。
沟道410可以在半导体图案360的中央上表面上在第一方向上延伸，并且可以具有杯状形状。电荷存储结构400可以在半导体图案360的边缘上表面上在第一方向上延伸以覆盖沟道410的外侧壁，并且可以具有其中央底部部分敞开的杯状形状。填充图案420可以具有填充由杯状形状的沟道410形成的内部空间的柱形状。
电荷存储结构400可以包括第一阻挡图案370、电荷存储图案380和隧道绝缘图案390。
沟道410可以包括用杂质掺杂的多晶硅或无掺杂的多晶硅、或者单晶硅。第一阻挡图案370可以包括例如硅氧化物的氧化物，电荷存储图案380可以包括例如硅氮化物的氮化物，隧道绝缘图案390可以包括例如硅氧化物的氧化物。
第二盖图案430可以包括用杂质掺杂的多晶硅或无掺杂的多晶硅、或者单晶硅。第二盖图案430可以延伸穿过第二绝缘图案315中的最上第二绝缘图案以及第四绝缘夹层340。
第一CSL 530可以接触基底层240上的第五杂质区域245的上表面，第二CSL 542可以接触第五杂质区域245的上表面和第五接触插塞260的上表面，第六接触插塞至第八接触插塞544、546和548可以接触第五接触插塞260的上表面。第二CSL 542以及第六接触插塞至第八接触插塞544、546和548还可以接触围绕第五接触插塞260的第一绝缘图案250的上表面。
第一CSL 530和第二CSL 542以及第六接触插塞至第八接触插塞544、546和548可以包括基本上相同的材料，例如金属、金属氮化物和/或金属硅化物，并且可以具有在第一方向上基本上相同的长度。因此，第一CSL 530和第二CSL 542以及第六接触插塞至第八接触插塞544、546和548的底部和顶部可以基本上彼此共面。
在示例实施方式中，第一CSL 530可以在存储单元块之间在第二方向上延伸，从而多个第一CSL 530可以形成在第三方向上。就是说，每个包括四个沟道列的两个沟道组可以形成在第一CSL 530中的在第三方向上相邻的第一CSL 530之间。
在示例实施方式中，在每个存储单元块中，第二CSL 542以及第六接触插塞至第八接触插塞544、546和548可以在沟道组中的在第三方向上相邻的沟道组之间在第二方向上彼此间隔开。就是说，第二CSL 542以及第六接触插塞至第八接触插塞544、546和548可以在每个存储单元块在第三方向上的中央部分处在第二方向上设置。
在示例实施方式中，第二CSL 542以及第六接触插塞544和第七接触插塞546可以形成在衬底100的第一区域I上，第八接触插塞548可以形成在衬底100的第二区域II上。第二CSL 542可以在衬底100的第一区域I的在第三方向上的中央部分处在第二方向上延伸，第七接触插塞546可以形成在衬底100的第一区域I的在第二方向上的边缘部分上，即在衬底100的第一区域I的与衬底100的第二区域II相邻的边缘部分上，第六接触插塞544可以形成在第二CSL 542与第七接触插塞546之间。多个第八接触插塞548可以在衬底100的第二区域II上在第二方向上彼此间隔开。
第二CSL 542以及第六接触插塞544和第七接触插塞546可以延伸穿过栅电极、第二绝缘图案315、第四绝缘夹层340和第五绝缘夹层435，第八接触插塞548可以延伸穿过栅电极、第二绝缘图案315、第三绝缘层间图案330以及第四绝缘夹层340和第五绝缘夹层435。
第五绝缘夹层435可以包括例如硅氧化物的氧化物。
第一CSL 530的侧壁可以由第二间隔物510覆盖，第二CSL 542以及第六接触插塞至第八接触插塞544、546和548可以由第三间隔物520覆盖。第二间隔物510和第三间隔物520可以包括例如硅氧化物的氧化物。
第六绝缘夹层550可以形成在第五绝缘夹层435、第一CSL 530和第二CSL 542、第六接触插塞至第八接触插塞544、546和548、第二间隔物510和第三间隔物520、以及第二阻挡层470上。第九接触插塞560可以延伸穿过第五绝缘夹层435和第六绝缘夹层550以接触第二盖图案430的上表面，第十接触插塞561和第十一接触插塞562可以延伸穿过第六绝缘夹层550以接触第一CSL 530和第二CSL 542的上表面，第十二接触插塞至第十四接触插塞564、566和568可以分别接触第六接触插塞至第八接触插塞544、546和548的上表面。
第六绝缘夹层550可以包括例如硅氧化物的氧化物，从而可以与下面的第五绝缘夹层435合并。第九接触插塞至第十四接触插塞560、561、562、564、566和568可以包括例如钨、钛、钽、铜、铝等的金属、和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物。
第十五接触插塞570和第十六接触插塞575可以延伸穿过第三绝缘夹层至第六绝缘夹层330、340、435和550、第二绝缘图案315、第二阻挡层470、以及栅极屏障图案483、485和487以接触栅极导电图案493、495和497的上表面。
第十五接触插塞570可以形成在衬底100的第一区域I的在第二方向上与衬底100的其中形成阶梯形的垫的第二区域II相邻的边缘部分上，第十六接触插塞575可以形成在衬底100的第二区域II上的每个阶梯形的垫上。就是说，第十六接触插塞575可以形成在不被上面的垫覆盖的每个垫上。
在示例实施方式中，第十六接触插塞575可以在第二方向上彼此间隔开恒定距离。在一示例实施方式的一个方面中，在俯视图中，第十六接触插塞575可以线形地设置在每个存储单元块中。或者，在俯视图中，第十六接触插塞575在每个存储单元块中可以在第二方向上设置成Z字形布局。
第十五接触插塞570至第十六接触插塞575可以包括例如钨、钛、钽、铜、铝等的金属、和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物。
第七绝缘夹层580可以形成在第六绝缘夹层550、第九接触插塞至第十六接触插塞560、561、562、564、566、568、570和575上，位线600、虚设位线602和603、信号线604、以及第九布线至第十一布线606、608和609可以延伸穿过第七绝缘夹层580。
位线600、虚设位线602和603、信号线604、以及第九布线至第十一布线606、608和609可以包括例如钨、钛、钽、铜、铝等的金属、和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物。
位线600可以接触下面的第九接触插塞560的上表面，第二虚设位线603可以接触下面的第十一接触插塞562的上表面，信号线604可以接触下面的第十二接触插塞564的上表面，第九布线至第十一布线606、608和609可以分别接触下面的第十接触插塞561、第十三接触插塞566和第十四接触插塞568的上表面。第九布线606可以接触下面的第十五接触插塞570的上表面，第十布线608和第十一布线609可以接触下面的第十六接触插塞575的上表面。
在示例实施方式中，位线600和第一虚设位线602中的至少一条可以在第三方向上延伸，并且多条位线600和多条第一虚设位线602可以形成在第二方向上。第二虚设位线603和信号线604中的至少一条可以包括每个在第三方向上延伸的多个延伸部分、以及用于将延伸部分彼此连接的连接部分。第二虚设位线603的连接部分可以接触下面的第十一接触插塞562的上表面，信号线604的连接部分可以接触下面的第十二接触插塞564的上表面。
在示例实施方式中，第九布线606可以包括在第二方向上延伸的第一延伸部分以及在第三方向上延伸并连接到第一延伸部分的第二延伸部分。第十布线608可以包括每个在第三方向上延伸的第一延伸部分和第三延伸部分、以及在第二方向上延伸并连接到第一延伸部分和第三延伸部分的第二延伸部分。第十一布线609可以在第三方向上延伸，或者可以包括每个在第三方向上延伸的第一延伸部分和第三延伸部分、以及在第二方向上延伸并连接到第一延伸部分和第三延伸部分的第二延伸部分。
第二虚设位线603、信号线604、第九布线至第十一布线606、608和609可以连接到另外的上布线。
在垂直存储器件中，下电路图案可以经由第五接触插塞260电连接到位线600、第一虚设位线602和第二虚设位线603、信号线604、以及第九布线至第十一布线606、608和609。
例如，第一晶体管可以经由第五接触插塞260、第二CSL 542和第十一接触插塞562电连接到第二虚设位线603，并且第二虚设位线603可以电连接到覆在上面的电源线。
或者，第一晶体管可以经由第五接触插塞260、第六接触插塞544和第十二接触插塞564电连接到信号线604。
或者，第一晶体管可以经由第五接触插塞260、第七接触插塞546和第十三接触插塞566电连接到第十布线608。或者，第一晶体管可以经由第五接触插塞260、第八接触插塞548和第十四接触插塞568电连接到第十一布线609。第十布线608和第十一布线609可以分别经由第六接触插塞575电连接到栅电极。
第五接触插塞260可以在第一方向上形成在第二CSL 542以及第六接触插塞至第八接触插塞544、546和548下方并重叠第二CSL 542以及第六接触插塞至第八接触插塞544、546和548，从而可以不需要用于形成第五接触插塞260的额外区域。因此，垂直存储器件可以具有减小的尺寸。
图8至29是示出制造垂直存储器件的方法的阶段的剖视图。具体地，图8、13、16、19、24和26是俯视图，图9-12、14-15、17-18、20-23、25和27-29是剖视图。
图9-12、17-18、20-22、25和27分别是沿对应的俯视图的线A-A'截取的剖视图。图14-15、23和28分别是沿对应的俯视图的线B-B'截取的剖视图，图29是沿对应的俯视图的线C-C'截取的剖视图。
参照图8和9，电路图案可以形成在衬底100上，并且第一绝缘夹层150和第二绝缘夹层230可以顺序地形成在衬底100上以覆盖电路图案。
衬底100可以包括例如硅、锗、硅-锗等的半导体材料、或例如GaP、GaAs、GaSb等的III-V半导体化合物。在一些实施方式中，衬底100可以是SOI衬底或GOI衬底。
在示例实施方式中，衬底100可以包括第一区域I和第二区域II。第一区域I可以用作其中可以形成存储单元阵列的单元阵列区域，第二区域II可以用作其中可以形成栅电极垫的垫区域。单元阵列区域和垫区域一起可以被称为存储单元区域。
衬底100可以被分成其上形成隔离图案110的场区域以及其上没有隔离图案形成的有源区域105。隔离图案110可以通过浅沟槽隔离(STI)工艺形成，并且可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物。
在示例实施方式中，垂直存储器件可以具有COP结构。就是说，电路图案可以形成在存储单元下方，从而其中可以形成电路图案的电路图案区域以及存储单元区域可以被垂直堆叠。
电路图案可以包括晶体管、接触插塞、布线、通路等。图9显示了第一晶体管、第一接触插塞162和第二接触插塞164、第一布线172和第二布线174、第一通路180和第二通路200、以及第三布线190和第四布线210，图14显示了第二晶体管、第三接触插塞166和第四接触插塞168、第五布线176和第六布线178、第三通路185和第四通路205、以及第七布线195和第八布线215。然而，本发明构思可以不限于此，并且更多或更少数量的晶体管、接触插塞、布线和通路可以被形成。
第一晶体管可以包括第一下栅极结构140以及第一杂质区域102和第二杂质区域104，第一下栅极结构140在衬底100上，第一杂质区域102和第二杂质区域104在衬底100的与它们相邻的有源区域105的上部分处。
第一下栅极结构140可以形成为包括顺序地堆叠在衬底100上的第一下栅极绝缘图案120和第一下栅电极130。第一下栅极绝缘图案120可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，第一下栅电极130可以由例如金属、金属氮化物、金属硅化物、掺杂的多晶硅等形成。第一杂质区域至第四杂质区域102、104、106和108中的至少一个可以用n型杂质或p型杂质掺杂。
第一绝缘夹层150可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，第一接触插塞162和第二接触插塞164中的至少一个可以由金属、金属氮化物或掺杂的多晶硅形成，或者包括金属、金属氮化物或掺杂的多晶硅。在一示例实施方式的一个方面中，第一接触插塞162和第二接触插塞164中的至少一个可以形成为包括金属图案(未示出)以及覆盖金属图案的下表面和侧壁的屏障图案(未示出)。
第一布线172和第二布线174可以形成在第一绝缘夹层150上以分别接触第一接触插塞162和第二接触插塞164的上表面。第一通路180、第三布线190、第二通路200和第四布线210可以顺序地形成在第二布线174上。第一布线至第四布线172、174、190和210中的至少一个以及第一通路180和第二通路200中的至少一个可以由金属、金属氮化物或掺杂的多晶硅形成或者包括金属、金属氮化物或掺杂的多晶硅。在示例实施方式的一个方面中，第一布线至第四布线172、174、190和210中的至少一个以及第一通路180和第二通路200中的至少一个可以形成为包括金属图案(未示出)以及覆盖金属图案的下表面和侧壁的屏障图案(未示出)。
图9显示布线172、174、190和210在第一绝缘夹层150上形成在三个层中，然而，本发明构思可以不限于此。因此，布线可以形成在更多或更少数量的层中。
在示例实施方式中，第一布线至第四布线172、174、190和210中的至少一个以及第一通路180和第二通路200中的至少一个可以通过镶嵌工艺形成。或者，第一布线至第四布线172、174、190和210中的至少一个以及第一通路180和第二通路200中的至少一个可以通过光刻工艺形成。
第二绝缘夹层230可以形成在第一绝缘夹层150上以覆盖第一布线至第四布线172、174、190和210以及第一通路180和第二通路200。第二绝缘夹层230可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，从而可以与下面的第一绝缘夹层150合并。
在示例实施方式中，第一盖图案220可以形成在第四布线210上。第一盖图案220可以由用例如磷、砷等的n型杂质掺杂的多晶硅形成或者包括用例如磷、砷等的n型杂质掺杂的多晶硅。当下面的第四布线210包括金属时，第一盖图案220可以阻碍或防止第四布线210的金属扩散到相邻的结构。
参照图14，第二晶体管可以包括第二下栅极结构145以及第三杂质区域106和第四杂质区域108，第二下栅极结构145在衬底100上，第三杂质区域106和第四杂质区域108在衬底100的与它们相邻的有源区域105的上部分处。第二下栅极结构145可以形成为包括顺序地堆叠在衬底100上的第二下栅极绝缘图案125和第二下栅电极135。第二下栅极绝缘图案125和第二下栅电极135可以分别包括与第一下栅极绝缘图案120和第一下栅电极130基本上相同的材料。第三杂质区域106和第四杂质区域108可以用n型杂质或p型杂质掺杂。
第三接触插塞166和第四接触插塞168可以穿过第一绝缘夹层150形成以分别接触第三杂质区域106和第四杂质区域108。第三接触插塞166和第四接触插塞168可以分别由与第一接触插塞162和第二接触插塞164的材料基本上相同的材料形成，或者分别包括与第一接触插塞162和第二接触插塞164的材料基本上相同的材料。
第五布线176和第六布线178可以形成在第一绝缘夹层150上以分别接触第三接触插塞166和第四接触插塞168的上表面。第三通路185、第七布线195、第四通路205和第八布线215可以顺序地形成在第六布线178上。第五布线至第八布线176、178、195和215以及第三通路185和第四通路205可以分别由与第一布线至第四布线172、174、190和210以及第一通路180和第二通路200的材料基本上相同的材料形成，或者分别包括与第一布线至第四布线172、174、190和210以及第一通路180和第二通路200的材料基本上相同的材料。
与第四布线210不同，没有盖图案可以形成在第八布线215上。
参照图10，基底层240可以形成在第二绝缘夹层230上，第一绝缘图案250可以穿过基底层240形成。
基底层240可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成。基底层240可以形成为包括例如多晶硅层，或者具有多晶硅层和金属层的多层结构。
第一绝缘图案250可以通过部分地去除基底层240以形成暴露第二绝缘夹层230的上表面的第一开口(未示出)、在第二绝缘夹层230的暴露的上表面和基底层240上形成第一绝缘层以填充第一开口、以及平坦化第一绝缘层直到基底层240的上表面可以被暴露而形成。
第一绝缘层可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物。在示例实施方式中，平坦化工艺可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺被执行。
在示例实施方式中，第一绝缘图案250可以形成为在第一方向上至少部分地重叠下面的第一盖图案220的上表面。图10仅显示了一个第一绝缘图案250，然而，本发明构思可以不限于此，并且多个第一绝缘图案250可以形成在其上形成第一盖图案220的相应布线上。
在俯视图中，第一绝缘图案250可以具有例如矩形、圆形、椭圆形等的形状。
参照图11，第五接触插塞260可以穿过第一绝缘图案250以及第二绝缘夹层230的上部分形成以接触第一盖图案220的上表面。
第五接触插塞260可以通过部分地去除第一绝缘图案250以及第二绝缘夹层230的上部分以形成暴露第一盖图案220的上表面的第二开口(未示出)、在第一盖图案220的暴露的上表面以及基底层240上形成第一导电层以填充第二开口、以及平坦化第一导电层直到基底层240的上表面可以被暴露而形成。
第一导电层可以由用例如磷、砷等的n型杂质掺杂的多晶硅形成或者包括用例如磷、砷等的n型杂质掺杂的多晶硅。
在俯视图中，第五接触插塞260可以形成为具有例如圆形、椭圆形、矩形等的形状。
参照图12，第二绝缘层310和牺牲层320可以交替并重复地形成在基底层240、第一绝缘图案250和第五接触插塞260上。因此，多个第二绝缘层310和多个牺牲层320可以在第一方向上交替地一个堆叠在另一个上。为了说明的目的，图12显示了交替堆叠的八个第二绝缘层310和七个牺牲层320。然而，本发明构思可以不限于任何特定数量的第二绝缘层310和牺牲层320。
第二绝缘层310和牺牲层320可以通过化学气相沉积(CVD)工艺、等离子体化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺等形成。
第二绝缘层310可以由例如等离子体增强的原硅酸四乙酯(PE-TEOS)、高密度等离子体(HDP)氧化物、等离子体增强的氧化物(PEOX)等的硅氧化物形成，或者包括例如等离子体增强的原硅酸四乙酯(PE-TEOS)、高密度等离子体(HDP)氧化物、等离子体增强的氧化物(PEOX)等的硅氧化物。牺牲层320可以由相对于第二绝缘层310具有蚀刻选择性的例如硅氮化物的材料形成，或者包括相对于第二绝缘层310具有蚀刻选择性的例如硅氮化物的材料。
参照图13和14，光致抗蚀剂图案(未示出)可以形成在第二绝缘层310中的最上第二绝缘层上，并且第二绝缘层310中的最上第二绝缘层以及其下的牺牲层320中的最上牺牲层可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻。因此，第二绝缘层310中的在牺牲层320中的最上牺牲层之下的第二绝缘层的一部分可以被暴露。在将光致抗蚀剂图案的面积减小给定的比率之后，第二绝缘层310中的最上第二绝缘层、牺牲层320中的最上牺牲层、第二绝缘层310中的暴露的第二绝缘层、以及牺牲层320中的在所述暴露的第二绝缘层之下的牺牲层可以使用减小的光致抗蚀剂图案作为蚀刻掩模被蚀刻，这可以被称为修剪工艺(trimming process)。修剪工艺可以被重复地执行以形成包括多个台阶的阶梯结构，所述多个台阶的每个包括顺序堆叠的牺牲图案325和第二绝缘图案315。
在示例实施方式中，阶梯结构的台阶可以具有从其底部朝其顶部逐渐减小的面积。
参照图15，第三绝缘夹层可以形成在基底层240上以覆盖阶梯结构，并且第三绝缘夹层可以被平坦化直到第二绝缘图案315中的最上第二绝缘图案的上表面可以被暴露，以形成覆盖阶梯结构的侧壁的第三绝缘层间图案330。
第三绝缘夹层可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，从而可以与第二绝缘图案315合并。平坦化工艺可以通过CMP工艺和/或回蚀刻工艺被执行。
第四绝缘夹层340可以形成在阶梯结构和第三绝缘层间图案330的上表面上。
第四绝缘夹层340可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，从而可以与第三绝缘层间图案330和/或第二绝缘图案315中的最上第二绝缘图案合并。
参照图16和17，第一掩模(未示出)可以形成在第四绝缘夹层340上，并且第四绝缘夹层340、第二绝缘图案315和牺牲图案325可以使用第一掩模作为蚀刻掩模被蚀刻以形成通过其暴露基底层240的上表面的沟道孔350。
多个沟道孔350可以形成在第二方向和第三方向中的至少一个上以限定沟道孔阵列。在示例实施方式中，沟道孔阵列可以包括第一沟道孔列350a以及在第三方向上可以与第一沟道孔列350a间隔开的第二沟道孔列350b，第一沟道孔列350a包括设置在第二方向上的多个第一沟道孔，第二沟道孔列350b包括设置在第二方向上的多个第二沟道孔。第一沟道孔可以设置为相对于第二沟道孔与第二方向或第三方向成锐角。因此，第一沟道孔和第二沟道孔可以在第二方向上布置成Z字形布局以致在单位面积中密集地形成。
第一沟道孔列350a和第二沟道孔列350b可以在第三方向上交替并重复地设置。在示例实施方式中，第一沟道孔列350a和第二沟道孔列350b可以在第三方向上设置两次以形成沟道孔组，并且在第三方向上彼此间隔开的两个沟道孔组可以形成沟道孔块。
在下文中，每个沟道孔组中的四个沟道孔列可以按这个次序被称为第一沟道孔列350a、第二沟道孔列350b、第三沟道孔列350c和第四沟道孔列350d。就是说，图16显示了包括在第三方向上彼此间隔开的两个沟道孔组的一个沟道孔块，并且每个沟道孔组包括设置在第三方向上的第一沟道孔列350a、第二沟道孔列350b、第三沟道孔列350c和第四沟道孔列350d。
然而，每个沟道孔组中的沟道孔列的数量可以不限于此，并且每个沟道孔块中的沟道孔组的数量也可以不限于此。
沟道孔350在俯视图中可以具有圆形形状，然而，本发明构思可以不限于此。例如，在俯视图中，沟道孔350可以具有椭圆形、矩形、正方形等的形状。
参照图18A和18B，在去除第一掩模之后，半导体图案360可以形成为部分地填充每个沟道孔350。
具体地，选择性外延生长(SEG)工艺可以使用基底层240的暴露的上表面作为籽晶被执行，以形成部分地填充沟道孔350中的至少一个的半导体图案360。因此，半导体图案360可以根据基底层240的材料而形成为包括单晶硅或单晶锗，并且在一些情况下，杂质可以被掺杂到其中。
或者，非晶硅层可以被形成以填充沟道孔350，并且可以对非晶硅层执行激光外延生长(LEG)工艺或固相外延(SPE)工艺以形成半导体图案360。
在示例实施方式中，半导体图案360可以形成为使得半导体图案360的上表面可以位于第二绝缘图案315中的处于在第一方向上离基底层240的上表面的第二层处的第二绝缘图案的顶部与底部之间。
半导体图案360可以如随后形成的沟道410用作沟道，从而可以被称为下沟道。
第一阻挡层、电荷存储层、隧道绝缘层和第一间隔物层(未示出)可以顺序地形成在沟道孔350的侧壁、半导体图案360的上表面和第四绝缘夹层340的上表面上，第一间隔物层可以被各向异性地蚀刻以在沟道孔350的侧壁上形成第一间隔物(未示出)，并且隧道绝缘层、电荷存储层和第一阻挡层可以使用第一间隔物作为蚀刻掩模被蚀刻，以在沟道孔350的侧壁和半导体图案360上分别形成隧道绝缘图案390、电荷存储图案380和第一阻挡图案370。隧道绝缘图案390、电荷存储图案380和第一阻挡图案370中的至少一个可以具有其中央底部敞开的杯状形状。半导体图案360的上部分也可以被去除。隧道绝缘图案390、电荷存储图案380和第一阻挡图案370可以形成电荷存储结构400。
第一阻挡层可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，电荷存储层可以由例如硅氮化物的氮化物形成或者包括例如硅氮化物的氮化物，隧道绝缘层可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，第一间隔物层可以由例如硅氮化物的氮化物形成或者包括例如硅氮化物的氮化物。
在去除第一间隔物之后，沟道层可以形成在暴露的半导体图案360、隧道绝缘层390和第四绝缘夹层340上，填充层可以形成在沟道层上以填充沟道孔350的剩余部分。
沟道层可以由用杂质掺杂的多晶硅或无掺杂的多晶硅、或非晶硅形成，或者包括用杂质掺杂的多晶硅或无掺杂的多晶硅、或非晶硅。当沟道层包括非晶硅时，激光外延生长(LEG)工艺或固相外延(SPE)工艺可以被进一步执行，使得非晶硅可以被转化成单晶硅。填充层可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物。
填充层和沟道层可以被平坦化直到第四绝缘夹层340的上表面可以被暴露，以形成填充每个沟道孔350的剩余部分的填充图案420，并且沟道层可以被转变成沟道410。
因此，电荷存储结构400、沟道410和填充图案420可以顺序地堆叠在每个沟道孔350中的半导体图案360上。电荷存储结构400可以具有其中央底部敞开的杯状形状，沟道410可以具有杯状形状，填充图案420可以具有柱形。
由于沟道孔350可以限定包括第一沟道孔列至第四沟道孔列350a、350b、350c和350d的沟道孔组、包括多个沟道孔组的沟道孔块、以及进一步的沟道孔阵列，因此沟道410也可以限定沟道组、沟道块和沟道阵列。沟道块可以用作垂直存储器件中用于编程和擦除操作的单元。
包括填充图案420、沟道410和电荷存储结构400的第一结构的上部分可以被去除以形成沟槽(未示出)，并且第二盖图案430可以填充沟槽。
具体地，第一结构的上部分可以通过回蚀刻工艺被去除以形成沟槽，第二盖层可以形成在第一结构和第四绝缘夹层340上以填充沟槽，并且第二盖层的上部分可以被平坦化直到第四绝缘夹层340的上表面可以被暴露以形成第二盖图案430。在示例实施方式中，第二盖层可以由无掺杂或掺杂的多晶硅、或非晶硅形成，或者包括无掺杂或掺杂的多晶硅、或非晶硅，并且当第二盖层包括非晶硅时，晶化工艺可以被进一步执行。
沟道孔350中的至少一个中的第一结构、半导体图案360和第二盖图案430可以限定第二结构。
参照图19A、19B和20，第五绝缘夹层435可以形成在第四绝缘夹层340和第二盖图案430上。在第五绝缘夹层435上形成第二掩模(未示出)之后，第三开口至第七开口440、452、454、456和458可以使用第二掩模作为蚀刻掩模被形成为穿过第四绝缘夹层340和第五绝缘夹层435、第二绝缘图案315以及牺牲图案325以暴露基底层240的上表面。第五绝缘夹层435可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物。
在示例实施方式中，第三开口440可以在沟道块之间在第二方向上延伸，并且多个第三开口440可以形成在第三方向上。因此，包括每个包含四个沟道列的两个沟道组的一个沟道块可以形成在相邻的两个第三开口440之间，然而，本发明构思可以不限于此。根据每个沟道块中包括的沟道组的数量或每个沟道组中包括的沟道列的数量，相邻的两个第二开口440之间的沟道列的数量可以被改变。
在示例实施方式中，第四开口至第七开口452、454、456和458可以形成为在每个沟道块中的沟道组的相邻沟道组之间在第二方向上彼此间隔开。就是说，第四开口至第七开口452、454、456和458可以在每个沟道块的在第三方向上的中央部分处在第二方向上设置。
在示例实施方式中，第四开口至第七开口452、454、465和458中的至少一个可以不仅暴露基底层240的上表面，而且暴露第五接触插塞260的上表面以及围绕第五接触插塞260的第一绝缘图案250的上表面。
在示例实施方式中，第四开口至第六开口452、454和456可以形成在衬底100的第一区域I上，第七开口458可以形成在衬底100的第二区域II上。第四开口452可以形成为在衬底100的第一区域I的在第三方向上的中央部分上在第二方向上延伸，第六开口456可以形成在衬底100的第一区域I的在第二方向上的边缘部分上，即在衬底100的第一区域I的与第二区域II相邻的边缘部分上，第五开口454可以形成在第四开口452与第六开口456之间。多个第七开口458可以形成为在衬底100的第二区域II上在第二方向上彼此间隔开。
在示例实施方式中，第四开口至第七开口452、454、456和458之间的距离可以具有适当的值，使得用于牺牲图案325的后续去除工艺可以被适当地执行。
在去除第二掩模之后，由第三开口至第七开口440、452、454、456和458暴露的牺牲图案325可以被去除，以在各相邻层处在第二绝缘图案315之间形成间隙460，并且第一阻挡图案370的外侧壁的一部分以及半导体图案360的侧壁的一部分可以由间隙460暴露。在示例实施方式中，由第三开口至第七开口440、452、454、456和458暴露的牺牲图案325可以通过例如使用包括磷酸和/或硫酸的蚀刻溶液的湿蚀刻工艺被去除。
第四开口至第七开口452、454、456和458可以形成在第三开口440中的在第三方向上相邻的第三开口之间，并且第四开口至第七开口452、454、456和458可以在第二方向上彼此间隔开，从而牺牲图案325可以通过湿蚀刻工艺被去除。
参照图21，第二阻挡层470可以形成在第一阻挡图案370的外侧壁的暴露部分、半导体图案360的侧壁的暴露部分、间隙460的内壁、第二绝缘图案315的表面、基底层240的暴露的上表面以及第五绝缘夹层435的上表面上，栅极屏障层480可以形成在第二阻挡层470上，并且栅极导电层490可以形成在栅极屏障层480上以充分地填充间隙460的剩余部分。
第二阻挡层470可以由金属氧化物形成或者包括金属氧化物，例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物和/或锆氧化物。栅极导电层490可以由具有低电阻的例如钨、钛、钽、铂等的金属形成或者包括具有低电阻的例如钨、钛、钽、铂等的金属，栅极屏障层480可以由例如钛氮化物、钽氮化物等的金属氮化物形成或者包括例如钛氮化物、钽氮化物等的金属氮化物。或者，栅极屏障层480可以形成为包括顺序堆叠的金属层和金属氮化物层。
参照图22和23，栅极导电层490和栅极屏障层480可以被部分地去除，以分别在间隙460中形成栅极导电图案和栅极屏障图案，栅极导电图案和栅极屏障图案可以形成栅电极。在示例实施方式中，栅极导电层490和栅极屏障层480可以通过湿蚀刻工艺被部分地去除。
在示例实施方式中，栅电极可以形成为在第二方向上延伸，并且多个栅电极可以形成在第三方向上。就是说，每个在第二方向上延伸的多个栅电极可以通过第三开口440彼此间隔开。此外，在第二方向上延伸的栅电极中的至少一个的中央部分可以在第三方向上由第四开口452分开。
栅电极中的至少一个可以形成在衬底100的第一区域I和第二区域II上，并且栅电极中的至少一个的在衬底100的第二区域II上的一部分可以被称为垫。就是说，栅电极可以形成为在第一方向上彼此间隔开，并且栅电极中的至少一个可以在衬底100的第一区域I和第二区域II上在第二方向上延伸。栅电极的在衬底100的第二区域II上的端部可以具有从底层朝顶层逐渐减小的各面积，从而栅电极可以具有阶梯形状。
栅电极可以包括在第一方向上顺序堆叠的第一栅电极503、第二栅电极505和第三栅电极507。第一栅电极503可以用作GSL，第二栅电极505可以用作字线，第三栅电极507可以用作SSL。第一栅电极503、第二栅电极505和第三栅电极507中的至少一个可以形成在一个层处或在多个层处。一条或多于一条虚设字线(未示出)可以进一步形成在第一栅电极503与第二栅电极505之间、和/或在第二栅电极505与第三栅电极507之间。
在示例实施方式中，第一栅电极503可以形成在离衬底100的上表面的最下层处，第三栅电极507可以形成在离衬底100的上表面的最上层以及其下的最靠近该最上层的一层处，第二栅电极505可以形成在第一栅电极503与第三栅电极507之间的偶数个层处。因此，第一栅电极503可以靠近半导体图案360，第二栅电极505和第三栅电极507中的至少一个可以靠近在第二结构的中央部分处的沟道410。
第一栅电极503可以包括第一栅极导电图案493、以及覆盖第一栅极导电图案493的侧壁的一部分、顶部和底部的第一栅极屏障图案483。第二栅电极505可以包括第二栅极导电图案495、以及覆盖第二栅极导电图案495的侧壁的一部分、顶部和底部的第二栅极屏障图案485。第三栅电极507可以包括第三栅极导电图案497、以及覆盖第三栅极导电图案497的侧壁的一部分、顶部和底部的第三栅极屏障图案487。
图22显示第二阻挡层470未被部分地去除而是在第一方向上延伸，然而，本发明构思可以不限于此。就是说，第二阻挡层470可以被部分地去除以仅在间隙460的内壁上形成第二阻挡图案。
参照图24和25，杂质可以通过第三开口440和第四开口452被注入到基底层240的暴露的上表面中以形成第五杂质区域245。在示例实施方式中，杂质可以包括例如磷和/或砷的n型杂质。在示例实施方式中，杂质可以包括例如硼的p型杂质。
第二间隔物层可以形成在基底层240的由第三开口至第七开口440、452、454、456和458暴露的上表面、第五杂质区域245的上表面、第一绝缘图案250的上表面、第三开口至第七开口440、452、454、456和458的侧壁、以及第五绝缘夹层435的上表面上，并且可以被各向异性地蚀刻以形成第三开口440的侧壁上的第二间隔物510、以及第四开口至第七开口452、454、456和458中的至少一个的侧壁上的第三间隔物520。因此，基底层240的上部分处的第五杂质区域245以及第五接触插塞260的上表面可以被部分地暴露。第二间隔物层可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物。
第一CSL 530和第二CSL 542以及第六接触插塞至第八接触插塞544、546和548可以形成在暴露的第五杂质区域245和第五接触插塞260上以填充第三开口至第七开口440、452、454、456和458的剩余部分。
在示例实施方式中，导电层可以形成在暴露的第五杂质区域245、第五接触插塞260、第二间隔物510和第三间隔物520以及第五绝缘夹层435上以填充第三开口至第七开口440、452、454、456和458，并且可以被平坦化直到第五绝缘夹层435的上表面可以被暴露，以形成第一CSL 530和第二CSL 542、以及第六接触插塞至第八接触插塞544、546和548。第二阻挡层470的在第五绝缘夹层435的上表面上的一部分也可以被去除。导电层可以由金属、金属氮化物和/或金属硅化物形成或者包括金属、金属氮化物和/或金属硅化物。
第一CSL 530和第二CSL 542可以分别形成在第三开口440和第四开口452中。第一CSL 530可以接触第五杂质区域245，第二CSL 542可以接触第五杂质区域245和第五接触插塞260。
第六接触插塞至第八接触插塞544、546和548可以分别形成在第五开口至第七开口454、456和458中。第六接触插塞至第八接触插塞544、546和548中的至少一个可以接触第五接触插塞260(参照图6)。
参照图26至29，第六绝缘夹层550可以形成在第五绝缘夹层435、第一CSL 530和第二CSL 542、第六接触插塞至第八接触插塞544、546和548、第二间隔物510和第三间隔物520、以及第二阻挡层470上，并且穿透第五绝缘夹层435和第六绝缘夹层550以接触第二盖图案430的上表面的第九接触插塞560、穿透第六绝缘夹层550以分别接触第一CSL 530和第二CSL 542的上表面的第十接触插塞561(参照图1)和第十一接触插塞562(参照图2)、以及分别接触第六接触插塞至第八接触插塞544、546和548的上表面的第十二接触插塞至第十四接触插塞564、566和568可以被形成。
第六绝缘夹层550可以由例如硅氧化物的氧化物形成或者包括例如硅氧化物的氧化物，从而可以与下面的第五绝缘夹层435合并。第九接触插塞至第十四接触插塞560、561、562、564、566和568可以由例如钨、钛、钽、铜、铝等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成或者包括例如钨、钛、钽、铜、铝等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物。
第十五接触插塞570和第十六接触插塞575可以穿过第三绝缘夹层至第六绝缘夹层330、340、435和550、第二绝缘图案315、第二阻挡层470和栅极屏障图案483、485和487形成以接触栅极导电图案493、495和497的上表面。
第十五接触插塞570可以形成在衬底100的第一区域I的在第二方向上与衬底100的其中形成阶梯形的垫的第二区域II相邻的边缘部分上，第十六接触插塞575可以形成在衬底100的第二区域II上的每个阶梯形的垫上。就是说，第十六接触插塞575可以形成在不被上面的垫覆盖的每个垫上。
在示例实施方式中，第十六接触插塞575可以在第二方向上彼此间隔开恒定距离。在一示例实施方式的一个方面中，在俯视图中，第十六接触插塞575可以线形地设置在每个存储单元块中。或者，在俯视图中，第十六接触插塞575在每个存储单元块中可以在第二方向上设置成Z字形布局。
第十五接触插塞570至第十六接触插塞575可以由例如钨、钛、钽、铜、铝等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成或者包括例如钨、钛、钽、铜、铝等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物。
再参照图1至7，第七绝缘夹层580可以形成在第六绝缘夹层550和第九接触插塞至第十六接触插塞560、561、562、564、566、568、570和575上，位线600、第一虚设位线602和第二虚设位线603、信号线604、以及第九布线至第十一布线606、608和609可以穿过第七绝缘夹层580形成。
在示例实施方式中，位线600、第一虚设位线602和第二虚设位线603、信号线604、以及第九布线至第十一布线606、608和609可以通过镶嵌工艺形成，并且可以由例如铜、铝、钨、钛、钽等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成或者包括例如铜、铝、钨、钛、钽等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物。
位线600可以接触下面的第九接触插塞560的上表面，第二虚设位线603可以接触下面的第十一接触插塞562的上表面，信号线604可以接触下面的第十二接触插塞564的上表面，第九布线至第十一布线606、608和609可以分别接触下面的第十接触插塞561、第十三接触插塞566和第十四接触插塞568的上表面。第九布线606可以接触下面的第十五接触插塞570的上表面，第十布线608和第十一布线609可以接触下面的第十六接触插塞575的上表面。
在示例实施方式中，位线600和第一虚设位线602中的至少一条可以在第三方向上延伸，并且多条位线600和多条第一虚设位线602可以形成在第二方向上。第二虚设位线603和信号线604中的至少一条可以包括每个在第三方向上延伸的多个延伸部分、以及用于将延伸部分彼此连接的连接部分。第二虚设位线603的连接部分可以接触下面的第十一接触插塞562的上表面，信号线604的连接部分可以接触下面的第十二接触插塞564的上表面。
在示例实施方式中，第九布线606可以包括在第二方向上延伸的第一延伸部分以及在第三方向上延伸并连接到第一延伸部分的第二延伸部分。第十布线608可以包括每个在第三方向上延伸的第一延伸部分和第三延伸部分、以及在第二方向上延伸并连接到第一延伸部分和第三延伸部分的第二延伸部分。第十一布线609可以在第三方向上延伸，或者可以包括每个在第三方向上延伸的第一延伸部分和第三延伸部分、以及在第二方向上延伸并连接到第一延伸部分和第三延伸部分的第二延伸部分。
第二虚设位线603、信号线604、第九布线至第十一布线606、608和609可以连接到另外的上布线。
通过以上工艺，垂直存储器件可以被制造。如上所示，下电路图案可以经由第五接触插塞260电连接到位线600、第一虚设位线602和第二虚设位线603、信号线604、以及第九布线至第十一布线606、608和609，并且第五接触插塞260可以形成为在第一方向上重叠第二CSL 542或第六接触插塞至第八接触插塞544、546和548。
因此，可以不需要用于形成第五接触插塞260的额外区域，或者，用于形成第五接触插塞260的工艺可以是简单的。
图30是示出根据示例实施方式的垂直存储器件的剖视图。除第一半导体图案、沟道和电荷存储结构之外，该垂直存储器件可以与图1至7的垂直存储器件基本上相同或相似，或者可以与图1至7的垂直存储器件相同。因此，相同的附图标记指相同的元件，并且为了简洁，对其的详细描述在下面可以被省略。
参照图30，垂直存储器件可以不包括图1至7中所示的半导体图案360。因此，沟道410可以具有接触基底层240的上表面的杯状形状，并且电荷存储结构400可以具有其中央底部敞开的杯状形状。电荷存储结构400可以接触基底层240的上表面，并且可以覆盖沟道410的外侧壁。
图31是示出根据示例实施方式的垂直存储器件的剖视图。除半导体图案、沟道和电荷存储结构之外，该垂直存储器件可以与图1至7的垂直存储器件基本上相同或相似，或者可以与图1至7的垂直存储器件相同。因此，相同的附图标记指相同的元件，并且为了简洁，对其的详细描述在下面可以被省略。
参照图31，垂直存储器件可以不包括图1至7中所示的半导体图案360，并且两个相邻的沟道410可以通过基底层240上的沟槽彼此连接。
因此，覆盖这两个相邻的沟道410的外侧壁的电荷存储结构400也可以彼此连接。
虽然已经具体显示并描述了示例实施方式，但本领域普通技术人员将理解，可以在此作出形式和细节上的变化而不背离权利要求的精神和范围。
本申请要求享有2016年5月9日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2016-0056153号的优先权，其内容通过引用全文合并于此。

Claims (20)

1.一种垂直存储器件，包括：
在衬底上的下电路图案；
在所述下电路图案上的多个栅电极，所述多个栅电极在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开；
在所述第一方向上延伸穿过所述栅电极的沟道；
包括第一公共源线的存储单元块，所述第一公共源线在基本上平行于所述衬底的所述上表面的第二方向上延伸；以及
连接到所述下电路图案和所述第一公共源线的第一接触插塞，所述第一接触插塞在所述第一方向上重叠所述第一公共源线。
2.如权利要求1所述的垂直存储器件，其中所述第一公共源线形成在所述存储单元块的在第三方向上的中央部分处，所述第三方向基本上平行于所述衬底的所述上表面并交叉所述第二方向。
3.如权利要求2所述的垂直存储器件，其中所述存储单元块还包括，
多个第二接触插塞，所述第二接触插塞中的至少一个在所述第二方向上与所述第一公共源线间隔开，并且具有在所述第一方向上与所述第一公共源线的长度基本上相同的长度。
4.如权利要求3所述的垂直存储器件，还包括：
分别在所述第二接触插塞下方的多个第三接触插塞，所述第三接触插塞中的至少一个连接到所述下电路图案。
5.如权利要求3所述的垂直存储器件，还包括：
连接到所述沟道的位线，所述位线在基本上平行于所述衬底的所述上表面并交叉所述第二方向的所述第三方向上延伸；以及
与所述位线间隔开的虚设位线，所述虚设位线在所述第三方向上延伸并且不连接到所述沟道，
其中所述虚设位线连接到所述第二接触插塞中的至少一个。
6.如权利要求5所述的垂直存储器件，其中所述虚设位线包括：
在所述第三方向上延伸的多个第一延伸部分，以及
构造为将所述第一延伸部分彼此连接的连接部分，所述连接部分在所述第一方向上重叠所述第二接触插塞。
7.如权利要求3所述的垂直存储器件，其中所述存储单元块包括：
在所述第二方向上的中央部分处的单元阵列区域，以及
在所述第二方向上的相反的边缘部分处的垫区域，
以及其中所述第一公共源线形成在所述单元阵列区域中，以及所述多个第二接触插塞中的至少一个形成在所述垫区域中。
8.如权利要求7所述的垂直存储器件，其中所述栅电极在所述垫区域中堆叠成阶梯形状，
以及其中所述垂直存储器件还包括分别接触所述栅电极的上表面的多个第四接触插塞。
9.如权利要求8所述的垂直存储器件，其中所述第四接触插塞分别连接到所述第二接触插塞中的对应的第二接触插塞。
10.如权利要求3所述的垂直存储器件，其中所述第一接触插塞包括多晶硅，以及所述第一公共源线和所述第二接触插塞包括基本上相同的金属。
11.如权利要求1所述的垂直存储器件，其中所述存储单元块包括在基本上平行于所述衬底的所述上表面并交叉所述第二方向的第三方向上的多个存储单元块，
以及其中所述垂直存储器件还包括在所述存储单元块之间的多条第二公共源线，所述第二公共源线中的至少一条在所述第二方向上延伸。
12.如权利要求1所述的垂直存储器件，还包括：
在所述衬底上的绝缘夹层，所述绝缘夹层覆盖所述下电路图案；以及
在所述绝缘夹层与所述存储单元块之间的基底层，
其中所述第一接触插塞延伸穿过所述绝缘夹层的上部分和所述基底层。
13.如权利要求1所述的垂直存储器件，还包括在所述下电路图案与所述第一接触插塞之间的盖图案，所述盖图案用杂质掺杂。
14.一种垂直存储器件，包括：
在衬底上的下电路图案；
在所述下电路图案上的多个栅电极，所述多个栅电极在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开；
沟道，其在所述第一方向上延伸穿过所述栅电极；
存储单元块，其包括在基本上平行于所述衬底的所述上表面的第二方向上延伸的多个导电图案，所述导电图案中的至少一个延伸穿过所述栅电极的至少一部分；以及
第一接触插塞，其连接到所述下电路图案，所述第一接触插塞在所述多个导电图案下方。
15.如权利要求14所述的垂直存储器件，其中所述导电图案在基本上平行于所述衬底的所述上表面并交叉所述第二方向的第三方向上布置，
以及其中所述垂直存储器件还包括:
公共源线，其在所述存储单元块的在所述第三方向上的中央部分处在所述第二方向上延伸，以及
多个第二接触插塞，所述多个第二接触插塞在所述存储单元块的在所述第二方向上的相反的边缘部分处。
16.一种半导体器件，包括：
衬底；
在所述衬底上的第一有源区域；
在所述第一有源区域中的多个第一杂质区域；
在所述第一有源区域上的第一绝缘层；
在所述第一绝缘层上的基底层；
在所述基底层中的多个第二杂质区域；
在所述基底层的顶部上的多个电路；
在所述多个电路中的导电区域；以及连接到所述导电区域并连接到所述第一有源区域的接触插塞，所述接触插塞在所述导电区域下方。
17.如权利要求16所述的半导体器件，其中所述多个第二杂质区域包括III族元素或V族元素。
18.如权利要求16所述的半导体器件，其中所述接触插塞包括多晶硅。
19.如权利要求16所述的半导体器件，其中所述基底层包括多晶硅。
20.如权利要求16所述的半导体器件，其中所述基底层包括金属。
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