KR20230123832A - 반도체 소자 - Google Patents

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KR20230123832A
KR20230123832A KR1020220021101A KR20220021101A KR20230123832A KR 20230123832 A KR20230123832 A KR 20230123832A KR 1020220021101 A KR1020220021101 A KR 1020220021101A KR 20220021101 A KR20220021101 A KR 20220021101A KR 20230123832 A KR20230123832 A KR 20230123832A
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gate
metal
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gate structure
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KR1020220021101A
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윤찬식
이기석
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삼성전자주식회사
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Abstract

반도체 소자는, 활성 영역을 포함하는 기판; 및 상기 활성 영역을 가로지르는 게이트 구조체를 포함한다. 상기 게이트 구조체는: 상기 기판의 바닥면에 수직한 제1 방향으로 상기 활성 영역의 상부를 관통하는 게이트 패턴; 상기 게이트 패턴 상의 금속 함유 패턴; 및 상기 게이트 패턴과 상기 금속 함유 패턴의 사이에 개재되고, 상기 금속 함유 패턴의 양 측면들 상으로 연장되는 배리어 패턴을 포함한다.

Description

반도체 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 게이트 구조체들을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화된 반도체 소자가 필요하다. 다만, 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 신뢰성 및 전기적 특성이 감소할 수 있다. 이에 따라, 반도체 소자의 신뢰성 및 전기적 특성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 활성 영역을 포함하는 기판; 및 상기 활성 영역을 가로지르는 게이트 구조체를 포함할 수 있다. 상기 게이트 구조체는: 상기 기판의 바닥면에 수직한 제1 방향으로 상기 활성 영역의 상부를 관통하는 게이트 패턴; 상기 게이트 패턴 상의 금속 함유 패턴; 및 상기 게이트 패턴과 상기 금속 함유 패턴의 사이에 개재되고, 상기 금속 함유 패턴의 양 측면들 상으로 연장되는 배리어 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 활성 영역들을 포함하는 기판; 상기 활성 영역들을 각각 가로지르는 제1 게이트 구조체 및 제2 게이트 구조체; 및 상기 기판과 상기 제2 게이트 구조체의 사이에 개재되는 매립 반도체 패턴을 포함할 수 있다. 상기 제1 및 제2 게이트 구조체들 각각은: 상기 활성 영역들 각각의 상부를 관통하는 게이트 패턴; 상기 게이트 패턴 상의 금속 함유 패턴; 및 상기 게이트 패턴과 상기 금속 함유 패턴의 사이에 개재되고, 상기 금속 함유 패턴의 양 측면들 상으로 연장되는 배리어 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 활성 영역들을 포함하는 기판; 및 상기 활성 영역들을 각각 가로지르는 제1 게이트 구조체 및 제2 게이트 구조체를 포함할 수 있다. 상기 제1 게이트 구조체는: 상기 활성 영역들 중 하나의 상부를 관통하는 게이트 패턴; 상기 게이트 패턴 상의 금속 함유 패턴; 및 상기 게이트 패턴과 상기 금속 함유 패턴의 사이에 개재되고, 상기 금속 함유 패턴의 양 측면들 상으로 연장되는 배리어 패턴을 포함할 수 있다. 상기 제2 게이트 구조체는 상기 활성 영역들 중 다른 하나의 상면 상에 차례로 적층된 수평 게이트 패턴, 수평 배리어 패턴 및 수평 금속 함유 패턴을 포함할 수 있다.
본 발명의 개념에 따르면, 게이트 구조체들 간의 노드(node) 분리를 위해 에치-백(etch-back) 공정이 수행될 수 있다. 이에 따라, 노광 공정으로 인한 오정렬(misalign)이 방지될 수 있고, 그 결과, 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
또한, 게이트 구조체들 내의 심(seam)의 형성이 방지될 수 있고, 그 결과, 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 소자의 도면들로, 각각 도 2의 A-A' 내지 D-D'에 대응하는 단면도들이다.
도 4a 내지 도 11b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 4a 내지 도 11a는 도 2의 A-A'에 대응하는 단면도들이고, 도 4b 내지 도 11b는 도 2의 B-B'에 대응하는 단면도들이다.
도 12a 내지 도 12d는 본 발명의 실시예들에 따른 반도체 소자의 도면들로, 각각 도 2의 A-A' 및 D-D'에 대응하는 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자의 도면으로, 도 13의 E-E'에 대응하는 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다.
도 1을 참조하면, 반도체 소자는 셀 블록들(CB) 및 상기 셀 블록들(CB)의 각각의 주위를 둘러싸는 주변 블록(PB)을 포함할 수 있다. 상기 반도체 소자는 메모리 소자일 수도 있고, 상기 셀 블록들(CB)의 각각은 메모리 집적회로와 같은 셀 회로를 포함할 수 있다. 상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다.
상기 주변 블록(PB)은 센스 앰프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 일 예로, 상기 센스 앰프 회로들(SA)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있고, 상기 서브-워드라인 드라이버 회로들(SWD)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있다. 상기 주변 블록(PB)은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다. 도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 소자의 도면들로, 각각 도 2의 A-A' 내지 D-D'에 대응하는 단면도들이다.
도 2를 참조하면, 제1 주변 영역(PR1), 제2 주변 영역(PR2), 제3 주변 영역(PR3) 및 제4 주변 영역(PR4)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은, 예를 들어, 실리콘 기판, 저마늄 기판 또는 실리콘-저마늄 기판일 수 있다. 실시예들에 따르면, 상기 기판(100)은 SOI(silicon-on-insulator) 기판일 수도 있다. 상기 제1 내지 제4 주변 영역들(PR1, PR2, PR3, PR4)은 도 1의 주변 블록(PB)이 제공되는 상기 기판(100)의 일 영역들일 수 있다. 상기 제1 내지 제4 주변 영역들(PR1, PR2, PR3, PR4)은 서로 나란하게 배열되는 것으로 도시되었으나, 이는 예시적인 것에 불과하며 본 발명은 이에 제한되지 않는다.
도 2 및 도 3a 내지 도 3d를 참조하면, 상기 제1 주변 영역(PR1), 상기 제2 주변 영역(PR2), 상기 제3 주변 영역(PR3) 및 상기 제4 주변 영역(PR4) 상에 각각 제1 활성 영역(ACT1), 제2 활성 영역(ACT2), 제3 활성 영역(ACT3) 및 제4 활성 영역(ACT4)이 제공될 수 있다. 상기 제1 내지 제4 활성 영역들(ACT1, ACT2, ACT3, ACT4)은 상기 기판(100)의 바닥면(100y)에 수직한 제1 방향(D1)을 따라 상기 기판(100)으로부터 돌출된 상기 기판(100)의 일부일 수 있다. 이에 따라, 상기 기판(100)의 상면(100x)은 상기 활성 영역(ACT)의 상면에 대응될 수 있다.
소자분리막(120)이 상기 기판(100) 내에 배치되어 상기 제1 활성 영역(ACT1)을 정의할 수 있다. 상기 소자분리막(120)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 2 및 도 3a를 참조하면, 제1 게이트 구조체(GS1)가 상기 제1 활성 영역(ACT1)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)의 하부는 상기 기판(100) 내에 매립될 수 있다. 상기 제1 게이트 구조체(GS1)는 게이트 패턴(310), 금속 함유 패턴(330) 및 배리어 패턴(331)을 포함할 수 있다.
상기 게이트 패턴(310)은 상기 제1 게이트 구조체(GS1)의 하부를 구성할 수 있고, 상기 제1 활성 영역(ACT)의 상부를 상기 제1 방향(D1)으로 관통할 수 있다. 상기 게이트 패턴(310)의 상면(310x)은 상기 제1 활성 영역(ACT1)의 상면보다 높은 높이에 위치할 수 있고, 상기 게이트 패턴(310)의 바닥면(310y)은 상기 제1 활성 영역(ACT1)의 상기 상면보다 낮은 높이에 위치할 수 있다. 상기 게이트 패턴(310)은 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 상기 제2 방향(D2) 및 상기 제3 방향(D3)은 상기 기판(100)의 상기 바닥면(100y)에 평행하고, 서로 교차하는(일 예로, 직교하는) 방향일 수 있다. 상기 게이트 패턴(310)의 상기 상면(310x)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대해 평행할 수 있다. 즉, 상기 게이트 패턴(310)의 상기 상면(310x)은 상기 기판(100)의 상기 바닥면(100y)과 실질적으로 평행할 수 있다. 상기 게이트 패턴(310)은 상기 게이트 패턴(310)의 상기 상면(310x)과 인접한 영역에서 상기 제2 방향(D2)에 따른 제1 폭(W1)을 가질 수 있다. 상기 게이트 패턴(310)은, 일 예로, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 금속 함유 패턴(330)이 상기 게이트 패턴(310) 상에 제공될 수 있다. 상기 금속 함유 패턴(330)은 상기 게이트 패턴(310)의 상기 상면(310x) 상에 제공될 수 있다. 상기 금속 함유 패턴(330)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장될 수 있다. 상기 금속 함유 패턴(330)의 바닥면(330y)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대해 평행할 수 있다. 즉, 상기 금속 함유 패턴(330)의 바닥면(330y)은 상기 기판(100)의 상기 바닥면(100y)과 실질적으로 평행할 수 있다. 상기 금속 함유 패턴(330)은 상기 금속 함유 패턴(330)의 상기 바닥면(330y)과 인접한 영역에서 상기 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 클 수 있다. 상기 금속 함유 패턴(330)은, 일 예로, 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
상기 배리어 패턴(331)이 상기 게이트 패턴(310)과 상기 금속 함유 패턴(330)의 사이에 개재될 수 있다. 상기 배리어 패턴(331)은 상기 게이트 패턴(310)의 상기 상면(310x)과 상기 금속 함유 패턴(330)의 상기 바닥면(330y) 사이에 개재될 수 있고, 상기 금속 함유 패턴(330)의 양 측면들(330z) 상으로 연장될 수 있다. 상기 배리어 패턴(331)은 상기 금속 함유 패턴(330)의 상기 바닥면(330y) 및 상기 양 측면들(330z)을 덮을 수 있다. 상기 배리어 패턴(331)의 최상부면(331x)은 상기 금속 함유 패턴(330)의 상기 상면(330x)과 실질적으로 동일한 높이에 위치할 수 있고, 공면을 이룰 수 있다. 상기 배리어 패턴(331)의 양 측면들(331z) 각각은 상기 게이트 패턴(310)의 양 측면들(310z) 중 대응하는 측면(310z)과 공면을 이룰 수 있고, 정렬(align)될 수 있다. 본 명세서에서, 상기 배리어 패턴(331)의 상기 양 측면들(331z)은 상기 배리어 패턴(331)의 외측면들을 지칭할 수 있다. 상기 게이트 패턴(310)의 상기 양 측면들(310z) 및 상기 배리어 패턴(331)의 상기 양 측면들(331z)은 상기 제1 게이트 구조체(GS1)의 양 측면들(GS1z)을 구성할 수 있다. 상기 배리어 패턴(331)은, 일 예로, 금속 질화물(TiN, TSN, TaN 등)을 포함할 수 있다. 도시되지 않았지만, 상기 배리어 패턴(331)과 상기 게이트 패턴(310)의 사이에 주변 오믹 패턴이 제공될 수 있고, 상기 주변 오믹 패턴은, 일 예로, 금속실리사이드를 포함할 수 있다.
게이트 절연 패턴(GI)이 상기 게이트 패턴(310)의 바닥면(310y)과 상기 기판(100)의 사이에 개재될 수 있고, 상기 게이트 패턴(310)의 상기 양 측면들(310z) 상으로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 배리어 패턴(331)의 상기 양 측면들(331z) 상으로 더 연장될 수 있고, 상기 배리어 패턴(331)이 상기 금속 함유 패턴(330)의 각 측면(330z)과 상기 게이트 절연 패턴(GI)의 사이에 개재될 수 있다. 즉, 상기 게이트 절연 패턴(GI)은 상기 제1 게이트 구조체(GS)의 상기 양 측면들(GS1z) 상으로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 제1 방향(D1)을 따라 상기 활성 영역(ACT)의 내부로부터 상기 배리어 패턴(331)의 상기 최상부면(331x)이 위치한 높이까지 직선 형태로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 활성 영역(ACT)의 상면(즉, 상기 기판(100)의 상면(100x))에 인접한 영역에서 상기 제1 방향(D1)을 따라 직선 형태로 연장될 수 있다. 상기 게이트 절연 패턴(GI)의 양 측면들(GIz) 각각은 상기 제1 방향(D1)을 따라 직선으로 연장되는 프로파일을 가질 수 있다. 본 명세서에서, 상기 게이트 절연 패턴(GI)의 상기 양 측면들(GIz)은 상기 게이트 절연 패턴(GI)의 외측면들을 지칭할 수 있다. 상기 게이트 절연 패턴(GI)의 최상부면(GIx)은 상기 금속 함유 패턴(330)의 상면(330x) 및 상기 배리어 패턴(331)의 최상부면(331x)과 실질적으로 동일한 높이에 위치할 수 있다.
상기 게이트 절연 패턴(GI)은 고유전 물질을 포함할 수 있다. 본 명세서에서 고유전 물질은, 실리콘 산화물(SiO2)보다 유전율이 높은 물질을 지칭한다. 일 예로, 상기 고유전 물질은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란탄산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO) 및 납 스칸듐 탄탈륨 산화물(PbScTaO) 중 적어도 하나를 포함하는 물질일 수 있다.
제1 도전 패턴(CP1)이 상기 제1 게이트 구조체(GS1)와 상기 게이트 절연 패턴(GI)의 사이에 개재될 수 있다. 상기 제1 도전 패턴(CP1)은, 일 예로, 단일막으로 구성될 수 있다. 상기 제1 도전 패턴(CP1)은 N 일함수를 가지는 금속을 포함할 수 있다. 일 예로, 상기 제1 도전 패턴(CP1)은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 제1 도전 패턴(CP1)은 상기 금속 함유 패턴(330)의 양 측면들(330z)을 덮을 수 있다. 상기 제1 도전 패턴(CP1)의 최상부면(CP1x)은 상기 게이트 절연 패턴(GI)의 최상부면(GIx)과 실질적으로 동일한 높이에 위치할 수 있고, 공면을 이룰 수 있다.
한 쌍의 제1 불순물 영역들(110a)이 상기 제1 게이트 구조체(GS1)의 양 측면들(GS1z)에 인접하게 배치될 수 있다. 상기 한 쌍의 제1 불순물 영역들(110a)은 상기 제1 활성 영역(ACT1) 내에 제공될 수 있다. 상기 한 쌍의 제1 불순물 영역들(110a)은, 일 예로, N형의 불순물을 포함할 수 있다.
한 쌍의 제1 스페이서들(SP1)이 상기 제1 게이트 구조체(GS1)의 양 측면들(GS1z) 상에 배치될 수 있다. 상기 한 쌍의 제1 스페이서들(SP1)은 상기 기판(100)의 상기 상면(100x) 상에 배치될 수 있다. 상기 금속 함유 패턴(330), 상기 배리어 패턴(331), 상기 게이트 절연 패턴(GI)의 일부 및 상기 제1 도전 패턴(CP1)의 일부가 상기 한 쌍의 제1 스페이서들(SP1)의 사이에 개재될 수 있다. 일 예로, 상기 한 쌍의 제1 스페이서들(SP1) 각각은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 한 쌍의 제1 스페이서들(SP1) 각각은 단일막 또는 다중막으로 이루어질 수 있다.
층간 절연막(ILD)이 상기 기판(100) 상에 제공될 수 있다. 상기 층간 절연막(ILD)은 한 쌍의 제1 스페이서들(SP1), 및 상기 기판(100)의 상기 상면(100x)을 덮을 수 있다. 일 예로, 상기 층간 절연막(ILD)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
주변 캐핑패턴(PC)이 상기 층간 절연막(ILD) 및 상기 제1 게이트 구조체(GS1)를 덮을 수 있다. 상기 주변 캐핑패턴(PC)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 상기 주변 캐핑패턴(PC) 상에 복수 개의 배선층이 제공될 수 있고, 상기 배선층들은 반도체 소자를 구동시키기 위한 회로를 구성할 수 있다.
도 2 및 도 3b를 참조하면, 제2 게이트 구조체(GS2)가 상기 제2 활성 영역(ACT2)을 가로지를 수 있다. 설명의 간소화를 위해, 도 3a를 참조하여 설명한 내용과 중복되는 내용의 설명은 생략하고, 실시예들 간의 차이점을 위주로 설명한다. 상기 제2 게이트 구조체(GS2)는 게이트 패턴(310), 금속 함유 패턴(330) 및 배리어 패턴(331)을 포함할 수 있다.
상기 게이트 패턴(310)은 상기 제2 게이트 구조체(GS2)의 하부를 구성할 수 있다. 상기 게이트 패턴(310)은 상기 제2 활성 영역(ACT2)의 상부를 관통하는 제1 부분(311), 및 상기 제1 부분(311) 상에서 상기 제2 방향(D2)으로 연장되는 제2 부분(312)을 포함할 수 있다. 상기 제2 부분(312)은 상기 제2 방향(D2) 및 상기 제2 방향(D2)의 반대 방향을 향해 상기 제1 부분(311)보다 돌출될 수 있다. 이로 인해 상기 게이트 패턴(310)의 양 측면들(310z) 각각은 계단 형태의 프로파일을 가질 수 있다. 상기 제2 부분(312)은 상기 기판(100)의 상기 상면(100x)보다 높은 높이에 위치할 수 있다. 상기 게이트 패턴(310)의 상면(310x)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대해 평행할 수 있다.
상기 게이트 패턴(310)은 제3 폭(W3) 및 제5 폭(W5)을 가질 수 있다. 상기 제3 폭(W3)은 상기 게이트 패턴(310)의 상기 상면(310x)과 인접한 영역에서 상기 제2 방향(D2)에 따른 상기 게이트 패턴(310)의 폭일 수 있다. 상기 제5 폭(W5)은 상기 기판(100)의 상면(100x)과 인접한 영역에서 상기 제2 방향(D2)에 따른 상기 게이트 패턴(310)의 폭일 수 있다. 상기 제3 폭(W3)은 상기 제5 폭(W5)보다 클 수 있다.
상기 금속 함유 패턴(330)이 상기 게이트 패턴(310) 상에 제공될 수 있다. 상기 금속 함유 패턴(330)은 상기 금속 함유 패턴(330)의 상기 바닥면(330y)과 인접한 영역에서 상기 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제4 폭(W4)보다 클 수 있다. 상기 배리어 패턴(331)이 상기 게이트 패턴(310)과 상기 금속 함유 패턴(330)의 사이에 개재될 수 있고, 상기 금속 함유 패턴(330)의 양 측면들(330z) 상으로 연장될 수 있다.
게이트 절연 패턴(GI)이 상기 게이트 패턴(310)의 바닥면(310y)과 상기 기판(100)의 사이에 개재될 수 있고, 상기 게이트 패턴(310)의 상기 양 측면들(310z) 상으로 연장될 수 있다. 다시 말해, 상기 게이트 절연 패턴(GI)은 상기 제1 부분(311)의 양 측면들 상, 및 상기 제2 부분(312)의 양 측면들 상에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 제1 부분(311)과 상기 제2 부분(312)의 경계와 인접한 영역에서, 돌출된 상기 제2 부분(312)의 바닥면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 이로 인해, 상기 게이트 절연 패턴(GI)의 양 측면들(GIz)은 계단 형태의 프로파일을 가질 수 있다. 상기 게이트 절연 패턴(GI)은 고유전 물질을 포함할 수 있다.
매립 반도체 패턴(BSP)이 상기 게이트 절연 패턴(GI)과 상기 기판(100)의 사이에 개재될 수 있다. 상기 매립 반도체 패턴(BSP)은 상기 기판(100)의 내에서 상기 게이트 절연 패턴(GI)을 덮을 수 있다. 상기 매립 반도체 패턴(BSP)은 상기 활성 영역(ACT)의 내부에 매립될 수 있다. 상기 활성 영역(ACT)의 상기 내부의 상기 매립 반도체 패턴(BSP)의 양 측면들(BSPz) 각각은 상기 활성 영역(ACT)의 상기 상면(즉, 상기 기판(100)의 상기 상면(100x))보다 높게 위치하는 상기 게이트 절연 패턴(GI)의 상기 양 측면들(GIz) 중 대응하는 측면(GIz)과 공면을 이룰 수 있고, 상기 제1 방향(D1)으로 정렬될 수 있다. 본 실시예에서, 상기 매립 반도체 패턴(BSP)의 상기 양 측면들(BSPz)은 상기 매립 반도체 패턴(BSP)의 외측면들, 즉 상기 활성 영역(ACT)에 접하는 상기 매립 반도체 패턴(BSP)의 측면들을 지칭할 수 있다.
상기 매립 반도체 패턴(BSP)의 격자 상수는 상기 기판(100)의 격자 상수보다 클 수 있다. 일 예로, 상기 매립 반도체 패턴(BSP)은 실리콘 저마늄을 포함할 수 있다.
도전 패턴들(CP1, CP2)이 상기 제2 게이트 구조체(GS2)와 상기 게이트 절연 패턴(GI)의 사이에 개재될 수 있다. 상기 도전 패턴들(CP1, CP2)은 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 포함할 수 있다. 상기 제1 도전 패턴(CP1)은 상기 제2 게이트 구조체(GS2)와 상기 게이트 절연 패턴(GI)의 사이에 개재될 수 있고, 상기 제2 도전 패턴(CP2)은 상기 제1 도전 패턴(CP1)과 상기 게이트 절연 패턴(GI)의 사이에 개재될 수 있다. 일 예로, 상기 도전 패턴들(CP1, CP2)은 다중막으로 구성될 수 있다. 상기 도전 패턴들(CP1, CP2)의 양 측면들은 상기 게이트 패턴(310)의 양 측면들(310z)의 프로파일을 따를 수 있다. 일 예로, 상기 도전 패턴들(CP1, CP2)의 상기 양 측면들 각각은 계단 형태의 프로파일을 가질 수 있다. 상기 제2 도전 패턴(CP2)의 최상부면(CP2x)은 상기 제1 도전 패턴(CP1)의 최상부면(CP1x)과 실질적으로 동일한 높이에 위치할 수 있고, 공면을 이룰 수 있다.
상기 제1 도전 패턴(CP1)은 N 일함수를 가지는 금속을 포함할 수 있다. 일 예로, 상기 제1 도전 패턴(CP1)은 상기 N형 금속함유막(124)은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 제2 도전 패턴(CP2)은 P 일함수를 가지는 금속을 포함할 수 있다. 일 예로, 상기 제2 도전 패턴(CP2)은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다.
한 쌍의 제2 불순물 영역들(110b)이 상기 제2 게이트 구조체(GS2)의 양 측면들(GS2z)에 인접하게 배치될 수 있다. 상기 한 쌍의 제2 불순물 영역들(110b)은 상기 제2 활성 영역(ACT2) 내에 제공될 수 있다. 상기 한 쌍의 제2 불순물 영역들(110b)은 도 3a의 한 쌍의 제1 불순물 영역들(110a)과 다른 도전형(예를 들어, P형)을 가지는 불순물을 포함할 수 있다.
한 쌍의 제2 스페이서들(SP2)이 상기 제2 게이트 구조체(GS2)의 양 측면들(GS2z) 상에 배치될 수 있다. 상기 한 쌍의 제2 스페이서들(SP2)은 상기 기판(100)의 상기 상면(100x) 상에 배치될 수 있다. 상기 금속 함유 패턴(330), 상기 배리어 패턴(331), 상기 게이트 절연 패턴(GI)의 일부, 상기 제1 도전 패턴(CP1)의 일부 및 상기 제2 도전 패턴(CP2)의 일부가 상기 한 쌍의 제2 스페이서들(SP2)의 사이에 개재될 수 있다.
층간 절연막(ILD)이 상기 기판(100) 상에 제공될 수 있다. 상기 층간 절연막(ILD)은 한 쌍의 제2 스페이서들(SP2), 및 상기 기판(100)의 상기 상면(100x)을 덮을 수 있다. 주변 캐핑패턴(PC)이 상기 층간 절연막(ILD) 및 상기 제2 게이트 구조체(GS2)를 덮을 수 있다. 도시되지 않았지만, 상기 주변 캐핑패턴(PC) 상에 복수 개의 배선층이 제공될 수 있다.
도 2 및 도 3c를 참조하면, 제3 게이트 구조체(GS3)가 상기 제3 활성 영역(ACT3)을 가로지를 수 있다. 설명의 간소화를 위해, 앞서 설명한 내용과 중복되는 내용의 설명은 생략하고, 실시예들 간의 차이점을 위주로 설명한다. 상기 제3 게이트 구조체(GS3)는 상기 제3 활성 영역(ACT3)의 상면 상에 차례로 적층된 수평 게이트 패턴(310a), 수평 배리어 패턴(331a) 및 수평 금속 함유 패턴(330a)을 포함할 수 있다. 상기 수평 게이트 패턴(310a), 상기 수평 배리어 패턴(331a) 및 상기 수평 금속 함유 패턴(330a)은 각각 도 3a의 게이트 패턴(310), 배리어 패턴(331) 및 금속 함유 패턴(330)과 동일한 물질을 포함할 수 있다. 상기 제3 게이트 구조체(GS3)의 바닥면은 도 3a의 제1 게이트 구조체(GS1)의 바닥면보다 높은 높이에 위치할 수 있다.
수평 게이트 절연 패턴(GIa)이 상기 제3 게이트 구조체(GS3)와 상기 기판(100)의 사이에 개재될 수 있고, 제1 수평 도전 패턴(CP1a)이 상기 제3 게이트 구조체(GS3)와 상기 수평 게이트 절연 패턴(GIa) 사이에 개재될 수 있다. 상기 수평 게이트 절연 패턴(GIa)은 도 3a의 게이트 절연 패턴(GI)과 동일한 물질을 포함할 수 있고, 상기 제1 수평 도전 패턴(CP1a)이 도 3a의 제1 도전 패턴(CP1)과 동일한 물질을 포함할 수 있다.
한 쌍의 제1 불순물 영역들(110a)이 상기 제3 게이트 구조체(GS3)의 양 측면들에 인접하게 배치될 수 있고, 일 예로, N형의 불순물을 포함할 수 있다. 한 쌍의 제3 스페이서들(SP3)이 상기 제3 게이트 구조체(GS3)의 상기 양 측면들 상에 배치될 수 있다. 층간 절연막(ILD)은 한 쌍의 제3 스페이서들(SP3), 및 상기 기판(100)의 상기 상면(100x)을 덮을 수 있다. 주변 캐핑패턴(PC)이 상기 층간 절연막(ILD) 및 상기 제3 게이트 구조체(GS3)를 덮을 수 있다. 도시되지 않았지만, 상기 주변 캐핑패턴(PC) 상에 복수 개의 배선층이 제공될 수 있다.
도 2 및 도 3d를 참조하면, 제4 게이트 구조체(GS4)가 상기 제4 활성 영역(ACT1)을 가로지를 수 있다. 설명의 간소화를 위해, 도 3c를 참조하여 설명한 내용과 중복되는 내용의 설명은 생략하고, 실시예들 간의 차이점을 위주로 설명한다. 상기 제4 게이트 구조체(GS4)는 상기 제4 활성 영역(ACT4)의 상면 상에 차례로 적층된 수평 게이트 패턴(310a), 수평 배리어 패턴(331a) 및 수평 금속 함유 패턴(330a)을 포함할 수 있다. 상기 제4 게이트 구조체(GS4)의 바닥면은 도 3b의 제2 게이트 구조체(GS2)의 바닥면보다 높은 높이에 위치할 수 있다.
수평 게이트 절연 패턴(GIa)이 상기 제4 게이트 구조체(GS3)와 상기 기판(100)의 사이에 개재될 수 있고, 수평 도전 패턴들(CP1a, CP2a)이 상기 제4 게이트 구조체(GS4)와 상기 수평 게이트 절연 패턴(GIa) 사이에 개재될 수 있다. 상기 수평 도전 패턴들(CP1a, CP2a)은 상기 제4 게이트 구조체(GS4)와 상기 수평 게이트 절연 패턴(GIa) 사이의 제1 수평 도전 패턴(CP1a), 및 상기 제1 수평 도전 패턴(CP1a)과 상기 수평 게이트 절연 패턴(GIa) 사이의 제2 수평 도전 패턴(CP2a)을 포함할 수 있다. 상기 제1 수평 도전 패턴(CP1a) 및 상기 제2 수평 도전 패턴(CP2a)은 각각 도 3b의 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)과 동일한 물질을 포함할 수 있다.
한 쌍의 제2 불순물 영역들(110b)이 상기 제4 게이트 구조체(GS4)의 양 측면들에 인접하게 배치될 수 있고, 일 예로, P형의 불순물을 포함할 수 있다. 한 쌍의 제4 스페이서들(SP4)이 상기 제4 게이트 구조체(GS4)의 상기 양 측면들 상에 배치될 수 있다. 층간 절연막(ILD)은 한 쌍의 제4 스페이서들(SP4), 및 상기 기판(100)의 상기 상면(100x)을 덮을 수 있다. 주변 캐핑패턴(PC)이 상기 층간 절연막(ILD) 및 상기 제4 게이트 구조체(GS4)를 덮을 수 있다. 도시되지 않았지만, 상기 주변 캐핑패턴(PC) 상에 복수 개의 배선층이 제공될 수 있다.
도 4a 내지 도 11b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 4a 내지 도 11a는 도 2의 A-A'에 대응하는 단면도들이고, 도 4b 내지 도 11b는 도 2의 B-B'에 대응하는 단면도들이다. 이하에서 도 4a 내지 도 11b를 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명한다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 4a 및 도 4b를 참조하면, 기판(100)의 제1 주변 영역(PR1) 및 제2 주변 영역(PR2) 상에 제1 및 제2 활성 영역들(ACT1, ACT2)을 형성할 수 있다. 상기 제1 및 제2 활성 영역들(ACT1, ACT2)을 형성하는 것은, 상기 기판(100)의 상부 중 일부를 식각하여 트렌치 영역(미도시)을 형성하는 것, 상기 트렌치 영역을 채우는 도 2의 소자분리막을 형성하는 것을 포함할 수 있다. 상기 기판(100)의 잔부 중 일 영역들이 상기 제1 및 제2 활성 영역들(ACT1, ACT2)을 구성할 수 있다.
상기 기판(100) 상에 보호막(PL), 제1 희생막(SL1), 제2 희생막(SL2) 및 마스크 패턴(MP)이 차례로 형성될 수 있다. 상기 보호막(PL)은, 일 예로, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 희생막(SL1)은, 일 예로, 실리콘 산화물 및 실리콘 산화질화물을 포함할 수 있다. 상기 제2 희생막(SL2)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물을 포함할 수 있다. 상기 마스크 패턴(MP)은, 일 예로, 탄소를 포함하는 하드마스크를 포함할 수 있다. 다만, 상기 보호막(PL), 상기 제1 희생막(SL1), 상기 제2 희생막(SL2) 및 상기 마스크 패턴(MP)의 물질 예는 이에 한정되는 것이 아니며, 통상의 기술자가 변경할 수 있는 범위 내의 다른 물질들을 포함할 수 있다. 상기 마스크 패턴(MP)을 형성하는 것은, 상기 제2 희생막(SL2) 상에 마스크막(미도시)을 형성하는 것, 및 상기 마스크막을 패터닝하는 것을 포함할 수 있다. 상기 마스크 패턴(MP)은 상기 제1 주변 영역(PR1) 상의 제1 개구부(OP1), 및 상기 제2 주변 영역(PR2) 상의 제2 개구부(OP2)를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 리세스 영역(RE1) 및 제2 리세스 영역(RE2)이 각각 상기 제1 주변 영역(PR1) 및 상기 제2 주변 영역(PR2) 상에 형성될 수 있고, 상기 기판(100)의 상부, 상기 보호막(PL), 상기 제1 희생막(SL1) 및 상기 제2 희생막(SL2)을 관통하도록 형성될 수 있다. 상기 제1 리세스 영역(RE1) 및 상기 제2 리세스 영역(RE2)은 각각 도 4a의 제1 개구부(OP1) 및 도 4b의 제2 개구부(OP2)와 수직적으로 중첩되는 영역일 수 있다. 상기 제1 및 제2 리세스 영역들(RE1, RE2)을 형성하는 것은, 상기 마스크 패턴(MP)을 식각 마스크로 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 제1 및 제2 리세스 영역들(RE1, RE2)은 상기 기판(100)의 내부를 노출시킬 수 있다. 상기 마스크 패턴(MP)이 상기 제1 및 제2 리세스 영역들(RE1, RE2)의 형성 과정에서, 또는 형성 이후에 제거될 수 있다.
도 6a 및 도 6b를 참조하면, 매립 반도체 패턴(BSP)이 상기 제2 리세스 영역(RE2) 내에 형성될 수 있다. 상기 매립 반도체 패턴(BSP)은 상기 제2 리세스 영역(RE2)에 의해 노출된 상기 기판(100)의 내부를 시드로 이용한 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정에 의해 형성될 수 있다. 일 예로, 상기 성장 공정 중에 상기 제1 리세스 영역(RE1)의 내부는 별도의 마스크로 가려질 수 있고, 상기 성장 공정 이후 상기 마스크가 제거될 수 있다.
이후, 게이트 절연막(GIL)이 상기 제1 및 제2 리세스 영역들(RE1, RE2)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 상기 게이트 절연막(GIL)은 상기 제2 희생막(SL2)의 상면 상으로 연장될 수 있다. 상기 제2 리세스 영역(RE2)의 내부에서, 상기 게이트 절연막(GIL)은 상기 매립 반도체 패턴(BSP)을 덮을 수 있다. 이로 인해, 상기 제2 주변 영역 상의 상기 게이트 절연막(GIL)은 상기 매립 반도체 패턴(BSP)의 상면과 인접한 영역에서 계단 형태의 프로파일을 가질 수 있다. 상기 게이트 절연막(GIL)은 고유전 물질을 포함할 수 있다. 상기 게이트 절연막(GIL)은, 예를 들어, 원자 층 증착(atomic layer deposition; ALD) 공정에 의해 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 도전 라인(CL2)이 상기 게이트 절연막(GIL)을 컨포멀하게 덮도록 형성될 수 있다. 상기 제2 도전 라인(CL2)은 상기 제1 및 제2 리세스 영역들(RE1, RE2)의 내부들을 채울 수 있고, 상기 제2 희생막(SL2)의 상면 상으로 연장될 수 있다. 이후, 상기 제1 주변 영역(PR1) 상에서 상기 제2 도전 라인(CL2)이 제거될 수 있다. 상기 제2 주변 영역(PR2) 상의 상기 제2 도전 라인(CL2)은 상기 게이트 절연막(GIL)의 프로파일을 따를 수 있고, 일 예로, 계단 형태의 프로파일을 가질 수 있다.
제1 도전 라인(CL1)이 상기 기판(100)의 전면 상에 컨포멀하게 형성될 수 있다. 상기 제1 주변 영역(PR1) 상의 상기 제1 도전 라인(CL1)은 상기 게이트 절연막(GIL)을 컨포멀하게 덮을 수 있다. 상기 제2 주변 영역(PR2) 상의 상기 제1 도전 라인(CL1)은 상기 제2 도전 라인(CL2)을 컨포멀하게 덮을 수 있다. 상기 제2 주변 영역(PR2) 상의 상기 제1 도전 라인(CL1)은 상기 제2 도전 라인(CL2)의 프로파일을 따를 수 있고, 일 예로, 계단 형태의 프로파일을 가질 수 있다. 상기 제1 도전 라인(CL1)은 N 일함수를 가지는 금속을 포함할 수 있고, 상기 제2 도전 라인(CL2)은 P 일함수를 가지는 금속을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 게이트막(310L)이 상기 제1 및 제2 리세스 영역들(RE1, RE2)의 잔부들을 채우도록 형성될 수 있다. 상기 게이트막(310L)은 상기 제2 희생막(SL2)의 상기 상면 상으로 연장될 수 있다. 상기 게이트막(310L)은 상기 제1 도전 라인(CL1)을 덮을 수 있다. 상기 게이트막(310L)은, 일 예로, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 게이트막(310L)의 상부가 제거될 수 있고, 상기 게이트막(310L)이 복수의 게이트 패턴들(310)로 분리될 수 있다. 상기 게이트막(310L)의 상기 제거 공정은, 상기 게이트막(310L)에 대해 에치-백(Etch-back) 공정을 수행하는 것을 포함할 수 있다. 상기 게이트 패턴들(310)은 상기 제1 및 제2 리세스 영역들(RE1, RE2) 각각의 내부에 형성될 수 있다. 각 게이트 패턴(310)의 상면은 상기 기판(100)의 상면보다 높을 수 있고, 상기 제2 희생막(SL2)의 상기 상면보다 낮을 수 있다. 이로 인해, 상기 제1 및 제2 리세스 영역들(RE1, RE2)의 상부들이 다시 빈 영역들이 될 수 있고, 상기 제1 도전 라인(CL1)의 일부가 노출될 수 있다.
도 10a 및 도 10b를 참조하면, 배리어막(331L)이 상기 게이트 패턴들(310)의 상면들 및 상기 제1 도전 라인(CL1)의 노출된 상기 일부를 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 및 제2 리세스 영역들(RE1, RE2) 내에서, 상기 배리어막(331L)은 상기 제1 방향(D1)을 따라 상기 제1 도전 라인(CL1) 상에서 연장될 수 있다. 상기 배리어막(331L)은, 일 예로, 금속 질화물(TiN, TSN, TaN 등)을 포함할 수 있다.
금속 함유막(330L)이 상기 제1 및 제2 리세스 영역들(RE1, RE2)의 잔부들을 채우도록 형성될 수 있다. 상기 금속 함유막(330L)은 상기 제2 희생막(SL2)의 상기 상면 상으로 연장될 수 있고, 상기 배리어막(331L)을 덮을 수 있다. 상기 금속 함유막(330L)은, 일 예로, 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다. 도시되지 않았지만, 상기 배리어막(331L)과 상기 게이트 패턴(310)의 사이에 주변 오믹 패턴이 형성될 수 있고, 상기 주변 오믹 패턴은, 일 예로, 금속실리사이드를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 금속 함유막(330L)의 상부, 상기 배리어막(331L)의 상부, 상기 제1 도전 라인(CL1)의 상부, 상기 제2 도전 라인(CL2)의 상부, 상기 게이트 절연막(GIL)의 상부, 및 상기 제2 희생막(SL2)이 제거될 수 있다. 이를 통해, 상기 제1 및 제2 주변 영역(PR1, PR2) 상에 각각 금속 함유 패턴(330), 배리어 패턴(331), 제1 도전 패턴(CP1), 제2 도전 패턴(CP2) 및 게이트 절연 패턴(GI)이 형성될 수 있다. 이 과정에서, 상기 제1 희생막(SL1)의 상부도 더 제거될 수 있다. 상기 금속 함유 패턴(330)의 상면, 상기 배리어 패턴(331)의 상면, 제1 도전 패턴(CP1)의 상면, 제2 도전 패턴(CP2)의 상면, 상기 게이트 절연 패턴(GI)의 상면, 상기 제1 희생막(SL1)의 상면은 서로 실질적으로 동일한 높이에 위치할 수 있고, 공면을 이룰 수 있다. 상기 제거 공정은, 일 예로, 평탄화(CMP) 공정을 포함할 수 있다.
제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)가 각각 상기 제1 주변 영역(PR1) 및 상기 제2 주변 영역(PR2) 상에 형성될 수 있고, 상기 제1 게이트 구조체(GS1) 및 상기 제2 게이트 구조체(GS2) 각각은 상기 금속 함유 패턴(330), 상기 배리어 패턴(331) 및 상기 게이트 패턴(330)을 포함할 수 있다.
도 3a 및 도 3b를 다시 참조하면, 상기 제1 희생막(SL1) 및 상기 보호막(PL)이 제거될 수 있다. 상기 제거 공정은, 식각 공정을 포함할 수 있다. 제1 및 제2 불순물 영역들(110a, 110b)이 게이트 구조체들(GS1, GS2)의 양 측면들에 인접하게 형성될 수 있고, 제1 및 제2 스페이서들(SP1, SP2)이 게이트 구조체들(GS1, GS2)의 양 측면들 상에 형성될 수 있다. 이후, 층간 절연막(ILD)이 상기 제1 및 제2 스페이서들(SP1, SP2), 및 상기 기판(100)의 상면(100x)을 덮도록 형성될 수 있다. 주변 캐핑패턴(PC)이 상기 층간 절연막(ILD) 및 상기 게이트 구조체들(GS1, GS2)를 덮을 수 있다.
본 발명의 개념에 따르면, 상기 제1 및 제2 게이트 구조체들(GS1, GS2)의 형성에 앞서, 상기 제1 및 제2 리세스 영역들(RE1, RE2)이 형성될 수 있다. 이후, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 간의 노드(node) 분리를 위해 노광 및 식각 공정이 아닌 에치-백(etch-back) 공정이 수행될 수 있다. 즉, 노광 공정으로 인한 오정렬(misalign)이 방지될 수 있고, 그 결과, 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
또한, 상기 게이트 패턴(310)의 상면(310x) 및 상기 금속 함유 패턴(330)의 바닥면(330y)이 상기 기판(100)의 상기 바닥면(100y)과 실질적으로 평행할 수 있다. 이에 따라, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 내의 심(seam)의 형성이 방지될 수 있고, 그 결과, 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 12a 내지 도 12d는 본 발명의 실시예들에 따른 반도체 소자의 도면들로, 각각 도 2의 A-A' 및 D-D'에 대응하는 단면도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 12a 및 도 12d를 참조하면, 상기 게이트 구조체들(GS1, GS2, GS3, GS4) 각각의 상에 게이트 캐핑패턴(GC)이 제공될 수 있다. 상기 게이트 캐핑패턴(GC)은 상기 금속 함유 패턴(330)의 상면을 덮을 수 있다. 도 12a에 도시된 바와 같이, 상기 게이트 캐핑패턴(GC)은 상기 제1 게이트 구조체(GS1)의 상기 배리어 패턴(331)의 상면, 상기 제1 도전 패턴(CP1)의 상면, 및 상기 게이트 절연 패턴(GI)의 상면 상으로 연장될 수 있다. 도 12b에 도시된 바와 같이, 상기 게이트 캐핑패턴(GC)은 상기 제2 게이트 구조체(GS2)의 상기 배리어 패턴(331)의 상면, 상기 제1 도전 패턴(CP1)의 상면, 상기 제2 도전 패턴(CP2)의 상면, 및 상기 게이트 절연 패턴(GI)의 상면 상으로 연장될 수 있다. 상기 게이트 캐핑패턴(GC)은, 일 예로, 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
상기 스페이서들(SP1, SP2, SP3, SP4) 각각은 상기 게이트 캐핑패턴(GC)의 측면 상으로 연장될 수 있고, 상기 층간 절연막(ILD)이 상기 스페이서들(SP1, SP2, SP3, SP4)을 덮을 수 있다. 상기 주변 캐핑패턴(PC)이 상기 게이트 캐핑패턴(GC)의 상면 및 상기 층간 절연막(ILD)의 상면을 덮을 수 있다.
일 예로, 상기 게이트 캐핑패턴(GC)은 복수의 게이트 구조체들(GS1, GS2, GS3, GS4) 중 일부의 상에만(예를 들어, 제3 및 제4 게이트 구조체들(GS3, GS4) 상에만) 제공될 수 있다. 일 예로, 상기 게이트 캐핑패턴(GC)은 모든 게이트 구조체들(GS1, GS2, GS3, GS4) 상에 제공될 수 있다. 일 예로, 복수의 제1 게이트 구조체들(GS1)이 제공될 수 있고, 상기 게이트 캐핑패턴(GC)은 이 중 일부의 제1 게이트 구조체들(GS1) 상에만 제공될 수 있다. 다만 이에 한정되는 것은 아니며, 통상의 기술자가 변경 가능한 범위 내에서 다양하게 조합될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 14는 본 발명의 실시예들에 따른 반도체 소자의 도면으로, 도 13의 E-E'에 대응하는 단면도이다.
도 13 및 도 14를 참조하면, 셀 영역(CR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 영역(CR)은 도 1의 셀 블록들(CB)이 제공되는 상기 기판(100)의 일 영역일 수 있다.
셀 활성패턴들(ACTc)이 상기 기판(100)의 상기 셀 영역(CR) 상에 배치될 수 있다. 평면적 관점에서, 상기 셀 활성패턴들(ACTc)은 상기 제2 방향(D2) 및 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 셀 활성패턴들(ACTc)은, 상기 기판(100)의 바닥면에 평행하고 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 교차하는 제4 방향(D4)으로 연장되는 바(bar) 형태를 가질 수 있다.
셀 소자분리막들(120c)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACTc) 사이에 배치될 수 있다. 상기 셀 소자분리막들(120c)은 상기 기판(100) 내에 배치되어 상기 셀 활성패턴들(ACTc)을 정의할 수 있다.
워드라인들(WL)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACTc) 및 상기 셀 소자분리막들(120c)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 셀 활성패턴들(ACTc) 및 상기 셀 소자분리막들(120c)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(100) 내에 매립될 수 있다.
제3 및 제4 불순물 영역들(110c, 110d)이 상기 셀 활성패턴들(ACTc) 내에 제공될 수 있다. 상기 제3 불순물 영역들(110c)의 각각은 상기 셀 활성패턴들(ACTc) 각각을 가로지르는 한 쌍의 상기 워드라인들(WL) 사이에 제공될 수 있다. 상기 제4 불순물 영역들(110d)은 상기 셀 활성패턴들(ACTc) 각각의 양 가장자리 영역들 내에 제공될 수 있다. 상기 제3 불순물 영역들(110c)은 상기 제4 불순물 영역들(110d)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
버퍼 패턴(306)이 상기 기판(100) 상에서 상기 셀 활성패턴들(ACTc), 상기 셀 소자분리막들(120c) 및 상기 워드라인들(WL)을 덮을 수 있다. 상기 버퍼 패턴(306)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
비트라인들(BL)이 상기 버퍼 패턴(306) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 제3 방향(D3)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 비트라인들(BL) 각각은 차례로 적층된 셀 배리어 패턴(331c) 및 셀 금속 함유 패턴(330c)을 포함할 수 있다. 상기 셀 배리어 패턴(331c) 및 상기 셀 금속 함유 패턴(330c)은 각각 도 3a의 배리어 패턴(331) 및 금속 함유 패턴(330)과 동일한 물질을 포함할 수 있다.
셀 폴리실리콘 패턴들(310c)이 상기 비트라인들(BL)과 상기 버퍼 패턴(306) 사이에 개재될 수 있다. 상기 셀 폴리실리콘 패턴들(310c)은 도 3a의 게이트 패턴(310)과 동일한 물질을 포함할 수 있다. 도시되지 않았지만, 상기 셀 배리어 패턴(331c)과 대응하는 셀 폴리실리콘 패턴(310c)의 사이에 제1 셀 오믹패턴이 제공될 수 있다. 상기 제1 셀 오믹패턴은, 일 예로, 금속실리사이드를 포함할 수 있다.
비트라인 컨택들(DC)이 상기 비트라인들(BL)과 상기 제3 불순물 영역들(110c) 사이에 각각 개재될 수 있다. 상기 비트라인들(BL)은 상기 비트라인 컨택들(DC)에 의해 상기 제3 불순물 영역들(110c)에 전기적으로 연결될 수 있다. 상기 비트라인 컨택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 비트라인 컨택들(DC)은 제3 리세스 영역(RE3) 안에 배치될 수 있다. 상기 제3 리세스 영역(RE3)은 상기 제3 불순물 영역들(110c)의 상부 및 이에 인접한 상기 셀 소자분리막들(120c)의 상부에 제공될 수 있다. 제1 매립절연패턴(314c) 및 제2 매립절연패턴(315c)은 상기 제3 리세스 영역(RE3) 내의 잔부를 채울 수 있다.
셀 캐핑패턴(350c)이 상기 비트라인들(BL) 각각의 상에서 상기 제2 방향(D2)으로 연장될 수 있다. 상기 셀 캐핑패턴(350c)은, 일 예로, 실리콘 질화물을 포함할 수 있다.
상기 셀 폴리실리콘 패턴들(310c)의 각각의 측면, 상기 비트라인 컨택들(DC) 각각의 상부 측면, 상기 비트라인들(BL)의 각각의 측면 및 상기 셀 캐핑패턴(350c)의 측면이 비트라인 스페이서(SPc)로 덮일 수 있다. 상기 비트라인 스페이서(SPc)는 상기 비트라인들(BL)의 각각의 상에서 상기 제1 방향(D1)을 따라 연장될 수 있다.
상기 비트라인 스페이서(SPc)는 서로 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 일 예로, 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 에어갭(AG)에 의해 이격될 수 있다. 상기 제1 서브 스페이서(321)는 상기 비트라인들(BL)의 각각의 측면에 접할 수 있고, 상기 캐핑패턴(350)의 측면 상으로 연장될 수 있다. 상기 제2 서브 스페이서(325)는 상기 제1 서브 스페이서(321)의 측면을 따라 제공될 수 있다. 상기 제1 및 제2 서브 스페이서(321, 325) 각각은, 일 예로, 실리콘 질화물을 포함할 수 있다.
상부 스페이서(360)가 상기 제1 서브 스페이서(321)의 측면을 덮을 수 있고, 상기 제2 서브 스페이서(325)의 상면으로 연장될 수 있다. 상기 상부 스페이서(360)는 상기 에어갭(AG)을 더 덮을 수 있다.
스토리지 노드 컨택들(BC)이 상기 비트라인들(BL) 중 서로 이웃하는 비트라인들(BL) 사이에 개재될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
제2 셀 오믹패턴(341c)이 상기 스토리지 노드 컨택들(BC) 각각의 상에 배치될 수 있다. 상기 제2 셀 오믹패턴(341c)은, 일 예로, 금속실리사이드를 포함할 수 있다.
셀 확산방지 패턴(342c)이 상기 제2 셀 오믹패턴(341c), 상기 비트라인 스페이서(SPc) 및 상기 셀 캐핑패턴(350c)을 콘포말하게 덮을 수 있다. 상기 셀 확산방지 패턴(342c)은 , 일 예로, 금속 질화물(TiN, TSN, TaN 등)을 포함할 수 있다. 상기 제2 셀 오믹패턴(341c)이 상기 셀 확산방지 패턴(342c)과 상기 스토리지 노드 컨택들(BC) 각각의 사이에 개재될 수 있다.
랜딩패드들(LP)이 상기 스토리지 노드 컨택들(BC) 상에 각각 배치될 수 있다. 상기 랜딩패드들(LP)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 랜딩패드들(LP)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
충진패턴(400)이 상기 랜딩패드들(LP) 각각을 감쌀 수 있다. 상기 충진패턴(400)은 서로 이웃하는 랜딩패드들(LP)의 사이에 개재될 수 있다.
하부 전극들(BE)이 상기 랜딩패드들(LP) 상에 각각 배치될 수 있다. 상기 하부 전극들(BE)은 불순물이 도핑된 폴리실리콘, 티타늄질화물과 같은 금속 질화물, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE)의 각각은 원기둥 형태이거나 속이 빈 실린더 혹은 컵 형태를 가질 수 있다. 상부 지지 패턴(SS1)이 상기 하부 전극들(BE)의 상부 측벽들을 지지할 수 있고, 하부 지지 패턴(SS2)이 상기 하부 전극들(BE)의 하부 측벽들을 지지할 수 있다. 상기 상부 및 하부 지지 패턴들(SS1, SS2)은 실리콘 질화물, 실리콘 산화물, 실리콘산화질화물과 같은 절연물질을 포함할 수 있다.
식각저지패턴(420)이 상기 하부 전극들(BE) 사이에서 상기 충진패턴(400) 상에 제공될 수 있다. 유전막(DL)이 상기 하부 전극들(BE)의 표면과 상기 상부 및 하부 지지 패턴들(SS1, SS2)의 표면을 덮을 수 있다. 상기 유전막(DL)은 일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 고유전 물질 중 적어도 하나를 포함할 수 있다. 상부 전극(TE)이 상기 유전막(DL) 상에 배치될 수 있고, 상기 하부 전극들(BE) 사이의 공간을 채울 수 있다. 상기 상부 전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘게르마늄막, 티타늄질화물과 같은 금속 질화물, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터(CA)를 구성할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 310: 게이트 패턴
330: 금속 함유 패턴 331: 배리어 패턴
GI: 게이트 절연 패턴 BSP: 매립 반도체 패턴
CP1: 제1 도전 패턴 CP2: 제2 도전 패턴

Claims (10)

  1. 활성 영역을 포함하는 기판; 및
    상기 활성 영역을 가로지르는 게이트 구조체를 포함하되,
    상기 게이트 구조체는:
    상기 기판의 바닥면에 수직한 제1 방향으로 상기 활성 영역의 상부를 관통하는 게이트 패턴;
    상기 게이트 패턴 상의 금속 함유 패턴; 및
    상기 게이트 패턴과 상기 금속 함유 패턴의 사이에 개재되고, 상기 금속 함유 패턴의 양 측면들 상으로 연장되는 배리어 패턴을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 금속 함유 패턴의 상면은 상기 배리어 패턴의 최상부면과 공면을 이루는 반도체 소자.
  3. 제 1항에 있어서,
    상기 게이트 패턴의 상면과 인접한 영역에서 상기 기판의 상기 바닥면에 평행한 제2 방향에 따른 상기 게이트 패턴의 폭은, 상기 금속 함유 패턴의 바닥면과 인접한 영역에서 상기 제2 방향에 따른 상기 금속 함유 패턴의 폭보다 큰 반도체 소자.
  4. 제 1항에 있어서,
    상기 게이트 패턴의 바닥면과 상기 기판의 사이에 개재되고, 상기 게이트 패턴의 양 측면들 상으로 연장되는 게이트 절연 패턴을 더 포함하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 게이트 절연 패턴은 고유전 물질을 포함하는 반도체 소자.
  6. 제 4항에 있어서,
    상기 게이트 절연 패턴은 상기 제1 방향을 따라 상기 활성 영역의 내부로부터 상기 활성 영역의 상면보다 높은 높이까지 직선 형태로 연장되는 반도체 소자.
  7. 제 4항에 있어서,
    상기 게이트 절연 패턴과 상기 기판의 사이에 개재되는 매립 반도체 패턴을 더 포함하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 활성 영역의 내부의 상기 매립 반도체 패턴의 양 측면들 각각은 상기 활성 영역의 상면보다 높게 위치하는 상기 게이트 절연 패턴의 양 측면들 중 대응하는 측면과 공면을 이루는 반도체 소자.
  9. 활성 영역들을 포함하는 기판; 및
    상기 활성 영역들을 각각 가로지르는 제1 게이트 구조체 및 제2 게이트 구조체를 포함하되,
    상기 제1 게이트 구조체는:
    상기 활성 영역들 중 하나의 상부를 관통하는 게이트 패턴;
    상기 게이트 패턴 상의 금속 함유 패턴; 및
    상기 게이트 패턴과 상기 금속 함유 패턴의 사이에 개재되고, 상기 금속 함유 패턴의 양 측면들 상으로 연장되는 배리어 패턴을 포함하고,
    상기 제2 게이트 구조체는 상기 활성 영역들 중 다른 하나의 상면 상에 차례로 적층된 수평 게이트 패턴, 수평 배리어 패턴 및 수평 금속 함유 패턴을 포함하는 반도체 소자.
  10. 제 9항에 있어서,
    상기 제2 게이트 구조체의 바닥면은 상기 제1 게이트 구조체의 바닥면보다 높은 높이에 위치하는 반도체 소자.
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