CN118139406A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：下结构；竖直导线，在垂直于下结构的表面的第一方向上延伸；存储电容器，设置在下结构上以与竖直导线间隔开；桥接水平层，设置在竖直导线和存储电容器之间并且在平行于下结构的表面的第二方向上水平延伸；以及一对水平层，在与桥接水平层交叉的第三方向上延伸，桥接水平层置于一对水平层之间。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2022年12月1日提交的韩国专利申请第10-2022-0165690号的优先权，其整体通过引用并入本文。
技术领域
本发明的各实施方式涉及一种半导体器件，更具体地，涉及一种三维半导体器件以及一种用于制造该三维半导体器件的方法。
背景技术
近来，已经提出了包括以三维布置的存储器单元的三维半导体器件。目前正在进行广泛的研究以改善这种三维半导体器件的结构和性能特征。
发明内容
本发明的实施方式涉及高度集成的半导体器件及其制造方法。
根据本发明的实施方式，一种半导体器件包括：下结构；竖直导线，在垂直于下结构的表面的第一方向上延伸；存储电容器，设置在下结构上并且与竖直导线间隔开；桥接水平层，设置在竖直导线和存储电容器之间并且在平行于下结构的表面的第二方向上水平延伸；以及一对水平层，在与桥接水平层交叉的第三方向上延伸，桥接水平层置于一对水平层之间。
根据本发明的另一实施方式，一种半导体器件包括：存储器单元阵列，包括单元电容器的三维阵列；以及存储电容器阵列，与存储器单元阵列水平地间隔开并且包括存储电容器结构的三维阵列，其中每个存储电容器结构包括：竖直导线；存储电容器，与竖直导线间隔开并且具有与单元电容器的结构相同的结构；桥接水平层，在竖直导线和存储电容器之间水平取向；以及一对水平层，在与桥接水平层交叉的方向上延伸，桥接水平层置于一对水平层之间。
根据本发明的另一实施方式，一种制造半导体器件的方法包括：在下结构上方形成子堆叠，子堆叠包括第一牺牲层、第二牺牲层以及位于第一牺牲层和第二牺牲层之间的半导体层；用第一导电水平层和第二导电水平层替换第一牺牲层和第二牺牲层；用导电桥接水平层替换半导体层；形成耦接到导电桥接水平层的第一侧以竖直取向的竖直导线；以及形成耦接到导电桥接水平层的第二侧的存储电容器。
根据本发明的另一实施方式，一种用于制造半导体器件的方法包括：形成包括存储器单元的三维阵列的存储器单元阵列；以及形成存储电容器阵列，其包括与存储器单元阵列水平间隔开的存储电容器结构的三维阵列，其中形成存储电容器阵列包括：形成水平层，其包括桥接水平层和在与桥接水平层交叉的方向上延伸的双水平层，桥接水平层置于双水平层之间；形成耦接到桥接水平层的第一侧的竖直导线，以及形成耦接到桥接水平层的第二侧的存储电容器。
根据本发明的另一实施方式，一种用于制造三维存储电容器的方法包括：在下结构上方形成堆叠体，堆叠体包括第一牺牲层、第二牺牲层以及位于第一牺牲层和第二牺牲层之间的半导体层；用第一和第二导电水平层替换第一和第二牺牲层；用导电桥接水平层替换半导体层；形成耦接到导电桥接水平层的第一侧并且竖直取向的竖直导线；形成耦接到导电桥接水平层的第二侧的第一电极；在第一电极上形成介电层；以及在介电层上形成第二电极。
根据本发明的另一实施方式，一种用于制造三维电容器阵列的方法包括：在下结构的第一区域上方形成第一电容器阵列；以及在下结构的第二区域上方形成第二电容器阵列，其中第一电容器阵列包括单元电容器，并且第二电容器阵列包括竖直导线、从竖直导线水平取向的导电桥接水平层、分别与桥接水平层的下部和上部交叉的一对导电水平层、以及耦接到桥接水平层的存储电容器。
根据本发明的另一实施方式，一种半导体器件包括：外围电路部分；存储器单元的三维阵列，设置在比外围电路部分高的层级处并且包括竖直位线、水平字线和单元电容器；以及存储电容器阵列，其在比外围电路部分高的层级处相对于存储器单元的三维阵列水平设置，并且包括位于与单元电容器相同的水平层级处的存储电容器，其中存储电容器阵列包括竖直导线；在竖直导线和存储电容器之间水平取向的桥接水平层；以及在与桥接水平层交叉的方向上延伸的一对水平层，桥接水平层置于一对水平层之间。
从下面的详细描述和附图中将更好地理解本发明的这些和其他特征和优点。
附图说明
图1是示出根据本发明的实施方式的半导体器件的示意性平面图。
图2是根据本发明的实施方式的沿图1所示的线A-A'截取的剖视图。
图3是示出根据本发明的实施方式的图1所示的水平导线HCL的示意性透视图。
图4是根据本发明的实施方式的沿图3所示的线B-B'截取的平面图。
图5是示出根据本发明的另一实施方式的半导体器件的示意性透视图。
图6是根据本发明的实施方式的沿图5所示的线C-C'截取的示意性剖视图。
图7是示出根据本发明的实施方式的字线和水平导线的示意性透视图。
图8是根据本发明的实施方式的沿图7所示的线D-D'和线E-E'截取的示意性剖视图。
图9至图22是示出根据本发明的实施方式的半导体器件的制造方法的剖视图。
图23至图27是示出根据本发明的另一实施方式的半导体器件的制造方法的剖视图。
具体实施方式
下面将参照附图更详细地描述本发明的各实施方式。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式使得本公开将是详尽的和完整的，并且将本发明的范围充分地传达给本领域技术人员。在本公开通篇中，相同的附图标记在本发明的各个附图和实施方式中表示相同的部件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施方式的特征，比例可能被放大。当第一层被称为在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
如下所述的本发明的实施方式可以显著增加存储器单元密度并且减少或消除包括新型配置的竖直堆叠的存储器单元的三维半导体器件的寄生电容。
诸如动态随机存取存储器(DRAM)的半导体器件可以包括用于稳定电源和/或传输信号的稳定性的电容器以及存储器单元阵列。具体地，为了稳定电压免受噪声等因素的影响，可以在外围电路的空闲空间中形成具有大电容的存储电容器。
图1是示出根据本发明的实施方式的半导体器件100的示意性平面图。图2是根据本发明的实施方式的沿图1所示的线A-A'截取的剖视图。图3是示出根据本发明的实施方式的图1所示的水平导线HCL的示意性透视图。图4是根据本发明的实施方式的沿图3所示的线B-B'截取的平面图。
参照图1至图4，半导体器件100可以包括下结构LS和存储电容器阵列RCA。存储电容器阵列RCA可以包括多个存储电容器结构RCP的三维阵列。例如，存储电容器阵列RCA可以包括第一阵列AR1、第二阵列AR2和第三阵列AR3。第一至第三阵列AR1、AR2和AR3中的每一个可以包括在第一方向D1上堆叠在下结构LS上方的多个存储电容器结构RCP。第一至第三阵列AR1、AR2和AR3中的每一个可以包括存储电容器结构RCP的3D阵列。
每个存储电容器结构RCP可以包括竖直导线VCL、水平导线HCL、存储电容器RC和公共板PL。存储电容器RC可以包括第一电极SN、第二电极PN以及设置在第一电极SN和第二电极PN之间的介电层DE。
存储电容器RC的第一电极SN中的每一个可以耦接到对应的水平导线HCL。水平导线HCL可以共同耦接到竖直导线VCL。存储电容器RC的第二电极PN可以共同地耦接到公共板PL。在第一方向D1上堆叠的存储电容器RC可以共享竖直导线VCL和公共板PL。
在第一至第三阵列AR1、AR2和AR3中的每一个中，存储电容器结构RCP可以沿第三方向D3水平设置。
存储电容器阵列RCA可以包括存储电容器结构RCP的列阵列和存储电容器结构RCP的行阵列。例如，存储电容器阵列RCA可以包括在第一方向D1上堆叠的存储电容器结构RCP的列阵列。此外，存储电容器阵列RCA可以包括在第二方向D2上和第三方向D3上水平设置的存储电容器结构RCP的行阵列。第一至第三阵列AR1、AR2和AR3中的每一个可以包括在第一方向D1上堆叠的存储电容器结构RCP的列阵列和在第三方向D3上设置的存储电容器结构RCP的行阵列。
第一阵列AR1的存储电容器结构RCP可以共享第一公共板PL1。第二阵列AR2的存储电容器结构RCP和第三阵列AR3的存储电容器结构RCP可以共享第二公共板PL2。
第一阵列ARl的存储电容器结构RCP和第二阵列AR2的存储电容器结构RCP可以共享第一竖直导线VCLl。第三阵列AR3的存储电容器结构RCP可以共享第二竖直导线VCL2。
第一阵列ARl和第二阵列AR2可以是共享第一竖直导线VCLl的镜像型阵列。第二阵列AR2和第三阵列AR3可以是共享第二公共板PL2的镜像型阵列。
竖直导线VCL可以在第一方向上Dl竖直取向。竖直导线VCL可以包括硅基材料、金属基材料或者它们的组合。竖直导线VCL可以包括硅、金属、金属氮化物、金属硅化物或它们的组合。竖直导线VCL可以包括多晶硅、氮化钛、钨或者它们的组合。例如，竖直导线VCL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。竖直导线VCL可以包括TiN/W堆叠，其包括氮化钛和氮化钛上方的钨。
第一电极SN可以具有三维结构，并且三维结构的第一电极SN可以具有在第二方向D2上取向的水平三维结构。作为三维结构的示例，第一电极SN可以具有圆筒形形状。根据本发明的另一实施方式，第一电极SN可以具有柱体形状或圆柱体形状。圆柱体形状可以指的是柱体形状和圆筒形形状结合的结构。
第一电极SN和第二电极PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或者它们的组合。例如，第一电极SN和第二电极PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠和/或氮化钨/钨(WN/W)堆叠。第二电极PN可以包括金属基材料和硅基材料的组合。例如，第二电极PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的堆叠。
介电层DE可以包括氧化硅、氮化硅、高k材料或者它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有约3.9的介电常数，并且介电层DE可以包括具有约4或更大的介电常数的高k材料。作为介电层DE，高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一实施方式，介电层DE可以由包括两层或更多层前述高k材料的复合层形成。
介电层DE可以由锆(Zr)基氧化物形成。介电层DE可以具有至少包括氧化锆(ZrO2)的堆叠结构。介电层DE可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化锆(ZrO2)上方的结构。ZAZ堆叠可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺次堆叠的结构。ZA堆叠和ZAZ堆叠可以被称为氧化锆(ZrO2)基层。根据本发明的另一实施方式，介电层DE可以由铪(Hf)基氧化物形成。介电层DE可以具有至少包括氧化铪(HfO2)的堆叠结构。介电层DE可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化铪(HfO2)上方的结构。HAH堆叠可以具有其中氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺次堆叠的结构。HA堆叠和HAH堆叠可以被称为氧化铪(HfO2)基层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更大的带隙能(下文将简称为带隙)。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更低的介电常数。因此，介电层DE可以包括高k材料和具有比高k材料更大的带隙的高带隙材料的堆叠。除了氧化铝(Al2O3)之外，介电层DE可以包括作为高带隙材料的氧化硅(SiO2)。由于介电层DE包括高带隙材料，因此可以抑制漏电流。高带隙材料可以比高k材料更薄。根据本发明的另一实施方式，介电层DE可以包括其中高k材料和高带隙材料交替堆叠的层叠结构。例如，介电层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。在上述堆叠结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)薄。
根据本发明的另一实施方式，介电层DE可以包括堆叠结构、层叠结构或包括氧化锆、氧化铪和氧化铝的混合结构。
根据本发明的另一实施方式，介电层DE可以包括铁电材料或反铁电材料。铁电材料可以包括HfZrO、HfSiO或者它们的组合。
根据本发明的另一实施方式，用于改善漏电流的界面控制层可以进一步形成在第一电极SN和介电层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化铌或氮化铌。界面控制层也可以形成在第二电极PN和介电层DE之间。
存储电容器RC可以包括金属-绝缘体-金属(MIM)电容器。
再次参照图2至图4，每个水平导线HCL可以包括桥接水平层CL1、上层级水平层CL2和下层级水平层CL3。桥接水平层CL1可以耦接到竖直导线VCL和存储电容器RC的第一电极SN。例如，桥接水平层CL1可以包括接触竖直导线VCL的第一端边缘和与第一端边缘相对的、接触存储电容器RC的第一电极SN的第二端边缘。上层级水平层CL2和下层级水平层CL3可以耦接到桥接水平层CL1。桥接水平层CL1可以在第二方向D2上延伸，并且上层级水平层CL2和下层级水平层CL3可以在第三方向D3上延伸。桥接水平层CL1在第二方向D2上的宽度可以大于上层级水平层CL2和下层级水平层CL3的宽度。桥接水平层CL1在第一方向上的高度可以小于上层级水平层CL2和下层级水平层CL3的高度。沿第三方向D3设置的多个桥接水平层CL1可以共同耦接到一个上层级水平层CL2和一个下层级水平层CL3。
上层级水平层CL2和下层级水平层CL3可以在第一方向D1上彼此面对，桥接水平层CL1置于上层级水平层CL2和下层级水平层CL3之间。
水平导线HCL可以包括金属、金属化合物、半导体材料或者它们的组合。桥接水平层CL1、上层级水平层CL2和下层级水平层CL3可以包括导电材料。桥接水平层CL1、上层级水平层CL2和下层级水平层CL3可以包括金属、金属合金、半导体材料或者它们的组合。例如，桥接水平层CL1、上层级水平层CL2和下层级水平层CL3中的每一个可以包括氮化钛、钨、钼、氮化钼、多晶硅或者它们的组合。桥接水平层CL1、上层级水平层CL2和下层级水平层CL3可以由相同的材料形成。根据本发明的另一实施方式，桥接水平层CL1可以由第一金属材料形成，并且上层级水平层CL2和下层级水平层CL3可以由第二金属材料形成。第一金属材料和第二金属材料可以包括不同的金属。根据本发明的实施方式，桥接水平层CL1、上层级水平层CL2和下层级水平层CL3可以包括TiN/W堆叠，其中金属基材料——例如氮化钛和钨——顺次堆叠。根据本发明的另一实施方式，桥接水平层CL1、上层级水平层CL2和下层级水平层CL3可以包括高功函数材料、低功函数材料或者它们的组合。低功函数材料可以具有约4.5eV或更低的低功函数，并且高功函数材料可以具有约4.5eV或更高的高功函数。例如，低功函数材料可以包括N型掺杂多晶硅，并且高功函数材料可以包括钨、氮化钛或者它们的组合。根据本发明的另一实施方式，桥接水平层CL1、上层级水平层CL2和下层级水平层CL3可以具有其中组合了低功函数材料和高功函数材料的双功函数结构。
返回参照图1和图2，存储电容器结构RCP的竖直导线VCL可以电连接到第一节点LML。存储电容器结构RCP的公共板PL可以电连接到第二节点HML。第一接触节点LCT可以形成在第一节点LML和每个竖直导线VCL之间。第二接触节点HCT可以形成在第二节点HML和每个公共板PL之间。
低电压LV可以被施加到第一节点LML，并且高电压HV可以被施加到第二节点HML。第一节点LML可以被称为低电压节点，并且第二节点HML可以被称为高电压节点。
图5是示出根据本发明的另一实施方式的半导体器件200的示意性透视图。图6是根据本发明的实施方式的沿图5所示的线C-C'截取的示意性剖视图。图7是示出根据本发明的实施方式的字线和水平导线的示意性透视图。图8是根据本发明的实施方式的沿图7所示的线D-D'和线E-E'截取的示意性剖视图。
参照图5和图6，半导体器件200可以包括存储器单元阵列MCA、外围电路部分PERI和存储电容器阵列RCA。存储器单元阵列MCA和存储电容器阵列RCA可以设置在比外围电路部分PERI高的高度处。存储电容器阵列RCA可以邻近存储器单元阵列MCA设置。图5的存储电容器阵列RCA可以对应于图1和图2所示的存储电容器阵列RCA。外围电路部分PERI可以包括用于控制存储器单元阵列MCA和存储电容器阵列RCA的多个控制电路。
参照图6，存储器单元阵列MCA可以包括三维布置的多个存储器单元MC。每个存储器单元MC可以设置在被设置为彼此交叉的字线WL和位线BL之间，并且每个存储器单元MC可以耦接到字线WL和位线BL。每个存储器单元MC可以包括开关元件TR和数据存储元件CAP。开关元件TR和数据存储元件CAP可以彼此耦接。数据存储元件CAP可以通过开关元件TR耦接到位线BL。开关元件TR可以包括晶体管(例如，场效应晶体管，FET)，并且数据存储元件CAP可以包括电容器。在下文中，开关元件TR被简称为晶体管，并且数据存储元件CAP被简称为单元电容器。
每个存储器单元MC的晶体管TR可以包括单元水平层HL。单元水平层HL可以在其一端连接到单元电容器CAP并且在其相对端连接到位线BL。单元水平层HL可以包括第一源极/漏极区、第二源极/漏极区以及水平设置在第一源极/漏极区与第二源极/漏极区之间的沟道。晶体管TR还可以包括与沟道交叠的字线WL。单元水平层HL的第一侧可以连接到位线BL，并且单元水平层HL的第二侧可以连接到单元电容器CAP。单元水平层HL可以被称为有源层或薄体层。
每个存储器单元MC可以包括单个晶体管TR和单个单元电容器CAP，其被称为“1T1C单元”。1T1C单元的单个单元电容器CAP可以用于存储数据，并且单个晶体管TR可以用作存取器件，以用于访问单个单元电容器CAP以从单个单元电容器CAP读取数据或者向单个单元电容器CAP写入数据。根据本发明的另一实施方式，单个晶体管TR可以用作选择器件。
存储器单元阵列MCA可以包括多个位线BL、多个晶体管TR和多个单元电容器CAP。单元电容器CAP可以在第一方向D1上竖直堆叠。在第一方向D1上堆叠的单元电容器CAP可以共享单元公共板CPL。
存储电容器阵列RCA可以包括多个存储电容器结构RCP，并且每个存储电容器结构RCP可以包括竖直导线VCL、水平导线HCL和存储电容器RC。存储电容器结构RCP可以在第一方向D1上竖直堆叠。在第一方向D1上堆叠的存储电容器结构RCP可以共享公共板RPL。
单元电容器CAP和存储电容器RC可以具有相同的结构。单元电容器CAP和存储电容器RC中的每一个可以包括第一电极SN、介电层DE和第二电极PN。单元电容器CAP的第一电极SN和存储电容器RC的第一电极SN可以由相同的材料形成并且可以具有相同的形状。单元电容器CAP的第二电极PN和存储电容器RC的第二电极PN可以由相同的材料形成并且具有相同的形状。单元电容器CAP的介电层DE和存储电容器RC的介电层DE可以由相同的材料形成并且具有相同的形状。单元电容器CAP的第一电极SN和存储电容器RC的第一电极SN可以具有圆筒形形状。
单元电容器CAP的第二电极PN可以彼此耦接以耦接到单元公共板CPL。存储电容器结构RCP的第二电极PN可以彼此耦接以耦接到公共板RPL。
在存储器单元阵列MCA中，多个存储器单元MC可以在第一方向D1上堆叠，并且多个存储器单元MC可以在第二方向D2上和第三方向D3上水平布置。存储器单元阵列MCA可以包括存储器单元MC的三维阵列，因此存储器单元阵列MCA可以包括单元电容器CAP的三维阵列。
在存储电容器阵列RCA中，多个存储电容器结构RCP可以在第一方向上Dl上堆叠，并且多个存储电容器结构RCP也可以在第二方向D2上和第三方向D3上水平设置。如上所述，存储电容器阵列RCA可以包括存储电容器结构RCP的三维阵列。
除了晶体管TR、字线WL和水平导线HCL之外，存储器单元阵列MCA和存储电容器阵列RCA可以具有类似的构成元件。存储器单元阵列MCA的位线BL可以对应于存储电容器阵列RCA的竖直导线VCL。存储器单元阵列MCA的单元电容器CAP可以对应于存储电容器阵列RCA的存储电容器RC。
存储电容器RC可具有与单元电容器CAP基本相同的结构。存储电容器RC可以形成在与单元电容器CAP相同的高度处并且具有相同的尺寸。存储电容器RC和单元电容器CAP可以具有基本相同的电容。
存储器单元阵列MCA可以是包括在第一方向Dl上堆叠的单元电容器CAP的第一列阵列。第一列阵列的单元电容器CAP可以被称为单元电容器阵列。存储电容器阵列RCA可以是包括在第一方向D1上堆叠的存储电容器RC的第二列阵列。在第一列阵列和第二列阵列中，单元电容器CAP和存储电容器RC中的每一个可以包括单独的第一电极SN。单元电容器CAP和存储电容器RC中的每一个可以包括共享的第二电极PN。
每个晶体管TR可以包括单元水平层HL和字线WL。字线WL可以包括彼此面对且其间置有单元水平层HL的第一字线G1和第二字线G2。栅极介电层GD可以设置在单元水平层HL和字线WL之间。栅极介电层GD可以形成在第一字线G1和单元水平层HL之间以及第二字线G2和单元水平层HL之间。
存储器单元阵列MCA的位线BL可以具有在第一方向上Dl延伸的柱体形状。单元水平层HL可以具有在与第一方向D1交叉的第二方向D2上延伸的条形状。字线WL可以具有在与第一方向D1和第二方向D2交叉的第三方向D3上延伸的线形状。
位线BL可以在第一方向D1上竖直取向。位线BL可以被称为竖直取向位线或圆筒形位线。位线BL可以包括导电材料。位线BL可以包括硅基材料、金属基材料或者它们的组合。位线BL可以包括硅、金属、金属氮化物、金属硅化物或它们的组合。位线BL可以包括多晶硅、氮化钛、钨或者它们的组合。例如，位线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。位线BL可以包括TiN/W堆叠，该TiN/W堆叠包括氮化钛和氮化钛上的钨。
字线WL可以在第三方向D3上延伸，并且单元水平层HL可以在第二方向D2上延伸。单元水平层HL可以从位线BL沿第二方向D2水平布置。字线WL可以包括一对字线，即，在第一方向D1上彼此面对的第一字线G1和第二字线G2，单元水平层HL置于第一字线G1和第二字线G2之间。栅极介电层GD可以形成在单元水平层HL的上表面和下表面上。
相同的电压可以被施加到第一字线Gl和第二字线G2。例如，第一字线G1和第二字线G2可以形成一对，并且相同的字线驱动电压可以施加到第一字线G1和第二字线G2。如上所述，根据本实施方式的半导体器件200可以具有双字线结构，其中两个第一字线G1和第二字线G2邻近一个单元水平层HL设置。双字线结构也可以称为双栅极结构。
单元水平层HL可以包括半导体材料。单元水平层HL可以包括含硅层或含硅锗层。例如，单元水平层HL可以包括硅、单晶硅、掺杂多晶硅、未掺杂多晶硅、非晶硅、硅锗或者它们的组合。根据本发明的另一实施方式，单元水平层HL可以包括由半导体材料形成的纳米线或纳米片。根据本发明的另一实施方式，单元水平层HL可以包括氧化物半导体材料。单元水平层HL可以包括第一源极/漏极区域、第二源极/漏极区域以及第一源极/漏极区域与第二源极/漏极区域之间的沟道。
单元水平层HL可以具有比第一字线Gl和第二字线G2中的每一个的厚度小的厚度。单元水平层HL在第一方向D1上的竖直厚度可以小于第一字线G1和第二字线G2中的每一个在第一方向D1上的竖直厚度。如上所述，单元水平层HL可以被称为薄体水平有源层。
栅极介电层GD可以由氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或者它们的组合形成。栅极介电层GD可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或HfZrO。
字线WL的第一字线G1和第二字线G2可以包括金属、金属混合物、金属合金或半导体材料。字线WL的第一字线G1和第二字线G2可以包括氮化钛、钨、多晶硅或者它们的组合。例如，字线WL的第一字线G1和第二字线G2可以包括TiN/W堆叠，其中氮化钛和钨顺次堆叠。字线WL的第一字线G1和第二字线G2可以包括高功函数材料、低功函数材料或者它们的组合。低功函数材料可以具有约4.5eV或更低的低功函数，并且高功函数材料可以具有约4.5eV或更高的高功函数。例如，低功函数材料可以包括N型掺杂多晶硅，并且高功函数材料可以包括钨、氮化钛或者它们的组合。根据本发明的另一实施方式，字线WL的第一字线G1和第二字线G2可以具有双功函数结构，其中组合了低功函数材料和高功函数材料。
单元电容器CAP可以从晶体管TR沿第二方向D2水平设置。单元电容器CAP的第一电极SN可以具有水平取向的圆筒形形状。单元电容器CAP的介电层DE可以共形地覆盖第一电极SN的圆筒体的内壁和外壁。单元电容器CAP的第二电极PN可以具有延伸到单元电容器CAP的介电层DE之上的第一电极SN的圆筒形内壁和圆筒形外壁的形状。单元电容器CAP的第一电极SN可以电连接到单元水平层HL。根据本发明的另一实施方式，单元电容器CAP的第一电极SN可以具有柱体形状或圆柱体形状。圆柱体形状可以指的是其中柱体形状和圆筒体形状融合的结构。
单元电容器CAP的第一电极SN和存储电容器RC的第一电极SN可以由相同的材料形成。单元电容器CAP的第二电极PN和存储电容器RC的第二电极PN可以由相同的材料形成。第一电极SN和第二电极PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或者它们的组合。例如，第一电极SN和第二电极PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠或钨氮化物/钨(WN/W)堆叠。
单元电容器CAP的介电层DE和存储电容器RC的介电层DE可以由相同的材料形成。介电层DE可以包括氧化硅、氮化硅、高k材料或者它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有约3.9的介电常数，并且第一介电层DE可以包括具有约4或更大的介电常数的高k材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一实施方式，介电层DE可以由包括两层或更多层前述高k材料的复合层形成。
介电层DE可以由锆(Zr)基氧化物形成。介电层DE可以具有至少包括氧化锆(ZrO2)的堆叠结构。介电层DE可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化锆(ZrO2)上方的结构。ZAZ堆叠可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺次堆叠的结构。ZA堆叠和ZAZ堆叠可以被称为氧化锆(ZrO2)基层。根据本发明的另一实施方式，介电层DE可以由铪(Hf)基氧化物形成。介电层DE可以具有至少包括氧化铪(HfO2)的堆叠结构。介电层DE可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化铪(HfO2)上方的结构。HAH堆叠可以具有其中氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺次堆叠的结构。HA堆叠和HAH堆叠可以被称为氧化铪(HfO2)基层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更大的带隙能(下文将简称为带隙)。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更低的介电常数。因此，介电层DE可以包括高k材料和具有比高k材料更大的带隙的高带隙材料的堆叠。除了氧化铝(Al2O3)之外，介电层DE可以包括作为高带隙材料的氧化硅(SiO2)。由于介电层DE包括高带隙材料，因此可以抑制漏电流。高带隙材料可以比高k材料更薄。根据本发明的另一实施方式，介电层DE可以包括其中高k材料和高带隙材料交替堆叠的层叠结构。例如，介电层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠、或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。在上述层叠结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)薄。
根据本发明的另一实施方式，介电层DE可以包括堆叠结构、层叠结构或包括氧化锆、氧化铪和氧化铝的混合结构。
根据本发明的另一实施方式，介电层DE可以包括铁电材料或反铁电材料。铁电材料可以包括HfZrO、HfSiO或者它们的组合。
根据本发明的另一实施方式，用于改善漏电流的界面控制层可以进一步形成在第一电极SN和介电层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化铌或氮化铌。界面控制层也可以形成在第二电极PN和介电层DE之间。
单元电容器CAP和存储电容器RC可以包括金属-绝缘体-金属(MIM)电容器。
存储电容器阵列RCA的水平导线HCL的上层级水平层CL2和下层级水平层CL3可以对应于存储器单元阵列MCA的字线WL的第一字线Gl和第二字线G2。上层级水平层CL2可以对应于第一字线G1，并且下层级水平层CL3可以对应于第二字线G2。上层级水平层CL2和第一字线G1可以由相同的材料形成，并且下层级水平层CL3和第二字线G2可以由相同的材料形成。上层级水平层CL2和第一字线G1可以在第三方向D3上延伸，并且下层级水平层CL3和第二字线G2可以在第三方向D3上延伸。
存储电容器阵列RCA的水平导线HCL的桥接水平层CL1可以对应于存储器单元阵列MCA的单元水平层HL。桥接水平层CL1和单元水平层HL可以包括不同的材料。桥接水平层CL1可以包括金属基材料，并且单元水平层HL可以包括半导体材料或氧化物半导体材料。尽管桥接水平层CL1可以直接电接触上层级水平层CL2和下层级水平层CL3，但是单元水平层HL可以不直接耦接到第一字线G1和第二字线G2。栅极介电层GD可以设置在单元水平层HL与第一字线G1和第二字线G2之间。
如稍后将描述的，桥接水平层CLl可以通过用金属基材料替换半导体材料来形成。
图5和图6的半导体器件200可以是DRAM或铁电存储器(FeRAM)。
根据本发明的另一实施方式，单元电容器CAP和存储电容器RC可以用另一种数据存储材料替换。例如，数据存储材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
根据本发明的另一实施方式，字线WL可以被替换为单独由第一字线Gl形成或单独由第二字线G2形成的单字线结构。
外围电路部分PERI可以包括外围电路。外围电路可以包括多个外围电路晶体管。外围电路可以设置在比存储器单元阵列MCA和存储电容器阵列RCA低的层级处，其是被称为COP(Cell-Over-PERI)结构的配置。外围电路可以包括至少一个用于驱动存储器单元阵列MCA和存储电容器阵列RCA的控制电路。外围电路的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或者它们的组合。外围电路部分PERI的至少一个控制电路可以包括地址解码器电路、读取电路、写入电路等。外围电路的至少一个控制电路可以包括平面沟道晶体管、凹入沟道晶体管、掩埋栅晶体管、鳍式沟道晶体管(FinFET)等。
例如，外围电路可以包括子字线驱动器、灵敏放大器和存储电容器控制电路。字线WL可以耦接到子字线驱动器。位线BL可以耦接到灵敏放大器。存储电容器RC可以耦接到存储电容器控制电路。外围电路还可以包括耦接到单元电容器CAP的公共单元板CPL的控制电路。
根据本发明的另一实施方式，外围电路部分PERI可以设置在比存储器单元阵列MCA和存储电容器阵列RCA高的层级处，其是被称为PUC(PERI-Over-Cell)结构的配置。在PUC结构中，外围电路可以设置在比存储器单元阵列MCA和存储电容器阵列RCA高的层级处。
根据本发明的另一实施方式，外围电路部分PERI可以被称为第一外围电路部分，并且存储电容器阵列RCA可以被称为第二外围电路部分。因此，第一外围电路部分可以设置在比存储器单元阵列MCA低的层级处，并且第二外围电路部分可以相对于存储器单元阵列MCA水平地设置。第一外围电路部分可以包括用于控制存储器单元阵列MCA的控制电路，诸如灵敏放大器和子字线驱动器。第二外围电路部分可以包括存储电容器阵列RCA，并且用于控制存储电容器阵列RCA的控制电路可以设置在第一外围电路部分中。
根据本发明的上述实施方式，可以通过形成存储电容器RC来稳定诸如VPP的偏压。
此外，由于以与存储器单元阵列MCA的单元电容器CAP相同的结构相对于存储器单元阵列MCA水平地形成存储电容器阵列RCA的三维阵列，因此存储电容器RC的电容可以通过确保存储电容器RC的面积来增加。
图9至图22是示出根据本发明的实施方式的半导体器件的制造方法的剖视图。
参照图9，包括第一区域R1和第二区域R2的堆叠体SB可以形成在下结构11上方。堆叠体SB可以包括多个介电层12、多个牺牲层13和多个半导体层。堆叠体SB可以通过重复堆叠多个子堆叠来形成，每个子堆叠包括四层结构，其中介电层12、牺牲层13、半导体层14和牺牲层13按上述顺序堆叠。介电层12可以是氧化硅，并且牺牲层13可以是氮化硅。半导体层14可以包括硅层、单晶硅层、多晶硅层或氧化物半导体。堆叠体SB的最上层可以是介电层12。
根据本发明的另一实施方式，设置在堆叠体SB中的半导体层14下方的牺牲层13可以被称为第一牺牲层，并且设置在半导体层14上方的牺牲层13可以被称为第二牺牲层。设置在第一牺牲层下方的介电层12可以被称为第一介电层，并且设置在第二牺牲层上方的介电层12可以被称为第二介电层。因此，子堆叠中的每一个可以包括按照上述顺序堆叠的第一介电层、第一牺牲层、半导体层、第二牺牲层和第二介电层。当半导体层14是多晶硅并且第一介电层和第二介电层包括氧化硅并且第一牺牲层和第二牺牲层包括氮化硅时，每个子堆叠可以包括ONPNO(氧化物-氮化物-多晶硅-氮化物-氧化物)堆叠。
下结构11可以包括半导体衬底11或外围电路。
参照图10，多个第一开口15可以形成在堆叠体SB中。第一开口15可以具有孔的形状。为了形成第一开口15，可以蚀刻堆叠体SB。第一开口15可以同时形成在第一区域R1和第二区域R2中。第一开口15可以具有相同的尺寸或不同的尺寸。当形成第一开口15时，可以在第一区域R1中形成单元堆叠体CSB，并且可以在第二区域R2中形成储存器堆叠体RCB。堆叠体SB可以被图案化为包括第一开口15的单元堆叠体CSB和储存器堆叠体RCB。
参照图11，可以形成填充第一开口15的第一竖直牺牲层16和第二竖直牺牲层17。第一竖直牺牲层16和第二竖直牺牲层17可以包括介电材料。第一竖直牺牲层16可以填充第一区域R1的第一开口15，第二竖直牺牲层17可以填充第二区域R2的第一开口15。
参照图12，第一牺牲开口16A可以形成在第一区域R1中，并且第二牺牲开口17A可以形成在第二区域R2中。可以从第一区域R1去除至少一个第一竖直牺牲层16以形成第一牺牲开口16A。可以从第二区域R2去除至少一个第二竖直牺牲层17以形成第二牺牲开口17A。
随后，可以在第一区域Rl和第二区域R2中形成多个水平凹陷13A。水平凹陷13A可以同时形成在第一区域R1和第二区域R2中。为了形成水平凹陷13A，牺牲层13的部分可以水平凹陷。例如，可以蚀刻牺牲层13的部分。
半导体层14的一些表面可以通过形成在介电层12和半导体层14之间的水平凹陷13A暴露。每个牺牲层13的一部分可以保留在介电层12和半导体层14之间。剩余的牺牲层13和水平凹陷13A可以设置在相同的层级处。
参照图13，可以形成栅极介电层18和牺牲栅极介电层18R。栅极介电层18可以形成在第一区域R1中的半导体层14的暴露表面上。牺牲栅极介电层18R可以形成在第二区域R2中的半导体层14的暴露表面上。栅极介电层18和牺牲栅极介电层18R可以通过氧化工艺形成。栅极介电层18和牺牲栅极介电层18R可以包括氧化硅。
随后，填充水平凹陷13A的双结构字线19可以形成在第一区域Rl中的栅极介电层18上方。填充水平凹陷13A的上层级水平层19A和下层级水平层19B可以形成在第二区域R2中的牺牲栅极介电层18R上方。字线19、上层级水平层19A和下层级水平层19B可以由相同的材料形成。字线19、上层级水平层19A和下层级水平层19B均可以包括导电材料。上层级水平层19A和下层级水平层19B可以分别被称为第一导电水平层和第二导电水平层。
字线19、上层级水平层19A和下层级水平层19B可以包括金属、金属合金、半导体材料或者它们的组合。例如，字线19、上层级水平层19A和下层级水平层19B中的每一个可以包括氮化钛、钨、钼、氮化钼、多晶硅或者它们的组合。字线19、上层级水平层19A和下层级水平层19B可以由相同的材料形成。根据本发明的实施方式，字线19、上层级水平层19A和下层级水平层19B可以包括其中氮化钛和钨顺次堆叠的TiN/W堆叠。根据本发明的另一实施方式，字线19、上层级水平层19A和下层级水平层19B可以包括高功函数材料、低功函数材料或者它们的组合。低功函数材料可以具有约4.5eV或更低的低功函数，并且高功函数材料可以具有约4.5eV或更高的高功函数。例如，低功函数材料可以包括N型掺杂多晶硅，并且高功函数材料可以包括钨、氮化钛或者它们的组合。根据本发明的另一实施方式，字线19、上层级水平层19A和下层级水平层19B中的每一个可以具有其中组合了低功函数材料和高功函数材料的双功函数结构。
例如，为了形成字线19、上层级水平层19A和下层级水平层19B，可以执行沉积金属层的工艺和蚀刻工艺。上层级水平层19A和下层级水平层19B可以对应于本发明的上述实施方式中的一对上层级水平层CL2和下层级水平层CL3。
参照图9至图14，第二区域R2中的堆叠体SB的牺牲层13的部分可以用导电水平层(即，上层级水平层19A和下层级水平层19B)替换。
参照图14，覆盖层20可以形成在由字线19、上层级水平层19A和下层级水平层19B暴露的栅极介电层18和牺牲栅极介电层18R上方。覆盖层20可以包括介电材料。覆盖层20可以设置在与字线19、上层级水平层19A和下层级水平层19B相同的层级处。覆盖层20可以被称为位线侧覆盖层。
随后，可以形成分别填充第一牺牲开口16A和第二牺牲开口17A的竖直绝缘体21和22。
参照图15，可以从第二区域R2选择性地去除竖直绝缘体22和第二竖直牺牲层17。结果，多个第二开口23可以形成在第二区域R2中。
随后，可以通过第二开口23选择性地去除第二区域R2的半导体层14。当去除半导体层14时，可以在上层级水平层19A和下层级水平层19B之间形成桥接间隙24。桥接间隙24可以设置在上层级水平层19A与下层级水平层19B之间的半导体层14被去除的空间中。例如，上层级水平层19A和下层级水平层19B可彼此面对，一个桥接间隙24置于其间。
参照图16，可以形成填充桥接间隙24的桥接间隙填充层25。桥接间隙填充层25可以包括导电材料。桥接间隙填充层25可以包括金属、金属合金、半导体材料或者它们的组合。例如，桥接间隙填充层25可以包括氮化钛、钨、钼、氮化钼、多晶硅或者它们的组合。根据本发明的另一实施方式，桥接间隙填充层25可以包括其中氮化钛和钨顺次堆叠的TiN/W堆叠。
桥接间隙填充层25可以包括金属基材料。桥接间隙填充层25可以电连接到上层级水平层19A和下层级水平层19B。
桥接间隙填充层25、上层级水平层19A和下层级水平层19B可以具有相同的材料。
在第一区域Rl中可以保留半导体层14。半导体层14和桥接间隙填充层25可以设置在相同的层级处。
作为上述一系列工艺的结果，半导体层14可以形成在第一区域Rl中并且桥接间隙填充层25可以形成在第二区域R2中。半导体层14可以包括半导体材料，并且桥接间隙填充层25可以包括金属基材料。
参照图17，可以形成填充第二开口23的绝缘体26。
参照图18，第一竖直开口27可以分别形成在第一区域R1和第二区域R2中。第一区域R1的第一竖直开口27可以暴露半导体层14的第一侧边缘。第二区域R2的第一竖直开口27可以暴露桥接间隙填充层25的第一侧边缘。
参照图19，可以在第一区域R1中形成位线28，并且可以在第二区域R2中形成竖直导线29。位线28可以填充第一区域R1的第一竖直开口27，并且竖直导线29可以填充第二区域R2的第二竖直开口27。位线28和竖直导线29可以在垂直于下结构11的表面的方向上取向。位线28可以共同耦接到半导体层14的第一侧边缘，并且竖直导线29可以共同耦接到桥接间隙填充层25的第一侧边缘。
位线28和竖直导线29可以包括相同的材料或不同的材料。位线28和竖直导线29可以包括硅基材料、金属基材料或者它们的组合。位线28和竖直导线29可以包括硅、金属、金属氮化物、金属硅化物或者它们的组合。位线28和竖直导线29可以包括多晶硅、氮化钛、钨或者它们的组合。例如，位线28和竖直导线29可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。位线28和竖直导线29可以包括TiN/W堆叠，其包括氮化钛和位于氮化钛上方的钨。
参照图20，第二竖直开口30和电容器开口31可以分别形成在第一区域R1和第二区域R2中。首先，可以通过去除绝缘体16和26来形成第二竖直开口30，并且可以通过从第二竖直开口30水平地使牺牲层13、半导体层14和桥接间隙填充层25凹陷来形成电容器开口31。单元水平层14S可以通过半导体层14的凹陷而形成在第一区域R1中，并且桥接水平层25S可以通过桥接间隙填充层25的凹陷而形成在第二区域R2中。第一区域R1的电容器开口31可以暴露单元水平层14S的第二侧边缘。第二区域R2的电容器开口31可以暴露桥接水平层25S的第二侧边缘。单元水平层14S的第一侧边缘可以耦接到位线28，并且桥接水平层25S的第一侧边缘可以耦接到竖直导线29。部分的牺牲层13可以保留在字线19和栅极介电层18的第二侧边缘，并且部分的牺牲层13可以保留在上层级水平层19A和下层级水平层19B的第二侧边缘上。剩余的牺牲层13可以被称为电容器侧覆盖层。
参照图15至图20，第二区域R2的半导体层14可以用桥接水平层25S替换。
参照图21，单元电容器的第一电极32可以形成在第一区域R1的电容器开口31中。存储电容器的第一电极32可以形成在第二区域R2的电容器开口31中。
参照图22，介电层33和第二电极34可以形成在第一区域R1的第一电极32上。介电层33和第二电极34可以形成在第二区域R2的第一电极32上。
单元电容器CAP的第一电极32和存储电容器RC的第一电极32可以由相同的材料形成并且可以具有相同的形状。单元电容器CAP的第二电极34和存储电容器RC的第二电极34可以由相同的材料形成并且可以具有相同的形状。单元电容器CAP的介电层33和存储电容器RC的介电层33可以由相同的材料形成并且可以具有相同的形状。单元电容器CAP的第一电极32和存储电容器RC的第一电极32可以具有圆筒形形状。
第一电极32和第二电极34可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠或氮化钨/钨(WN/W)堆叠。
介电层33可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。介电层DE可以包括ZA(ZrO2/Al2O3)堆叠、ZAZ(ZrO2/Al2O3/ZrO2)堆叠、HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。介电层33可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。介电层33可以包括铁电材料或反铁电材料。铁电材料可以包括HfZrO、HfSiO或者它们的组合。
作为上述一系列工艺的结果，单元电容器CAP可以形成在第一区域Rl中并且存储电容器RC可以形成在第二区域R2中。存储电容器RC可以耦接到桥接水平层25S和竖直导线29。桥接水平层25S、上层级水平层19A和下层级水平层19B可以电连接。单元电容器CAP的第二电极34可以彼此合并以形成单元公共板35A。存储电容器RC的第二电极34可以彼此合并以形成公共板35B。
图23至图27是示出根据本发明另一实施方式的半导体器件的制造方法的剖视图。
参照图23，接着图17，第一竖直开口27可以形成在第一区域R1中。第一区域R1的第一竖直开口27可以暴露半导体层14的第一侧边缘。
参照图24，位线28可以形成在第一区域R1中。
参照图25，可以在第一区域R1和第二区域R2中分别形成第二竖直开口30和电容器开口31。首先，可以通过去除绝缘体16和26来形成第二竖直开口30，并且可以通过使牺牲层13、半导体层14和桥接间隙填充层25从第二竖直开口30水平地凹陷来形成电容器开口31。单元水平层14S可以通过半导体层14的凹陷形成在第一区域R1中，并且桥接水平层25S可以通过桥接间隙填充层25的凹陷形成在第二区域R2中。第一区域R1的电容器开口31可以暴露单元水平层14S的第二侧边缘。第二区域R2中的电容器开口31可以暴露桥接水平层25S两侧的边缘。单元水平层14S的第一侧边缘可以连接到位线28，并且桥接水平层25S两侧的边缘可以通过电容器开口31暴露。
参照图26，单元电容器的第一电极32可以形成在第一区域R1的电容器开口31中。此外，存储电容器的第一电极32可以形成在第二区域R2的电容器开口31中。
存储电容器的第一电极32可以分别耦接到桥接水平层25S两侧的边缘。单元电容器的第一电极32可以耦接到单元水平层14S的第二侧边缘。
参照图27，介电层33和第二电极34可以形成在第一区域R1的第一电极32上。介电层33和第二电极34可以形成在第二区域R2的第一电极32上。
单个单元电容器CAP的阵列可以形成在第一区域Rl中，并且双存储电容器RC的阵列可以形成在第二区域R2中。在第二区域R2中可以省略竖直导线，并且两个存储电容器RC可以耦接到一个桥接水平层25S。
作为上述一系列工艺的结果，可以在第一区域Rl中形成单元电容器CAP，并且可以在第二区域R2中形成存储电容器RC。两个存储电容器RC可以耦接到一个桥接水平层25S。桥接水平层25S、上层级水平层19A和下层级水平层19B可以电连接。单元电容器CAP的第二电极34可以彼此合并以形成单元公共板35A。存储电容器RC的第二电极34可以彼此合并以形成公共板35B。
根据本发明的实施方式，由于存储电容器阵列被形成为从存储器单元阵列水平布置，因此可以稳定偏压。
根据本发明的实施方式，由于存储电容器的三维阵列是从与三维存储器单元阵列的单元电容器的结构相同的存储器单元阵列水平形成的，因此可以通过确保存储电容器的面积来增加存储电容器的电容。
尽管已经针对具体实施方式描述了本发明，但是对于本领域技术人员来说显见的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下可以进行各种变化和修改。此外，这些实施方式可以组合以形成另外的实施方式。

Claims (20)

1.一种半导体器件，包括：
下结构；
竖直导线，在垂直于所述下结构的表面的第一方向上延伸；
存储电容器，设置在所述下结构上并且与所述竖直导线间隔开；
桥接水平层，设置在所述竖直导线和所述存储电容器之间并且在平行于所述下结构的所述表面的第二方向上水平延伸；以及
一对水平层，在与所述桥接水平层交叉的第三方向上延伸，所述桥接水平层置于所述一对水平层之间。
2.根据权利要求1所述的半导体器件，其中，所述桥接水平层包括
第一边缘，接触所述竖直导线；以及
第二边缘，接触所述存储电容器。
3.根据权利要求1所述的半导体器件，其中，所述存储电容器包括：
圆筒形的第一电极，耦接到所述桥接水平层；
介电层，位于所述圆筒形的第一电极上；以及
第二电极，位于所述介电层上。
4.根据权利要求1所述的半导体器件，其中，所述桥接水平层和所述水平层包括金属基材料。
5.根据权利要求1所述的半导体器件，其中，所述竖直导线包括硅基材料、金属基材料或者它们的组合。
6.根据权利要求1所述的半导体器件，还包括：
低电压节点，耦接到所述竖直导线；以及
高电压节点，耦接到所述存储电容器。
7.一种半导体器件，包括：
存储器单元阵列，包括单元电容器的三维阵列；以及
存储电容器阵列，与所述存储器单元阵列水平地间隔开并且包括存储电容器结构的三维阵列，
其中，每个存储电容器结构包括：
竖直导线；
存储电容器，与所述竖直导线间隔开并且具有与所述单元电容器的结构相同的结构；
桥接水平层，在所述竖直导线和所述存储电容器之间水平取向；以及
一对水平层，在与所述桥接水平层交叉的方向上延伸，所述桥接水平层置于所述一对水平层之间。
8.根据权利要求7所述的半导体器件，其中，所述桥接水平层包括
第一边缘，接触所述竖直导线，以及
第二边缘，接触所述存储电容器。
9.根据权利要求7所述的半导体器件，其中，所述单元电容器和所述存储电容器中的每一个包括：
圆筒形的第一电极；
介电层，位于所述圆筒形的第一电极上；以及
第二电极，位于所述介电层上。
10.根据权利要求7所述的半导体器件，其中，所述桥接水平层和所述水平层包括金属基材料。
11.根据权利要求7所述的半导体器件，其中，所述竖直导线包括硅基材料、金属基材料或者它们的组合。
12.根据权利要求7所述的半导体器件，还包括：
低电压节点，耦接到所述竖直导线；以及
高电压节点，耦接到所述存储电容器。
13.根据权利要求7所述的半导体器件，其中，所述存储器单元阵列包括：
竖直位线；
单元水平层，在所述位线和所述单元电容器之间水平取向；
一对字线，在与所述单元水平层交叉的方向上延伸，所述单元水平层置于所述一对字线之间；以及
栅极介电层，位于所述字线和所述单元水平层之间。
14.根据权利要求13所述的半导体器件，其中，所述单元水平层包括单晶硅、多晶硅或氧化物半导体。
15.根据权利要求7所述的半导体器件，还包括：
外围电路部分，设置在比所述存储器单元阵列和所述存储电容器阵列低的层级处。
16.根据权利要求7所述的半导体器件，其中，所述单元电容器和所述存储电容器设置在相同的水平层级处。
17.一种制造半导体器件的方法，所述方法包括：
在下结构上方形成子堆叠，所述子堆叠包括第一牺牲层、第二牺牲层以及位于所述第一牺牲层和所述第二牺牲层之间的半导体层；
用第一导电水平层和第二导电水平层替换所述第一牺牲层和所述第二牺牲层；
用导电桥接水平层替换所述半导体层；
形成耦接到所述导电桥接水平层的第一侧以竖直取向的竖直导线；以及
形成耦接到所述导电桥接水平层的第二侧的存储电容器。
18.根据权利要求17所述的方法，其中，用所述第一导电水平层和所述第二导电水平层替换所述第一牺牲层和所述第二牺牲层包括：
使部分的所述第一牺牲层和所述第二牺牲层水平凹陷，以形成暴露所述半导体层的部分表面的水平凹陷；
在所述半导体层的暴露表面上形成介电层；以及
用导电材料填充所述水平凹陷，以形成所述第一导电水平层和所述第二导电水平层。
19.根据权利要求17所述的方法，其中，用所述导电桥接水平层替换所述半导体层包括：
去除所述半导体层，以在所述第一导电水平层和所述第二导电水平层之间形成桥接间隙；以及
使用金属基材料填充所述桥接间隙，以形成所述导电桥接水平层。
20.根据权利要求17所述的方法，其中，所述第一牺牲层和所述第二牺牲层由氮化硅形成，并且所述半导体层由硅层形成。
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