CN115020410A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN115020410A
CN115020410A CN202210209931.7A CN202210209931A CN115020410A CN 115020410 A CN115020410 A CN 115020410A CN 202210209931 A CN202210209931 A CN 202210209931A CN 115020410 A CN115020410 A CN 115020410A
Authority
CN
China
Prior art keywords
work function
active layer
memory device
semiconductor memory
function electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210209931.7A
Other languages
English (en)
Inventor
赵镇先
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115020410A publication Critical patent/CN115020410A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)

Abstract

本公开涉及一种半导体存储器件，其可以包括：有源层，其与衬底间隔开，其中，有源层在平行于衬底的方向上延伸，以及包括沟道；位线，其在垂直于衬底的方向上延伸并耦接至有源层的第一端；电容器，其耦接至有源层的第二端；以及双字线，其包括一对双功函数电极，该对双功函数电极在与有源层交叉的方向上延伸，有源层插置在该对双功函数电极之间，其中，每个双功函数电极包括：高功函数电极，其与位线相邻；以及低功函数电极，其与电容器相邻并且具有比高功函数电极更低的功函数。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2021年3月5日提交的申请号为10-2021-0029443的韩国专利申请的优先权，其全部内容通过引用合并于本文中。
技术领域
本发明的各种实施例涉及一种半导体器件，更具体而言，涉及一种三维半导体存储器件。
背景技术
由于二维(2D)半导体存储器件的集成度主要是基于存储单元所占的面积来确定的，因此它受精细图案形成技术水平的影响很大。然而，由于图案的小型化需要超昂贵的设备，因此2D半导体存储器件的集成度正在逐渐提高，但仍然有限。因此，提出了包括以三维布置的存储单元的三维半导体存储器件。
发明内容
本发明的实施例涉及一种包括高度集成的存储单元的三维半导体存储器件。
根据本发明的一个实施例，一种半导体存储器件包括：有源层，其与衬底间隔开，其中，所述有源层在平行于所述衬底的方向上延伸以及包括沟道；位线，其在垂直于所述衬底的方向上延伸以及耦接至所述有源层的第一端；电容器，其耦接至所述有源层的第二端的端部；双字线，其包括一对双功函数电极，所述一对双功函数电极在与所述有源层交叉的方向上延伸，所述有源层插置在所述一对双功函数电极之间，其中，所述双功函数电极中的每一个包括：高功函数电极，其与所述位线相邻；以及低功函数电极，其与所述电容器相邻以及具有比所述高功函数电极低的功函数。
根据本发明的另一个实施例，一种半导体存储器件包括：衬底；有源层，其在垂直于所述衬底的表面的方向上被层叠以及包括沟道；位线，其耦接至所述有源层的第一端，以及定向于与所述衬底的表面垂直的方向；电容器，其耦接至所述有源层的第二端，以及包括在垂直于所述衬底的表面的方向上被层叠的存储节点；以及双字线，其具有第一字线和第二字线，所述第一字线和所述第二字线定向于与所述衬底的表面平行的方向，所述有源层中的每一个插置在所述第一字线与所述第二字线之间，其中，所述第一字线和所述第二字线中的每一个包括：高功函数电极，其与所述位线相邻；以及低功函数电极，其与所述存储节点相邻以及具有比所述高功函数电极低的功函数。
附图说明
图1是示出根据本发明的实施例的半导体存储器件的存储单元的示意性立体图。
图2是示出图1的存储单元的截面图。
图3是示出根据本发明的另一实施例的存储单元的截面图。
图4A是示出根据本发明的实施例的半导体存储器件的示意性立体图。
图4B是示出图4A的垂直存储单元阵列MCA_C的截面图。
图5是示出双字线的边缘部分的截面图。
图6是示出根据本发明的另一实施例的半导体存储器件的截面图。
图7是示出根据本发明的另一实施例的半导体存储器件的示意性立体图。
图8A至图8F示出了根据本发明的实施例的用于制造双字线的方法的示例。
图9A至图9G是示出根据本发明的实施例的用于制造位线和电容器的方法的示例的截面图。
图10A和图10B是用于比较能带图和电场的曲线图。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于本文所阐述的实施例。确切地说，提供这些实施例是为了使本公开全面和完整，并将本发明的范围充分地传达给本领域技术人员。在整个公开中，相同的附图标记在本发明的各个附图和实施例中指代相同的部分。
附图不一定按比例绘制，并且在某些情况下，为了清楚地说明实施例的特征，可夸大了比例。当第一层称为在第二层“上”或“在”衬底上时，它不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
根据本发明的以下实施例，可以在通过垂直层叠存储单元来降低寄生电容器的同时来增加存储单元密度。
稍后将描述的本发明的以下实施例涉及三维(3D)动态随机存取存储器(DRAM)器件，并且字线可以包括低功函数电极和高功函数电极。低功函数电极可以与电容器相邻，而高功函数电极可以与位线相邻。
利用低功函数电极的低功函数，可以在字线与和电容器之间形成低电场，从而改善泄漏电流。
高功函数电极的高功函数不仅形成晶体管的高阈值电压，还由于低电场的形成而降低了存储单元的高度，这在集成度方面是有利的。
图1是示出明根据本发明的实施例的半导体存储器件的存储单元的示意性立体图。图2是示出图1的存储单元的截面图。
参见图1和图2，根据本发明的实施例的3D半导体存储器件的存储单元MC可以包括：位线BL、晶体管TR和电容器CAP。晶体管TR可以包括：有源层ACT、栅电介质层GD和双字线DWL。电容器CAP可以包括：存储节点SN、电介质层DE和板节点PN。位线BL可以具有在第一方向D1上延伸的柱体形状。有源层ACT可以具有在与第一方向D1交叉的第二方向D2上延伸的条形状。双字线DWL可以具有在与第一方向D1和第二方向D2交叉的第三方向D3上延伸的线形状。电容器CAP的板节点PN可以耦接至板线PL。
位线BL可以在第一方向D1上垂直定向。位线BL可以称为垂直定向位线、垂直延伸位线或柱体形状位线。位线BL可以包括导电材料。位线BL可以包括例如硅基材料、金属基材料或它们的组合。位线BL可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。位线BL可以包括例如多晶硅、氮化钛、钨或它们的组合。例如，在一个实施例中，位线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。在另一个实施例中，位线BL可以包括氮化钛和钨的叠层(TiN/W)。
双字线DWL可以沿着第三方向D3延伸，有源层ACT可以在第二方向D2上延伸。有源层ACT可以从位线BL横向布置。双字线DWL可以包括第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以彼此面对，有源层ACT插置在第一字线WL1和第二字线WL2之间。栅电介质层GD可以形成在有源层ACT的上表面和下表面之上。第一字线WL1可以位于有源层ACT之上，第二字线WL2可以位于有源层ACT之下。
有源层ACT可以包括例如半导体材料或氧化物半导体材料。例如，有源层ACT可以包括硅、锗、硅-锗或铟镓锌氧化物(IGZO)。有源层ACT可以包括沟道CH、在沟道CH与位线BL之间的第一源极/漏极区SR、以及在沟道CH与电容器CAP之间的第二源极/漏极区DR。
第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有相同导电类型的杂质。第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有N型杂质或P型杂质。第一源极/漏极区SR和第二源极/漏极区DR可以包括选自砷(As)、磷(P)、硼(B)、铟(In)中的至少一种杂质以及它们的组合。第一源极/漏极区SR的第一侧可以与位线BL接触，并且第一源极/漏极区SR的第二侧可以与沟道CH接触。第二源极/漏极区DR的第一侧可以与存储节点SN接触，并且第二源极/漏极区DR的第二侧可以与沟道CH接触。第一源极/漏极区SR的第二侧和第二源极/漏极区DR的第二侧可以分别与第一字线WL1和第二字线WL2的侧面部分交叠。沟道CH在第二方向D2上的横向长度可以小于第一源极/漏极区SR和第二源极/漏极区DR在第二方向D2上的横向长度。根据本发明的另一实施例，沟道CH在第二方向D2上的横向长度可以大于第一源极/漏极区SR和第二源极/漏极区DR在第二方向D2上的横向长度。
晶体管TR可以是单元晶体管并且可以具有双字线DWL。在双字线DWL中，第一字线WL1和第二字线WL2可以具有相同的电位。例如，第一字线WL1和第二字线WL2可以形成一对并且可以耦接至一个存储单元MC。可以将相同的字线驱动电压施加至第一字线WL1和第二字线WL2。如上所述，根据本发明的实施例的存储单元MC可以具有双字线DWL，其中第一字线WL1和第二字线WL2与一个沟道CH相邻。有源层ACT和沟道CH的垂直厚度可以与第一字线WL1和第二字线WL2中的每一个的垂直厚度相同。
有源层ACT的上表面和下表面可以具有平坦表面。有源层ACT的上表面和下表面可以在第二方向D2上彼此平行。
例如，栅电介质层GD可以包括氧化硅、氮化硅、金属氧化物、金属氧氮化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或它们的组合。栅电介质层GD可以包括例如SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或它们的组合。
双字线DWL可以包括例如金属、金属混合物、金属合金或半导体材料。双字线DWL可以包括例如氮化钛、钨、多晶硅或它们的组合。例如，双字线DWL可以包括氮化钛和钨顺序层叠的TiN/W叠层。双字线DWL可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有大约4.5eV或更小的低功函数，而P型功函数材料可以具有大约4.5eV或更高的高功函数。
根据本发明的实施例，双字线DWL可以包括一对字线，即，第一字线WL1和第二字线WL2，有源层ACT插置在第一字线WL1与第二字线WL2之间。双字线DWL可以耦接至一个存储单元MC。
第一字线WL1和第二字线WL2中的每一个可以包括低功函数电极LWG和高功函数电极HWG。低功函数电极LWG和高功函数电极HWG可以横向定位在第二方向D2上。低功函数电极LWG和高功函数电极HWG可以直接接触。低功函数电极LWG可以与第二源极/漏极区DR相邻，而高功函数电极HWG可以与第一源极/漏极区SR相邻。低功函数电极LWG和高功函数电极HWG可以由不同的功函数材料形成。高功函数电极HWG可以具有比低功函数电极LWG更高的功函数。高功函数电极HWG可以包括高功函数材料。高功函数电极HWG可以具有比硅的中能隙功函数更高的功函数。低功函数电极LWG可以包括低功函数材料。低功函数电极LWG可以是具有比硅的中能隙功函数更低的功函数的材料。换言之，高功函数材料可以具有高于大约4.5eV的功函数，而低功函数材料可以具有低于大约4.5eV的功函数。低功函数电极LWG可以包括掺杂有N型掺杂剂的掺杂的多晶硅。高功函数电极HWG可以包括金属基材料。高功函数电极HWG可以包括例如钨、氮化钛或它们的组合。尽管未示出，但可以在低功函数电极LWG与高功函数电极HWG之间进一步形成势垒材料。高功函数电极HWG可以具有比低功函数电极LWG更大的体积，因此，双字线DWL可以具有低电阻。第一字线WL1和第二字线WL2的高功函数电极HWG可以在第一方向D1上彼此垂直交叠，沟道CH插置在第一字线WL1的高功函数电极HWG与第二字线WL2的高功函数电极HWG之间。第一字线WL1和第二字线WL2的低功函数电极LWG可以在第一方向D1上彼此垂直交叠，沟道CH插置在第一字线WL1的低功函数电极LWG与第二字线WL2的低功函数电极LWG之间。高功函数电极HWG与沟道CH之间的交叠面积可以大于低功函数电极LWG与沟道CH之间的交叠面积。低功函数电极LWG和高功函数电极HWG可以在第三方向D3上延伸，并且低功函数电极LWG和高功函数电极HWG可以彼此直接接触。
如上所述，第一字线WL1和第二字线WL2中的每一个可以具有包括低功函数电极LWG和高功函数电极HWG的双功函数电极结构。换言之，双字线DWL可以具有在与沟道CH交叉的第三方向D3上延伸的一对双功函数电极，沟道CH插置在该对双功函数电极之间。该对双功函数电极可以指一对第一字线WL1和第二字线WL2。
位线侧欧姆接触BOC可以进一步形成在第一源极/漏极区SR与位线BL之间。位线侧欧姆接触BOC可以具有完全覆盖第一源极/漏极区SR的侧面的高度。可以通过沉积金属层并执行退火处理来形成位线侧欧姆接触BOC。例如，当金属层的金属与第一源极/漏极区SR的硅反应时，可以形成位线侧欧姆接触BOC。位线侧欧姆接触BOC可以包括诸如例如硅化钛、硅化钴、硅化镍等的金属硅化物。
电容器CAP可以从晶体管TR起横向设置在第二方向D2上。电容器CAP可以包括从有源层ACT起在第二方向D2上横向延伸的存储节点SN。电容器CAP还可以包括存储节点SN之上的电介质层DE和板节点PN。存储节点SN、电介质层DE和板节点PN可以横向布置在第二方向D2上。存储节点SN可以具有水平定向的筒形状。电介质层DE可以共形地覆盖存储节点SN的筒形内壁和筒形外壁。板节点PN可以具有在电介质层DE之上延伸至存储节点SN的筒形内壁和筒形外壁的形状。板节点PN可以耦接至板线PL。存储节点SN可以电连接到第二源极/漏极区DR。
存储节点SN可以具有3D结构。存储节点SN可以具有定向于第二方向D2的横向3D结构。作为三维结构的示例，存储节点SN可以具有筒形状。根据本发明的另一实施例，存储节点SN可以具有柱体形状或筒柱(pylinder)形状。筒柱形状可以指柱体形状和筒形状合并的结构。存储节点SN的最上表面可以位于与第一字线WL1的上表面相同的水平处。存储节点SN的最下表面可以位于与第二字线WL2的下表面相同的水平处。
板节点PN可以包括内节点N1以及外节点N2、N3和N4。内节点N1和外节点N2、N3和N4可以彼此互连。内节点N1可以设置在存储节点SN的筒形的内部。外节点N2和N3可以设置在存储节点SN的筒形的外部，电介质层DE插置在外节点N2与N3之间。外节点N4可以将内节点N1与外节点N2和N3彼此互连。外节点N2和N3可以设置为围绕存储节点SN的筒形的外壁。外节点N4可以用作板线PL。
存储节点SN和板节点PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，存储节点SN和板节点PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)叠层或氮化钨/钨(WN/W)叠层。板节点PN可以包括金属基材料和硅基材料的组合。例如，板节点PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的叠层。在氮化钛/锗硅/氮化钨(TiN/SiGe/WN)叠层中，硅锗可以为填充存储节点SN的筒形内部的间隙填充材料，氮化钛(TiN)可以用作电容器CAP的板节点PN，氮化钨可以是低电阻材料。
电介质层DE可以包括例如氧化硅、氮化硅、高k材料或它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有大约3.9的介电常数，并且电介质层DE可以包括具有大约4或更大的介电常数的高k材料。高k材料可以具有大约20或更大的介电常数。高k材料可以包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一实施例，电介质层DE可以由包括两层或更多层的上述高k材料的复合层形成。
电介质层DE可以由锆基氧化物形成。电介质层DE可以具有包括氧化锆(ZrO2)的层叠结构。包括氧化锆(ZrO2)的层叠结构可以包括ZA(ZrO2/Al2O3)叠层或ZAZ(ZrO2/Al2O3/ZrO2)叠层。ZA叠层可以具有氧化铝(Al2O3)层叠在氧化锆(ZrO2)之上的结构。ZAZ叠层可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺序层叠的结构。ZA叠层和ZAZ叠层可以称为氧化锆基层(ZrO2-based layer)。根据本发明的另一实施例，电介质层DE可以由铪基氧化物形成。电介质层DE可以具有包括氧化铪(HfO2)的层叠结构。包括氧化铪(HfO2)的层叠结构可以包括HA(HfO2/Al2O3)叠层或HAH(HfO2/Al2O3/HfO2)叠层。HA叠层可以具有氧化铝(Al2O3)层叠在氧化铪(HfO2)上的结构。HAH叠层可以具有氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺序层叠的结构。HA叠层和HAH叠层可以称为氧化铪基层(HfO2-based layer)。在ZA叠层、ZAZ叠层、HA叠层和HAH叠层中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更大的带隙。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更低的介电常数。因此，电介质层DE可以包括高k材料和具有比高k材料更大的带隙的高带隙材料的叠层。电介质层DE可以包括例如氧化硅(SiO2)作为除了氧化铝(Al2O3)之外的高带隙材料。由于电介质层DE包括高带隙材料，所以可以抑制泄漏电流。高带隙材料可以比高k材料更薄。根据本发明的另一实施例，电介质层DE可以包括高k材料和高带隙材料交替层叠的层压结构。例如，ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)。在上述层压结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)更薄。
根据本发明的另一实施例，电介质层DE可以包括包括有氧化锆、氧化铪和氧化铝的层叠结构、层压结构、或者混合结构。
根据本发明的另一个实施例，用于改善泄漏电流的界面控制层(未示出)可以进一步形成在存储节点SN与电介质层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化钽(Ta2O5)或氧化铌(Nb2O5)。界面控制层也可以形成在板节点PN与电介质层DE之间。
电容器CAP可以包括金属-绝缘体-金属(MIM)电容器。存储节点SN和板节点PN可以包括金属基材料。
电容器CAP可以利用另一种数据存储材料来代替。例如，数据存储材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
存储节点侧欧姆接触SOC可以进一步形成在第二源极/漏极区DR与存储节点SN之间。存储节点侧欧姆接触SOC可以具有完全覆盖第二源极/漏极区域DR的侧面的高度。可以通过沉积金属层并执行退火处理来形成存储节点侧欧姆接触SOC。例如，存储节点侧欧姆接触SOC可以在金属层的金属与第二源极/漏极区DR的硅反应时形成。存储节点侧欧姆接触SOC可以包括金属硅化物。存储节点侧欧姆接触(SOC)可以包括硅化钛、硅化钴、硅化镍等。
如上所述，存储单元MC可以包括具有一对双功函数电极结构的双字线DWL。双字线DWL的第一字线WL1和第二字线WL2中的每一个可以包括低功函数电极LWG和高功函数电极HWG。低功函数电极LWG可以与电容器CAP相邻，而高功函数电极HWG可以与位线BL相邻。由于低功函数电极LWG的低功函数，可以在双字线DWL与电容器CAP之间形成低电场，从而改善泄漏电流。由于高功函数电极HWG的高功函数，所以不仅可以形成晶体管TR的高阈值电压，还可以由于低电场的形成而降低存储单元MC的高度，这会有利于提高集成度。
作为比较性示例1，当第一字线WL1和第二字线WL2仅由金属基材料形成时，可以在第一字线WL1和第二字线WL2与电容器CAP之间形成高电场，从而降低了存储单元MC的泄漏电流。由于高电场而发生的泄漏电流的恶化可随着沟道CH变薄而增强。
作为比较性示例2，当第一字线WL1和第二字线WL2仅由低功函数材料形成时，晶体管TR的阈值电压可由于低功函数而降低，从而产生泄漏电流。
根据本发明的实施例，双字线DWL的第一字线WL1和第二字线WL2中的每一个都具有双功函数电极结构，以防止泄漏电流。这使得能够确保存储单元MC的刷新特性并降低功耗。
此外，根据本发明的实施例，双字线DWL的第一字线WL1和第二字线WL2中的每一个都具有双功函数电极结构，即使沟道CH的厚度出于高集成度的目的而减少，这对于增加电场是相对有利的，实现了大量的叠层。
图3是示出根据本发明的另一实施例的存储单元MC’的截面图。在图3中，也在图1和图2中出现的构成元件的详细描述可以被省略。
参见图3，存储单元MC’可以包括位线BL、晶体管TR和电容器CAP。晶体管TR可以包括薄体有源层ACT’，并且薄体有源层ACT’可以比第一字线WL1和第二字线WL2薄。换言之，薄体有源层ACT’在第一方向D1上的垂直厚度可以比第一字线WL1和第二字线WL2中的每一个在第一方向D1上的垂直厚度薄。照此，具有薄厚度的薄体有源层ACT’可以包括薄体沟道CH’。薄体沟道CH’可以比第一字线WL1和第二字线WL2中的每一个的垂直厚度薄。薄体沟道CH’的厚度可以是大约10nm或更小(1nm至10nm)。第一字线WL1和第二字线WL2可以与薄体有源层ACT’交叉，薄体有源层ACT’位于第一字线WL1与第二字线WL2之间。一对第一字线WL1和第二字线WL2可以是各自具有双功函数电极的双字线DWL。第一字线WL1和第二字线WL2中的每一个可以包括高功函数电极HWG和低功函数电极LWG。
图4A是示出根据本发明的实施例的半导体存储器件的示意性立体图。图4B是示出图4A的垂直存储单元阵列MCA_C的截面图。图5是示出其他双字线的边缘部分的截面图。
参见图4A、图4B和图5，半导体存储器件100可以包括多层存储单元阵列MCA，该阵列MCA包括在第一方向至第三方向D1、D2和D3上布置的根据图1的存储单元MC。存储单元阵列MCA可以包括存储单元MC的3D阵列。3D存储单元阵列MCA可以包括垂直存储单元阵列MCA_C和横向存储单元阵列MCA_R。垂直存储单元阵列MCA_C可以指在第一方向D1上垂直布置的存储单元MC的阵列。横向存储单元阵列MCA_R可以指在第三方向D3上横向布置的存储单元MC的阵列。垂直存储单元阵列MCA_C可以称为存储单元MC的列阵列。横向存储单元阵列MCA_R可以称为存储单元MC的行阵列。位线BL可以垂直定向以耦接至垂直存储单元阵列MCA_C，双字线DWL可以横向定向以耦接至横向存储单元阵列MCA_R。耦接至垂直存储单元阵列MCA_C的存储单元MC的位线BL可以称为公共位线，并且在第三方向D3上彼此相邻的垂直存储单元阵列MCA_C可以耦接至不同的公共位线。耦接至横向存储单元阵列MCA_R的存储单元MC的双字线DWL可以称为公共双字线，并且在第一方向D1上相邻的横向存储单元阵列MCA_R可以耦接至不同的公共双字线。
存储单元阵列MCA可以包括多个存储单元MC，存储单元MC中的每一个可以包括垂直定向的位线BL、横向定向的有源层ACT、双字线DWL和横向定向的电容器CAP。图4A示出了包括四个存储单元MC的三维存储单元阵列。
在第一方向D1上彼此相邻的有源层ACT可以接触一个位线BL。在第三方向D3上彼此相邻的有源层ACT可以共享一个双字线DWL。电容器CAP可以耦接至有源层ACT中的相应一个。电容器CAP可以共享一个板线PL。各个有源层ACT可以比双字线DWL的第一字线WL1和第二字线WL2更薄。
在存储单元阵列MCA中，两个双字线DWL可以在第一方向D1上垂直层叠。每个双字线DWL可以包括一对第一字线WL1和第二字线WL2。多个有源层ACT可以横向布置为在第一字线WL1与第二字线WL2之间沿第二方向D2彼此间隔开。有源层ACT的沟道CH可以设置在第一字线WL1与第二字线WL2之间。
双字线DWL的第一字线WL1和第二字线WL2中的每一个可以包括低功函数电极LWG和高功函数电极HWG。低功函数电极LWG可以与电容器CAP相邻，而高功函数电极HWG可以与位线BL相邻。
返回参见图5，在双字线DWL中的每一个的两侧上的边缘部分可以具有台阶形状，并且台阶形状可以限定接触部分CA。第一字线WL1和第二字线WL2中的每一个可以包括在两侧上的边缘部分，即，接触部分CA。每个接触部分CA可以具有台阶形状。
多个字线焊盘WLP1和WLP2可以耦接至接触部分CA。第一字线焊盘WLP1可以耦接至在上层的第一字线WL1和第二字线WL2的接触部分CA，而第二字线焊盘WLP2可以耦接至在下层的第一字线WL1和第二字线WL2的接触部分CA。在上层的第一字线WL1和第二字线WL2可以通过第一字线焊盘WLP1彼此互连。在下层的第一字线WL1和第二字线WL2可以通过第二字线焊盘WLP2彼此互连。
半导体存储器件100还可以包括在存储单元阵列MCA之下的衬底PERI，并且衬底PERI可以包括外围电路部分。在下文中，将衬底PERI简称为外围电路部分PERI。存储单元阵列MCA的位线BL可以定向于垂直于外围电路部分PERI的表面，并且双字线DWL可以定向于平行于外围电路部分PERI的表面。
外围电路部分PERI可以位于比存储单元阵列MCA低的水平处。这可以称为外围上单元(Cell over PERI，COP)结构。外围电路部分PERI可以包括用于驱动存储单元阵列MCA的至少一个或更多个控制电路。外围电路部分PERI的至少一个或更多个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或它们的组合。外围电路部分PERI的至少一个或更多个控制电路可以包括地址解码器电路、读取电路、写入电路等。外围电路部分PERI的至少一个或更多个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、掩埋栅晶体管、鳍形沟道晶体管(FinFET)等。
例如，外围电路部分PERI可以包括子字线驱动器SWD1和SWD2以及感测放大器SA。在上层的双字线DWL可以通过第一字线焊盘WLP1和金属互连MI1耦接至子字线驱动器SWD1。在下层的双字线DWL可以通过第二字线焊盘WLP2和金属互连MI2耦接至子字线驱动器SWD2。位线BL可以通过金属互连MI3耦接至感测放大器SA。金属互连MI3可以具有包括多个通孔和多个金属线的多层金属互连结构(MLM)。
图6是示出根据本发明的另一实施例的半导体存储器件的存储单元阵列的示意性截面图。图6示出了具有POC结构的半导体存储器件110。在图6中，可以省略对也出现在图5中的构成元件的详细描述。
参见图6，半导体存储器件110可以包括存储单元阵列MCA和外围电路部分PERI’。外围电路部分PERI’可以设置在比存储单元阵列MCA更高的水平处。这可以称为单元上外围(PERI over Cell，POC)结构。
外围电路部分PERI’可以包括子字线驱动器SWD1和SWD2以及感测放大器SA。在上层的双字线DWL可以通过第一字线焊盘WLP1和金属互连MI1耦接至子字线驱动器SWD1。在下层的双字线DWL可以通过第二字线焊盘WLP2和金属互连MI2耦接至子字线驱动器SWD2。位线BL可以通过金属互连MI3耦接至感测放大器SA。金属互连MI3可以具有包括多个通孔和多个金属线的多层金属互连结构。
图7是示出根据本发明的另一实施例的半导体存储器件的示意性立体图。在图7中，可以省略对也出现在图1至图6中的构成元件的详细描述。
参见图7，半导体存储器件200可以包括外围电路部分PERI和在外围电路部分PERI之上的存储单元阵列MCA10。存储单元阵列MCA10可以包括多个存储单元。如上面参考图3的存储单元阵列MCA所述，存储单元阵列MCA10可以包括存储单元的列阵列和存储单元的行阵列。存储单元的每一个可以包括晶体管TR和电容器CAP，并且晶体管TR的每一个可以包括有源层ACT和双字线DWL。双字线DWL可以包括在第二方向D2上彼此横向相邻的低功函数电极LWG和高功函数电极HWG。电容器CAP的每个可以通过存储节点侧欧姆接触SOC耦接至有源层ACT。位线BL1和BL2可以通过相应的位线侧欧姆接触BOC耦接至有源层ACT。
存储单元的列阵列可以包括共享位线BL1和BL2中的一个的镜面结构。
例如，包括在第二方向D2上横向布置且位线BLl插置在其之间的存储单元的列阵列可以布置为共享位线BLl同时耦接至不同的板线PL1和PL2的镜面结构。
图8A至图8F示出了根据本发明的实施例的用于制造双字线的方法的示例。
参见图8A，可以在衬底(未示出)之上形成层叠体SB。层叠体SB可以包括电介质层11和15、牺牲层12和14以及有源层13。有源层13可以设置在下电介质层11与上电介质层15之间。下牺牲层12可以设置在下电介质层11与有源层13之间，并且上牺牲层14可以设置在上电介质层15与有源层13之间。电介质层11和15可以包括例如氧化硅，牺牲层12和14可以包括氮化硅。有源层13可以包括半导体材料或氧化物半导体材料。有源层13可以包括多晶硅或IGZO。如上所述，当存储单元被层叠时，层叠体SB可以被层叠多次。根据本发明的另一实施例，为了形成薄的薄体有源层和薄的薄体沟道，有源层13可以形成得比电介质层11和15以及牺牲层12和14更薄。
可以通过刻蚀层叠体SB来形成第一开口16。第一开口16可以垂直地延伸。尽管未示出，但是在形成第一开口16之前，可以基于存储单元对层叠体SB进行图案化。
参见图8B，可以通过第一开口16选择性地刻蚀牺牲层12和14来形成凹槽17。有源层13的一部分可以被凹槽17暴露。
参见图8C，可以在有源层13的暴露部分之上形成栅电介质层18。栅电介质层18可以包括例如氧化硅、氮化硅、金属氧化物、金属氧氮化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或它们的组合。栅电介质层18可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON等。
接下来，可以利用低功函数材料19A来填充凹槽17。低功函数材料19A可以填充在栅电介质层18之上的第一开口16和凹槽17。低功函数材料19A可以包括导电材料。低功函数材料19A可以具有低于硅的功函数。例如，低功函数材料19A可以包括掺杂有N型杂质的多晶硅。
参见图8D，可以在凹槽17中形成低功函数电极19L。为了形成低功函数电极19L，可以选择性地刻蚀低功函数材料19A。例如，可以对低功函数材料19A执行湿法刻蚀处理。
参见图8E，可以在低功函数电极19L之上形成高功函数材料19B，以填隙第一开口16和凹槽17。高功函数材料19B可以具有比硅的中能隙功函数更高的功函数。高功函数材料19B可以具有比低功函数电极19L更高的功函数。高功函数材料19B可以具有比低功函数电极19L更低的电阻。高功函数材料19B可以包括金属基材料。例如，高功函数材料19B可以包括氮化钛、钨或它们的组合。根据本发明的实施例，高功函数材料19B可以包括顺序层叠的氮化钛衬垫和钨。
参见图8F，可以在凹槽17中形成高功函数电极19H。为了形成高功函数电极19H，可以执行高功函数材料19B的选择性刻蚀。例如，可以执行高功函数材料19B的湿法刻蚀处理。
高功函数电极19H可以接触低功函数电极19L的一侧。高功函数电极19H可以具有比低功函数电极19L更高的功函数。高功函数电极19H可以包括金属基材料。例如，高功函数电极19H可以包括氮化钛、钨或它们的组合。
第一字线WL1和第二字线WL2可以形成为有源层13插置在它们之间。第一字线WL1和第二字线WL2可以对应于图1至图7所示的双字线DWL。第一字线WL1和第二字线WL2中的每一个可以具有包括低功函数电极19L和高功函数电极19H的双功函数电极结构。
图9A至图9G是示出根据本发明的实施例的用于制造位线和电容器的方法的示例的截面图。
在第一字线WL1和第二字线WL2通过图8A至图8F所示的一系列处理形成之后，如图9A所示可以在高功函数电极19H的一侧上形成衬垫层20。衬垫层20可以包括例如氧化硅或氮化硅。衬垫层20可以填充凹槽17的其他空间。
随后，可以刻蚀由衬垫层20暴露出的栅电介质层18的一部分，以暴露出有源层13的第一端E1。
参见图9B，可以在有源层13的第一端E1处形成第一源极/漏极区21。第一源极/漏极区21可以通过杂质掺杂处理来形成。根据本发明的另一实施例，在利用包含杂质的多晶硅来填充第一开口16之后，可以随后执行热处理，以使杂质从多晶硅扩散到有源层13的第一端E1。结果，第一源极/漏极区21可以形成在有源层13的第一端E1处。
参见图9C，可以在第一源极/漏极区21之上形成位线侧欧姆接触22。位线侧欧姆接触22可以包括金属硅化物。例如，可以通过在第一源极/漏极区21之上顺序地沉积金属层并执行退火处理来形成金属硅化物，并且可以去除未反应的金属层。当第一源极/漏极区21中的硅与金属层反应时，可以形成金属硅化物。
参见图9D，可以形成接触位线侧欧姆接触22的位线23。位线23可以填充第一开口16。位线23可以包括例如氮化钛、钨或它们的组合。
参见图9E，可以通过刻蚀层叠体SB的另一部分来形成第二开口24。第二开口24可以垂直地延伸。
随后，牺牲层12和14以及有源层13可以通过第二开口24被选择性地凹陷。结果，可以在电介质层11与15之间形成电容器开口24L。有源层13可以如附图标记“ACT”所示的保留，并且有源层ACT的第二端E2可以被电容器开口24L暴露。
随后，可以在凹陷的有源层ACT的第二端E2处形成第二源极/漏极区25。第二源极/漏极区25可以通过杂质掺杂处理形成。根据本发明的另一实施例，在利用包含杂质的多晶硅来填充第二开口24和电容器开口24L之后，可以随后执行热处理以将杂质从多晶硅扩散到有源层的第二端E2。结果，可以在有源层ACT的第二端E2处形成第二源极/漏极区25。可以在第一源极/漏极区21与第二源极/漏极区25之间限定沟道CH。
随后，可以在第二源极/漏极区25之上形成存储节点侧欧姆接触26。存储节点侧欧姆接触26可以包括例如金属硅化物。例如，金属硅化物可以通过在第二源极/漏极区25之上顺序地沉积金属层并执行退火处理来形成，并且可以去除未反应的金属层。当第二源极/漏极区25中的硅与金属层反应时，可以形成金属硅化物。
参见图9F，可以形成存储节点27以接触存储节点侧欧姆接触26。存储节点27可以通过沉积导电材料并执行回蚀处理来形成。存储节点27可以包括氮化钛。存储节点27可以具有横向定向的筒形状。
参见图9G，在电介质层11和15被凹陷之后，可以在存储节点27之上顺序地形成电介质层28和板节点29。
图10A和图10B是用于比较能带图和电场的曲线图。图10A和图10B比较了在DRAM操作期间单金属栅极结构和双金属/多晶硅栅极结构在“1”保持状态下的能带图。这里，“1”保持状态是字线处于低电平、位线处于低电平以及板线处于高电平的情况。
参见图10A和图10B，可以看出，在双金属/多晶硅栅极结构中的字线与电容器之间形成相对低的电场，同时保持势垒。
如上所述，可以看出，双金属/多晶硅栅极结构的3D DRAM单元同时实现了足够高的阈值电压和低泄漏电流。
根据本发明的实施例，由于字线具有低功函数电极和高功函数电极的双功函数电极结构，因此可以在确保存储单元的刷新特性的同时降低功耗。
根据本发明的实施例，由于形成了具有双功函数电极结构的双字线，因此可以高度集成包括薄体沟道的存储单元。
尽管已经参照特定的实施例描述了本发明，但是对于本领域的技术人员显而易见的是，在不偏离所附权利要求所限定的本发明的精神和范围的情况下可以进行各种改变和修改。

Claims (27)

1.一种半导体存储器件，包括：
有源层，其与衬底间隔开，其中，所述有源层在平行于所述衬底的方向上延伸以及包括沟道；
位线，其在垂直于所述衬底的方向上延伸以及耦接至所述有源层的第一端；
电容器，其耦接至所述有源层的第二端的端部；以及
双字线，其包括一对双功函数电极，所述一对双功函数电极在与所述有源层交叉的方向上延伸，所述有源层插置在所述一对双功函数电极之间，
其中，所述双功函数电极中的每一个包括：
高功函数电极，其与所述位线相邻；以及
低功函数电极，其与所述电容器相邻以及具有比所述高功函数电极低的功函数。
2.根据权利要求1所述的半导体存储器件，其中，所述低功函数电极具有比硅的中能隙功函数低的功函数，以及
所述高功函数电极具有比所述硅的中能隙功函数高的功函数。
3.根据权利要求1所述的半导体存储器件，其中，所述低功函数电极包括N型掺杂的多晶硅。
4.根据权利要求1所述的半导体存储器件，其中，所述高功函数电极包括金属基材料。
5.根据权利要求1所述的半导体存储器件，其中，所述高功函数电极包括氮化钛、钨、或者氮化钛和钨的叠层。
6.根据权利要求1所述的半导体存储器件，其中，所述高功函数电极具有比所述低功函数电极大的体积。
7.根据权利要求1所述的半导体存储器件，其中，所述高功函数电极和所述低功函数电极均与所述有源层垂直地交叠。
8.根据权利要求7所述的半导体存储器件，其中，所述高功函数电极与所述有源层之间的交叠面积大于所述低功函数电极与所述有源层之间的交叠面积。
9.根据权利要求1所述的半导体存储器件，其中，所述有源层的所述沟道包括：
薄体沟道，其比所述高功函数电极和所述低功函数电极薄。
10.根据权利要求1所述的半导体存储器件，其中，所述有源层包括半导体材料或氧化物半导体材料。
11.根据权利要求1所述的半导体存储器件，其中，所述有源层包括多晶硅、锗、硅-锗或氧化铟镓锌IGZO。
12.根据权利要求1所述的半导体存储器件，其中，所述有源层还包括：
第一源极/漏极区，其耦接至所述位线，以及
第二源极/漏极区，其耦接至所述电容器。
13.根据权利要求12所述的半导体存储器件，还包括：
位线侧欧姆接触，其在所述位线与所述第一源极/漏极区之间，以及
存储节点侧欧姆接触，其在所述电容器与所述第二源极/漏极区之间。
14.根据权利要求1所述的半导体存储器件，还包括：
字线焊盘，其耦接至所述双字线。
15.根据权利要求1所述的半导体存储器件，其中，所述电容器包括：
筒形存储节点，其耦接至所述有源层的所述第二端的端部。
16.一种半导体存储器件，包括：
衬底；
有源层，其在垂直于所述衬底的表面的方向上被层叠以及包括沟道；
位线，其耦接至所述有源层的第一端，以及定向于与所述衬底的表面垂直的方向；
电容器，其耦接至所述有源层的第二端，以及包括存储节点，所述存储节点在垂直于所述衬底的表面的方向上被层叠；以及
双字线，其具有第一字线和第二字线，所述第一字线和所述第二字线定向于与所述衬底的表面平行的方向，所述有源层中的每一个插置在所述第一字线与所述第二字线之间，
其中，所述第一字线和所述第二字线均包括：
高功函数电极，其与所述位线相邻；以及
低功函数电极，其与所述存储节点相邻以及具有比所述高功函数电极低的功函数。
17.根据权利要求16所述的半导体存储器件，其中，所述低功函数电极具有比硅的中能隙功函数低的功函数，以及
所述高功函数电极具有比所述硅的中能隙功函数高的功函数。
18.根据权利要求16所述的半导体存储器件，其中，所述低功函数电极包括N型掺杂的多晶硅，以及
所述高功函数电极包括金属基材料。
19.根据权利要求16所述的半导体存储器件，其中，所述高功函数电极包括氮化钛、钨、或者氮化钛和钨的叠层。
20.根据权利要求16所述的半导体存储器件，其中，所述有源层的所述沟道包括：
薄体沟道，其比所述高功函数电极和所述低功函数电极薄。
21.根据权利要求16所述的半导体存储器件，其中，所述有源层包括：
半导体材料或氧化物半导体材料。
22.根据权利要求16所述的半导体存储器件，其中，所述有源层包括多晶硅、锗、硅-锗或氧化铟镓锌IGZO。
23.根据权利要求16所述的半导体存储器件，其中，所述有源层还包括：
第一源极/漏极区，其耦接至所述位线，以及
第二源极/漏极区，其耦接至所述电容器。
24.根据权利要求23所述的半导体存储器件，还包括：
位线侧欧姆接触，其在所述位线与所述第一源极/漏极区之间，以及
存储节点侧欧姆接触，其在所述电容器与所述第二源极/漏极区之间。
25.根据权利要求16所述的半导体存储器件，还包括：
字线焊盘，其与所述第一字线和所述第二字线共同耦接。
26.根据权利要求16所述的半导体存储器件，其中，所述电容器中的每一个包括：
筒形存储节点，其耦接至所述有源层的所述第二端的端部，
电介质层，其在所述存储节点之上，以及
板节点，其在所述电介质层之上。
27.根据权利要求16所述的半导体存储器件，其中，所述衬底包括：
外围电路部分，其适用于控制所述存储单元。
CN202210209931.7A 2021-03-05 2022-03-04 半导体存储器件 Pending CN115020410A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210029443A KR20220125512A (ko) 2021-03-05 2021-03-05 반도체 메모리 장치
KR10-2021-0029443 2021-03-05

Publications (1)

Publication Number Publication Date
CN115020410A true CN115020410A (zh) 2022-09-06

Family

ID=83067945

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210209931.7A Pending CN115020410A (zh) 2021-03-05 2022-03-04 半导体存储器件

Country Status (3)

Country Link
US (1) US11864374B2 (zh)
KR (1) KR20220125512A (zh)
CN (1) CN115020410A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024055422A1 (zh) * 2022-09-15 2024-03-21 长鑫存储技术有限公司 半导体结构及其形成方法、半导体结构的操作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220125512A (ko) * 2021-03-05 2022-09-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20220149216A (ko) * 2021-04-30 2022-11-08 에스케이하이닉스 주식회사 메모리 셀 및 그를 구비한 반도체 메모리 장치
US11974424B2 (en) * 2021-11-30 2024-04-30 Winbond Electronics Corp. Memory device and method of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558010B1 (ko) * 2004-04-14 2006-03-06 삼성전자주식회사 금속 전극을 갖는 캐패시터 및 그 제조방법
US7504329B2 (en) * 2005-05-11 2009-03-17 Interuniversitair Microelektronica Centrum (Imec) Method of forming a Yb-doped Ni full silicidation low work function gate electrode for n-MOSFET
KR20140048654A (ko) * 2012-10-16 2014-04-24 삼성전자주식회사 반도체 소자
WO2014061535A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20180212166A1 (en) * 2015-07-15 2018-07-26 Merck Patent Gmbh Composition comprising organic semiconducting compounds
CN111052377B (zh) 2017-09-06 2023-09-22 美光科技公司 包括绝缘材料和存储器单元的垂直交替层的存储器阵列以及形成存储器阵列的方法
US11145737B2 (en) * 2017-09-26 2021-10-12 Intel Corporation Selector devices
US10535659B2 (en) 2017-09-29 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor memory devices
US11043497B1 (en) * 2019-12-19 2021-06-22 Micron Technology, Inc. Integrated memory having non-ohmic devices and capacitors
KR20220050615A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11735647B2 (en) * 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
KR20220125512A (ko) * 2021-03-05 2022-09-14 에스케이하이닉스 주식회사 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024055422A1 (zh) * 2022-09-15 2024-03-21 长鑫存储技术有限公司 半导体结构及其形成方法、半导体结构的操作方法

Also Published As

Publication number Publication date
US20220285353A1 (en) 2022-09-08
KR20220125512A (ko) 2022-09-14
US11864374B2 (en) 2024-01-02

Similar Documents

Publication Publication Date Title
CN113889473A (zh) 存储器件
US11864374B2 (en) Semiconductor memory device
US20230125896A1 (en) Semiconductor device and method for fabricating the same
CN114975616A (zh) 存储单元和具有该存储单元的半导体存储器件
US20240064959A1 (en) Semiconductor device and method for fabricating the same
US20220352169A1 (en) Memory cell and semiconductor memory device with the same
US11832436B2 (en) Semiconductor memory device and method for fabricating the same
US20240196592A1 (en) Semiconductor device and method for fabricating the same
US20230397403A1 (en) Semiconductor device and method for fabricating the same
US20230048424A1 (en) Semiconductor device and method for fabricating the same
US12010829B2 (en) Memory cell and semiconductor memory device with the same
US20220399340A1 (en) Semiconductor memory device
US20240188283A1 (en) Semiconductor device and method for fabricating the same
US20230217644A1 (en) Semiconductor device and method for fabricating the same
US20230217645A1 (en) Semiconductor device and method for fabricating the same
US20230413573A1 (en) Semiconductor device and method for fabricating the same
US20220399341A1 (en) Memory cell and semiconductor memory device with the same
US20230207460A1 (en) Semiconductor device
US20230413517A1 (en) Semiconductor device and method for fabricating the same
US20230255015A1 (en) Semiconductor device and method for fabricating the same
US20240049482A1 (en) Semiconductor device and method for fabricating the same
US20230422476A1 (en) Semiconductor device
CN117529088A (zh) 半导体装置及其制造方法
CN116634762A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination