KR100558010B1 - 금속 전극을 갖는 캐패시터 및 그 제조방법 - Google Patents

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Abstract

금속 전극을 갖는 캐패시터 및 그 제조방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막내에 상기 층간절연막을 관통하는 콘택 플러그를 형성한다. 상기 콘택 플러그 및 상기 층간절연막을 갖는 반도체기판 상에 산화방지막 및 몰딩막을 차례로 형성한다. 상기 몰딩막을 패터닝하여 상기 콘택 플러그 상의 상기 산화방지막을 노출시키는 제 1 하부전극 콘택홀을 형성한다. 상기 제 1 하부전극 콘택홀의 측벽을 덮는 전극막 패턴을 형성한다. 상기 전극막 패턴에 의해 노출된 상기 산화방지막을 식각하여 상기 콘택 플러그를 노출시키는 제 2 하부전극 콘택홀을 형성한다. 상기 제 2 하부전극 콘택홀의 내벽을 덮는 실린더형의 도전막 패턴 및 상기 도전막 패턴에 의해 둘러싸여진 공간을 채우는 희생막 패턴을 형성한다.
MIM 캐패시터, 금속 전극, 도전막 패턴, CVD, ALD, PVD

Description

금속 전극을 갖는 캐패시터 및 그 제조방법{capacitor device having metal electrode and fabrication method thereof}
도 1 내지 도 9는 본 발명의 실시예에 따른 캐패시터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 금속 전극을 갖는 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM;dynamic random access memory)은 단위 셀의 캐패시터에 데이터를 저장하는 메모리 장치이다. 즉, 상기 디램의 단위 셀은 직렬연결된 하나의 억세스 트랜지스터 및 하나의 셀 캐패시터로 구성된다. 그러나, 디램의 집적도가 증가함에 따라 단위 셀의 면적도 급격하게 줄어들어 캐패시터의 정전 용량이 감소하게 된다. 이러한 캐패시터의 정전 용량은 데이터의 저장 능력을 의미하며 정전용량이 작은 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 한다. 따라서, 고성능 디램을 구현하기 위해서는 상기 캐패시터의 용량을 증가시켜야 한다.
종래에는 캐패시터 용량을 확보하기 위한 일환으로, 높은 유전 상수를 가지는 물질, 예컨대, Ta2O5 나 BST((Ba,Sr)TiO3)와 같은 물질을 유전체막으로 사용하고 있다. 그러나, 상기 유전체막을 사용할 경우 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기가 어렵게 된다. 왜냐하면, 유전체막의 두께가 감소하게 되면, 터널링이 발생하여 누설 전류가 발생되기 때문이다. 이에 따라, 고유전체막 또는 강유전체막을 유전체막으로 사용하는 경우, 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속이 캐패시터 전극 물질로 이용되고 있다. 그 중, 루테늄은 산소를 포함한 플라즈마에 의하여 쉽게 식각되는 특징을 지니므로, MIM(metal-insulator-metal) 캐패시터의 하부 및 상부 전극으로 주로 이용되고 있다.
그러나, 상기 MIM(metal-insulator-metal) 캐패시터에서 루테늄과 같은 금속막을 하부전극으로 사용하는 경우 루테늄 증착 시 스텝 커버리지를 좋게 하기 위해 CVD(chemical vapor depositon) 또는 ALD(atomic layer deposition) 방법을 이용하여 하부전극을 형성하게 된다. 상기 CVD 또는 ALD 방법은 morphology등의 막의 특성을 좋게 하기 위해서는 공정가스로 산소를 첨가하게 된다. 그러나 산소를 포함한 하부전극막은 콘택 플러그와 접촉한 계면에서 상기 콘택 플러그 표면을 산화시키게 된다. 이에 따라, 계면에서 산화반응이 일어나게 되어 콘택 저항이 증가하는 문제가 발생하게 된다.
따라서, 하부전극과 콘택 플러그와의 계면반응을 방지하여 콘택 저항의 증 가를 방지할 수 있는 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 하부전극을 루테늄, 백금 또는 이리듐과 같은 귀금속막으로 형성할 때 발생하는 콘택 플러그와의 계면저항 증가 문제를 해결하기에 적합한 캐패시터 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들은 금속 전극을 갖는 캐패시터를 제공한다. 상기 캐패시터는 반도체기판 상에 층간절연막이 구비되는 것을 포함한다. 상기 층간절연막을 관통하는 콘택 플러그가 배치된다. 상기 콘택 플러그 및 상기 층간절연막을 덮는 산화방지막이 배치된다. 상기 산화방지막을 관통하여 상기 콘택 플러그와 접촉하는 도전막 패턴이 배치된다. 상기 도전막 패턴의 외측벽을 둘러싸고 상기 산화방지막 상에 위치하는 전극막 패턴이 배치된다.
상기 도전막 패턴은 상기 전극막 패턴의 내측벽 전체를 덮을 수도 있다. 상기 전극막 패턴의 내측벽 상의 상기 도전막 패턴은 상기 콘택 플러그 상의 상기 도전막 패턴보다 얇은 것이 바람직하다.
상기 전극막 패턴 및 상기 도전막 패턴은 귀금속막인 것이 바람직하다. 상기 귀금속막은 루테늄, 백금 또는 이리듐일 수 있다.
상기 층간절연막 및 상기 산화방지막 사이에 어텍방지막이 배치될 수 있다.
상기 산화방지막 상에 적층되고 상기 전극막 패턴의 외측벽의 하부영역을 둘러싸는 지지막이 배치될 수 있다.
상기 산화방지막은 실리콘 질화막일 수 있다.
본 발명의 다른 실시예들은 금속 전극을 갖는 캐패시터의 제조방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막내에 상기 층간절연막을 관통하는 콘택 플러그를 형성한다. 상기 콘택 플러그 및 상기 층간절연막을 갖는 반도체기판 상에 산화방지막 및 몰딩막을 차례로 형성한다. 상기 몰딩막을 패터닝하여 상기 콘택 플러그 상의 상기 산화방지막을 노출시키는 제 1 하부전극 콘택홀을 형성한다. 상기 제 1 하부전극 콘택홀의 측벽을 덮는 전극막 패턴을 형성한다. 상기 전극막 패턴에 의해 노출된 상기 산화방지막을 식각하여 상기 콘택 플러그를 노출시키는 제 2 하부전극 콘택홀을 형성한다. 상기 제 2 하부전극 콘택홀의 내벽을 덮는 실린더형의 도전막 패턴 및 상기 도전막 패턴에 의해 둘러싸여진 공간을 채우는 희생막 패턴을 형성한다.
상기 전극막 패턴 및 상기 도전막 패턴은 귀금속막으로 형성하는 것이 바람직하다. 상기 귀금속막은 루테늄, 백금 또는 이리듐으로 형성할 수 있다.
상기 전극막 패턴은 하부전극막 패턴 또는 하부전극 씨드막 패턴 및 하부전극막 패턴으로 형성될 수 있다.
상기 하부전극막 패턴은 CVD 또는 ALD 방법을 사용하여 형성할 수 있다. 상기 CVD 및 상기 ALD 방법은 각각 PECVD(plasma enhanced CVD) 및 plasma ALD 방법일 수 있다.
상기 하부전극 씨드막 패턴은 PVD 방법을 사용하여 형성할 수 있다.
상기 도전막 패턴은 PVD 방법을 사용하여 형성할 수 있다.
상기 층간절연막을 형성한 후 콘택 플러그를 형성하기 전에, 상기 층간절연막 상에 어텍방지막을 형성할 수 있다. 그 후, 상기 콘택 플러그는 상기 층간절연막 및 상기 어텍방지막을 관통하도록 형성한다.
상기 산화방지막 상에 몰딩막을 형성하기 전에, 상기 산화방지막 상에 지지막을 형성할 수 있다. 그 후, 상기 제 1 하부전극 콘택홀은 상기 몰딩막 및 상기 지지막을 패터닝하여 상기 콘택 플러그 상의 상기 산화방지막을 노출시키도록 형성한다.
상기 산화방지막은 실리콘 질화막으로 형성할 수 있다.
상기 콘택 플러그는 TiN 또는 W 물질로 형성하거나 또는 이들의 조합으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 캐패시터의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 층간절연막(15)을 형성한다. 상기 층 간절연막(15) 상에 어텍방지막(17)을 형성할 수 있다. 상기 어텍방지막(17) 및 층간절연막(15)을 패터닝하여 상기 어텍방지막(17) 및 상기 층간절연막(15)을 관통하는 콘택 홀을 형성한다. 그 후, 상기 콘택 홀 내부를 채우는 콘택 플러그(20)를 형성한다. 상기 콘택 플러그(20)는 TiN 또는 W 물질로 형성하거나 또는 이들의 조합으로 형성할 수 있다. 상기 어텍방지막(17)은 상기 콘택 플러그(20)에 대하여 우수한 접착력을 갖는 물질막, 예컨대 탄탈늄 산화막으로 형성할 수 있다. 따라서, 상기 어텍방지막(17)은 이 후 습식식각 공정에서 상기 콘택 플러그 측벽을 타고 식각용액이 흘러들어가 상기 층간절연막(15)이 식각되는 현상을 방지하기 위한 역할을 수행한다.
상기 콘택 플러그(20)를 갖는 반도체기판 상에 산화방지막(25)을 형성한다. 상기 산화방지막(25)은 실리콘 질화막으로 형성할 수 있다. 상기 산화방지막(25) 상에 지지막(27)을 형성한다. 상기 지지막(27) 상에 몰딩막(30)을 형성한다. 상기 몰딩막(30)은 산화막, BPSG 또는 PSG로 형성할 수 있다. 상기 지지막(27)은 상기 몰딩막(30)과 비교하여 습식식각 선택비가 높은 막으로 형성하는 것이 바람직하다. 상기 지지막(27)은 탄탈늄 산화막으로 형성할 수 있다.
도 2를 참조하면, 상기 몰딩막(30) 및 상기 지지막(27)을 패터닝하여 상기 콘택 플러그(20) 상부 부분에 위치하는 산화방지막(25)의 일부영역을 노출시키는 제 1 하부전극 콘택홀(35)을 형성한다. 상기 제 1 하부전극 콘택홀(35)을 갖는 반도체기판 상에 PVD 방법을 이용하여 하부전극 씨드막(38)을 형성할 수 도 있다. 상기 하부전극 씨드막(38)은 이후 공정에서, 하부전극막을 CVD 또는 ALD 방법으로 형 성할 때 상기 하부전극막의 씨드 역할을 하기 위해 매우 얇게 형성하는 막이다. 상기 하부전극 씨드막(38)은 귀금속막으로 형성하는 것이 바람직하다. 상기 귀금속막은 루테늄, 백금 또는 이리듐으로 형성할 수 있다.
도 3을 참조하면, 상기 하부전극 씨드막(38)을 갖는 반도체기판 상에 콘포말한 하부전극막(40)을 형성한다. 상기 하부전극막(40)은 귀금속막으로 형성하는 것이 바람직하다. 상기 귀금속막은 루테늄, 백금 또는 이리듐으로 형성할 수 있다. 상기 하부전극막(40)은 CVD 또는 ALD 방법을 사용하여 형성하는 것이 바람직하다. 상기 CVD 및 ALD 방법은 각각 PECVD 및 plasma ALD 방법일 수 있다. 상기 하부전극막(40)은 CVD 또는 ALD 방법에 의해 형성될 경우 상기 제 1 하부전극 콘택홀(35)의 바닥과 측벽에 균일한 두께로 형성될 수 있다.
CVD 또는 ALD 방법을 사용하여 귀금속막으로 상기 하부전극막(40)을 형성할 경우, 공정가스로 산소가 포함되어 있어야 우수한 막질을 얻을 수 있다. 그러나, 이 경우 상기 하부전극막(40)이 산소를 포함하고 있게 되어 상기 콘택 플러그(20)와 접촉되었을 경우 계면에 산화막이 형성되어 소자의 콘택 저항을 급격히 증가시키게 된다. 예를 들어, 상기 콘택 플러그(20)가 TiN막으로 형성되었다면 상기 하부전극막(40)이 함유하고 있는 산소에 의해 상기 계면에서 TiO2 산화막이 형성될 것이다. 따라서, 본 발명에서는 산소를 포함하는 상기 하부전극막(40)이 상기 콘택 플러그(20)와 접촉하지 않도록 한다.
도 4를 참조하면, 상기 하부전극막(40) 및 상기 하부전극 씨드막(38)을 에치 백하여 상기 몰딩막(30) 및 상기 산화방지막(25)을 노출시킨다. 그 결과, 상기 제 1 하부 전극 콘택홀(35)의 내측벽 상에 하부전극 씨드막 패턴(38a) 및 하부전극막 패턴(40a)이 잔존한다. 상기 하부전극 씨드막 패턴(38a) 및 상기 하부전극막 패턴(40a)은 전극막 패턴(41)을 구성한다. 계속해서, 상기 노출된 산화방지막(25)을 식각하여 상기 콘택 플러그(20)를 노출시키는 제 2 하부전극 콘택홀(42)을 형성한다. 이에 따라, 상기 전극막 패턴(41)은 상기 산화방지막(25)에 의해 상기 콘택 플러그(20)로부터 이격된다.
도 5를 참조하면, 상기 제 2 하부전극 콘택홀(42)을 갖는 반도체기판 상에 콘포말한 도전막(45)을 형성한다. 상기 도전막(45)은 귀금속막으로 형성하는 것이 바람직하다. 상기 귀금속막은 루테늄, 백금 또는 이리듐일 수 있다. 상기 도전막(45)은 PVD 방법을 사용하여 형성하는 것이 바람직하다. 상기 PVD 방법은 sputtering 방법일 수 있다. 상기 sputtering 방법을 사용하여 상기 도전막(45)을 형성하게 되면, sputtering 증착 방법 특성 상 스텝 커버리지가 좋지 않기 때문에, 상기 몰딩막(30)의 상부 및 상기 제 2 하부전극 콘택홀(42) 바닥에는 상기 도전막이 상대적으로 두껍게 형성되며, 상기 제 2 하부전극 콘택홀(42)의 측벽에는 상대적으로 매우 얇게 형성된다. 상기 제 2 하부전극 콘택홀(42) 바닥을 채우는 상기 도전막(45)은 상기 산화방지막(25)의 두께보다 두껍게 형성하여, 상기 바닥을 채우는 도전막의 측벽(B)과 상기 전극막 패턴(41)이 전기적으로 접속되도록 형성한다. 상기 제 2 하부전극 콘택홀(42) 측벽을 덮는 도전막(A)은 공정 조건에 따라 증착이 되지 않거나 매우 얇을 수도 있다. 상기 sputtering 방법을 이용하여 루테늄, 백금 또는 이리듐과 같은 귀금속막으로 상기 도전막(45)을 형성할 경우 공정가스로 아르곤을 사용하여 형성할 수 있다. 따라서 상기 도전막(45)은 산소를 포함하지 않게 된다. 상기 도전막(45)은 상기 콘택 플러그(20)와 접촉하도록 형성된다. 따라서, 이 후 열처리 공정단계에서 상기 도전막(45)은 산소를 포함하고 있지 않기 때문에 상기 콘택 플러그(20)와의 계면에서 산화반응과 같은 계면반응이 발생하지 않게 된다. 이에 따라, 콘택 저항 증가 현상이 발생하지 않게 된다.
도 6을 참조하면, 상기 도전막(45)을 갖는 반도체기판 상에 제 2 하부전극 콘택홀(42)을 채우는 희생막(50)을 형성한다. 상기 희생막(50)은 산화막, BPSG 또는 PSG막으로 형성할 수 있다.
도 7을 참조하면, 상기 몰딩막(30) 상부영역에 형성되어 있는 상기 도전막(45)이 노출될 때까지 상기 희생막(50)을 건식식각한다. 그 후, 상기 몰딩막(30)이 노출될 때까지 상기 도전막(45) 및 희생막(50)을 에치백하거나 또는 평탄화시킨다. 그 결과, 상기 제 2 하부전극 콘택홀(42) 측벽과 바닥을 덮는 도전막 패턴(45a) 및 상기 도전막 패턴(45a) 내부를 채우는 희생막 패턴(50a)이 형성된다.
도 8을 참조하면, 상기 몰딩막(30) 및 희생막 패턴(50a)을 제거하여 상기 전극막 패턴(41)의 외측벽(outer sidewall) 및 상기 도전막 패턴(45a)의 내벽(inner wall)을 노출시킨다. 그 결과, 상기 콘택 플러그(20) 상에 상기 전극막 패턴(41) 및 상기 도전막 패턴(45a)을 포함하는 실린더형의 하부전극이 형성된다. 이 경우에, 상기 전극막 패턴(41)의 외측벽의 하부영역을 둘러싸는 상기 지지막(27)은 상 기 전극막 패턴(41), 즉 상기 하부전극이 쓰러지는 것을 방지할 수 있다. 즉, 상기 지지막(27)을 형성하면, 서로 이웃하는 상기 하부전극들 사이의 전기적인 단락(electrical short)에 기인하는 오동작(malfunction)을 방지할 수 있다.
이에 더하여, 상기 어텍방지막(17)을 상기 콘택 플러그(20)에 대하여 우수한 접착력을 갖는 물질막, 예컨대 탄탈늄 산화막으로 형성하는 경우에, 상기 어텍방지막(17)은 상기 몰딩막(30) 및 상기 희생막 패턴(50a)을 제거하기 위한 상기 습식식각 공정 동안 습식식각 용액(wet etchant)이 상기 층간절연막(15) 내로 침투하는 것을 방지한다. 이에 따라, 상기 층간절연막(15)은 상기 어텍방지막(17)의 존재에 기인하여 상기 습식식각 공정 동안 손상되지 않을 수 있다.
다른 방법으로(alternatively), 상기 습식식각 공정은 상기 희생막 패턴(50a)만을 선택적으로 제거할 수 있다. 이 경우에, 상기 하부전극의 내벽만이 노출되어 오모한(concave) 하부전극을 형성한다. 이와는 반대로, 상기 습식식각 공정은 상기 몰딩막(30)만을 제거할 수 도 있다. 이 경우에, 상기 하부전극의 외측벽만이 노출되어 스택(stack)형의 하부전극, 즉 박스형의 하부전극을 형성한다.
도 9를 참조하면, 상기 실린더형의 하부전극을 갖는 반도체 기판 상에 콘포말한 유전체막(55)을 형성한다. 상기 유전체막(55)은 Ta2O5막 또는 BST((Ba,Sr)TiO3)막으로 형성할 수 있다. 상기 유전체막(55)의 특성을 향상시키기 위해 상기 유전체막(55)을 열처리하거나 또는 플라즈마 처리를 행할 수 도 있다. 상기 유전체막(55)을 갖는 반도체 기판 상에 상부전극(60)을 형성한다. 상기 상부 전극(60)은 귀금속막, 즉 루테늄, 백금 또는 이리듐으로 형성할 수 있다.
도 9를 다시 참조하여 본 발명의 다른 실시예에 따른 캐패시터를 설명하기로 한다.
도 9를 참조하면, 반도체기판(10) 상에 층간절연막(15)이 배치된다. 상기 층간절연막(15)은 산화막, BPSG(Borophosphosilicate glass) 또는 PSG(Phosphosilic ate glass)일 수 있다. 상기 층간절연막(15) 상에 어텍방지막(17)이 배치될 수 있다. 상기 어텍방지막(17)은 탄탈늄 산화막일 수 있다. 상기 어텍방지막(17)은 습식식각 공정에서 용액의 침투에 의해 상기 층간절연막(15)이 손상되는 것을 방지하기 위해 배치된다. 상기 층간절연막(15) 내에 상기 어텍방지막(17) 및 상기 층간절연막(15)을 관통하면서 상기 반도체기판과 접속하는 콘택 플러그(20)가 배치된다. 상기 콘택 플러그(20)는 TiN 또는 W 이거나 또는 이들의 조합으로 이루어질 수 있다. 상기 콘택 플러그(20)를 갖는 반도체기판 상에 상기 콘택 플러그(20)의 소정영역을 노출시키는 산화방지막(25)이 배치된다. 상기 산화방지막(25)은 실리콘 질화막일 수 있다.
상기 산화방지막(25)에 의해 노출된 상기 콘택 플러그(20) 상에 도전막 패턴(45a)이 배치된다. 상기 도전막 패턴(45a)은 귀금속막인 것이 바람직하다. 상기 귀금속막은 루테늄, 백금 또는 이리듐일 수 있다. 상기 도전막 패턴(45a)은 상기 산화방지막(25)의 두께보다 두껍게 배치된다. 상기 산화방지막(25) 상에 상기 도전막 패턴(45a)의 외측벽을 둘러싸는 전극막 패턴(41)이 배치된다. 상기 전극막 패턴(41)은 하부전극 씨드막 패턴(38a) 및 하부전극막 패턴(40a)으로 구성된다. 상 기 전극막 패턴(41)은 귀금속막인 것이 바람직하다. 상기 귀금속막은 루테늄, 백금 또는 이리듐일 수 있다. 상기 도전막 패턴의 일부분(A)은 상기 전극막 패턴(41)의 내측벽을 콘포말하게 둘러싸면서 배치될 수 도 있다. 이때, 상기 전극막 패턴(41)의 내측벽을 콘포말하게 둘러싸면서 배치된 도전막 패턴 일부분(A)의 두께는 상기 콘택 플러그(20) 상에 배치된 도전막 패턴(45a)의 두께의 십분의 일 이하인 것이 바람직하다.
상기 산화방지막(25) 상에 상기 전극막 패턴(41)의 외측벽 하부를 둘러싸는 지지막(27)이 배치될 수 있다. 상기 지지막(27)은 상기 전극막 패턴(41)의 하부를 지지해주어 상기 전극막 패턴(41)이 쓰러져 발생하는 전극들 사이의 전기적인 단락(electrical short) 현상을 방지하는 역할을 한다. 상기 지지막(27)은 실리콘 산화막과 비교하여 습식식각 선택비가 매우 높은 막인 것이 바람직하다. 상기 지지막은 탄탈늄 산화막일 수 있다.
상기 전극막 패턴(41)을 갖는 반도체 기판 상에 콘포말한 유전체막(55)이 배치된다. 상기 유전체막(55)은 Ta2O5막 또는 BST((Ba,Sr)TiO3)막 일 수 있다. 상기 유전체막(55)을 갖는 반도체 기판 상에 상부전극(60)이 배치된다. 상기 상부전극(60)은 귀금속막, 즉 루테늄, 백금 또는 이리듐일 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 하부전극을 루테늄, 백금 또는 이리듐과 같은 귀금속막으로 형성하며 이때 발생하는 콘택 플러그와의 계면저항 증가 문제를 해결하기 위해 하부전극을 형성할 때 두 단계로 형성한다. 먼저, 상부로 솟아있는 하부전극막 패턴들은 CVD 또는 ALD 방법을 이용하여 형성하며, 두 번째로는 콘택 플러그와 접촉하는 도전막 패턴은 PVD 방법을 이용하여 형성한다. 상기 PVD 방법에 의해 형성된 도전막 패턴은 산소를 포함하지 않게 되어 콘택 플러그와의 계면에서 계면반응을 방지할 수 있게 된다.

Claims (20)

  1. 반도체기판 상에 형성된 층간절연막;
    상기 층간절연막을 관통하는 콘택 플러그;
    상기 콘택 플러그 및 상기 층간절연막을 덮는 산화방지막;
    상기 산화방지막을 관통하여 상기 콘택 플러그와 접촉하는 도전막 패턴; 및
    상기 도전막 패턴의 외측벽을 둘러싸고 상기 산화방지막 상에 위치하는 전극막 패턴을 포함하는 캐패시터.
  2. 제 1 항에 있어서,
    상기 도전막 패턴은 상기 전극막 패턴의 내측벽 전체를 덮는 것을 특징으로 하는 캐패시터.
  3. 제 2 항에 있어서,
    상기 전극막 패턴의 내측벽 상의 상기 도전막 패턴은 상기 콘택 플러그 상의 상기 도전막 패턴보다 얇은 것을 특징으로 하는 캐패시터.
  4. 제 1 항에 있어서,
    상기 전극막 패턴 및 상기 도전막 패턴은 귀금속막인 것을 특징으로 하는 캐패시터.
  5. 제 4 항에 있어서,
    상기 귀금속막은 루테늄, 백금 또는 이리듐인 것을 특징으로 하는 캐패시터.
  6. 제 1 항에 있어서,
    상기 층간절연막 및 상기 산화방지막 사이에 개재된 어텍방지막을 더 포함하는 캐패시터.
  7. 제 1 항에 있어서,
    상기 산화방지막 상에 적층되고 상기 전극막 패턴의 외측벽의 하부영역을 둘러싸는 지지막을 더 포함하는 것을 특징으로 하는 캐패시터.
  8. 제 1 항에 있어서,
    상기 산화방지막은 실리콘 질화막인 것을 특징으로 하는 캐패시터.
  9. 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하는 콘택 플러그를 형성하고,
    상기 콘택 플러그 및 상기 층간절연막를 갖는 반도체기판 상에 산화방지막 및 몰딩막을 차례로 형성하고,
    상기 몰딩막을 패터닝하여 상기 콘택 플러그 상의 상기 산화방지막을 노출시 키는 제 1 하부전극 콘택홀을 형성하고,
    상기 제 1 하부전극 콘택홀의 측벽을 덮는 전극막 패턴을 형성하고,
    상기 전극막 패턴에 의해 노출된 상기 산화방지막을 식각하여 상기 콘택 플러그를 노출시키는 제 2 하부전극 콘택홀을 형성하고,
    상기 제 2 하부전극 콘택홀의 내벽을 덮는 실린더형의 도전막 패턴 및 상기 도전막 패턴에 의해 둘러싸여진 공간을 채우는 희생막 패턴을 형성하는 것을 포함하는 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 전극막 패턴 및 상기 도전막 패턴은 귀금속막으로 형성하는 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 귀금속막은 루테늄, 백금 또는 이리듐으로 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  12. 제 9 항에 있어서,
    상기 전극막 패턴은 하부전극막 패턴 또는 하부전극 씨드막 패턴 및 하부전극막 패턴으로 형성된 것을 특징으로 하는 캐패시터 제조방법.
  13. 제 12 항에 있어서,
    상기 하부전극막 패턴은 CVD 또는 ALD 방법을 사용하여 형성하는 캐패시터 제조방법.
  14. 제 13 항에 있어서,
    상기 CVD 및 상기 ALD 방법은 각각 PECVD(plasma enhanced CVD) 및 plasma ALD 방법인 캐패시터 제조방법.
  15. 제 12 항에 있어서,
    상기 하부전극 씨드막 패턴은 PVD 방법을 사용하여 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  16. 제 9 항에 있어서,
    상기 도전막 패턴은 PVD 방법을 사용하여 형성하는 캐패시터 제조방법.
  17. 제 9 항에 있어서,
    상기 층간절연막을 형성한 후 콘택 플러그를 형성하기 전에,
    상기 층간절연막 상에 어텍방지막을 형성하는 것을 더 포함하되,
    상기 콘택 플러그는 상기 층간절연막 및 상기 어텍방지막을 관통하도록 형성되는 것을 특징으로 하는 캐패시터 제조방법.
  18. 제 9 항에 있어서,
    상기 산화방지막 상에 몰딩막을 형성하기 전에,
    상기 산화방지막 상에 지지막을 형성하는 것을 더 포함하되,
    상기 제 1 하부전극 콘택홀은 상기 몰딩막 및 상기 지지막을 패터닝하여 상기 콘택 플러그 상의 상기 산화방지막을 노출시키도록 형성되는 것을 특징으로 하는 캐패시터 제조방법.
  19. 제 9 항에 있어서,
    상기 산화방지막은 실리콘 질화막으로 형성하는 캐패시터 제조방법.
  20. 제 9 항에 있어서,
    상기 콘택 플러그는 TiN 또는 W 물질로 형성하거나 또는 이들의 조합으로 형성하는 캐패시터 제조방법.
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