KR100534100B1 - 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들 - Google Patents

콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들 Download PDF

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Abstract

콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을 형성하는 반도체 소자의 제조 방법을 제공한다. 이 방법은, 반도체 기판 상에 형성된 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두 개의 콘택 플러그들을 형성하는 것을 포함한다. 상기 콘택 플러그는 상기 층간절연막 보다 높은 상부면 및 상부 측벽을 갖는다. 상기 콘택 플러그들 및 상기 층간절연막을 덮는 식각정지막 및 주형막을 형성하고, 상기 주형막을 선택적으로 식각하여 개구부를 갖는 주형패턴을 형성한다. 상기 개구부의 저면은 상기 콘택 플러그 상부면 상의 상기 식각정지막을 노출시키는 중심영역 및 상기 중심영역으로부터 연장되어 상기 층간절연막 상의 상기 식각정지막으로부터 이격되는 주변영역을 갖는다. 다음으로, 상기 개구부 저면에 노출된 상기 식각정지막을 식각하여 상기 콘택 플러그의 상부면을 노출시킨다. 상기 개구부 내에 상기 콘택 플러그와 접하는 전하저장전극을 형성한다. 상기 주형패턴을 제거하여 상기 전하저장전극을 노출시킨다.

Description

콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을 형성하는 반도체 소자의 제조 방법들{Methods of fabricating a semiconductor device by exposing upper sidewall of contact plug to form a charge storage electrode}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게는 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을 형성하는 반도체 소자의 제조 방법들에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 집적에서 가장 문제가 되는 공정 중의 하나가 캐패시터 형성 공정이다. 주어진 작은 면적에서 원하는 정전용량을 얻을 수 있는 캐패시터를 구현하기 위해 많은 노력이 이루어지고 있다.
캐패시터의 정전용량은 캐패시터의 면적과 유전막의 유전률에 의해 결정된다. 캐패시터의 면적은 스토리지 전극(storage electrode)과 플레이트 전극(plate electrode) 사이의 유전막의 유효면적을 의미한다. 캐패시터의 정전용량의 크기는 유전막의 유효면적에 비례한다. 한편, 종래 캐패시터의 유전막으로 이용되는 NO(nitride-oxide) 유전막을 대체하여 Ta2O5, Al2O3, BST((Ba, Sr)TiO3)와 같은 고유전막이 개발된 바 있다. 그러나, 이러한 고유전막의 이용에는 금속 전극의 채용이 수반되는데, 금속전극을 이용하는데는 여러 어려움이 따르고 있다.
이에 따라 전하저장전극의 구조 변형을 통해 유전막의 유효 면적을 증가시키는 방법에 대한 지속적인 연구가 진행되고 있다.
"다층 부분 희생 적층막을 이용한 컵 형상의 디램 캐패시터 제조 공정(Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack)"이라는 제목의 미국 특허공보 US 5,597,756호에서 파잔(Fazan) 등은 3차원 구조의 전극 구조를 게시한 바 있다.
이하 도 1a 및 도 1b를 참조하여 3차원 전극을 갖는 반도체 소자의 제조 방법을 설명한다.
도 1a를 참조하면, 캐패시터 콘택 플러그들(15)을 포함하는 하부구조가 형성된 반도체 기판(10)을 층간절연막(16)으로 덮고, 상기 층간절연막(16) 상에 식각정지 패턴(17) 및 주형패턴(molding pattern)을 형성하여 상기 캐패시터 콘택 플러그(15) 및 그 주변의 상기 층간절연막(16)을 노출시킨다. 상기 식각정지 패턴(17)은 상기 주형패턴(18)을 제거하기 위한 식각 과정에서 상기 층간절연막(16)이 손상되는 것을 방지하기 위하여 형성한다.
한편, 상기 하부구조는 랜딩 플러그들(landing plugs, 14), 게이트 전극들(11) 및 마스크 절연막들(12)을 포함한다. 상기 캐패시터 콘택 플러그들(15)은 상기 랜딩 플러그들(14)을 통하여 상기 반도체 기판(10)에 연결된다. 상기 랜딩 플러그들(14)은 게이트 전극(11) 및 마스크 절연막(12)의 측벽들을 덮는 스페이서 절연막들(13) 사이에 노출된 상기 반도체 기판(10)에 연결된다.
평탄화를 위하여 플로우(flow) 특성이 양호한 물질로 상기 층간절연막(16)을 형성하여 전술한 하부구조를 갖는 반도체 기판(10)을 덮는다. 플로우 특성이 양호한 층간절연막(16)은 통상 높은 습식식각률을 갖는다. 예로서, 상기 층간절연막(16)을 이루는 물질의 식각률은 상기 주형패턴(18)을 이루는 물질의 식각률 보다 높다. 그에 따라, 상기 주형패턴(18) 형성 후 실시되는 세정 공정에서 상기 캐패시터 콘택 플러그(15) 주변에 노출된 상기 층간절연막(16)의 습식식각이 상대적으로 빨리 일어나 식각정지 패턴(17) 아래에 언더컷(U)이 형성된다. 이웃하는 캐패시터 콘택 플러그들(15) 사이의 층간절연막(16) 내에 과도하게 언더컷(U)이 형성될 경우 이웃하는 전하저장전극이 연결되는 문제점이 발생한다.
즉, 도 1b에 보이는 바와 같이 실린더형 전하저장전극들(19)은 상기 주형패턴(18)의 내벽 및 상기 캐패시터 콘택 플러그(15)를 덮는 전도막 패턴을 형성하고 상기 주형패턴(18)을 제거함으로써 얻어진다. 전술한 바와 같이 언더컷(U)이 형성될 경우, 상기 전하저장전극들(19)을 형성하기 위한 전도막 증착 과정에서 상기 언더컷(U)의 내벽도 전도막으로 덮여진다. 이에 따라, 도 1b에 보이는 바와 같이 이웃하는 전하저장전극들(19)의 연결(A)이 발생하게 되어, 소자의 신뢰성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는, 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을 형성하는 반도체 소자의 제조 방법들을 제공하는데 있다.
본 발명의 일실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두개의 콘택 플러그들을 형성하는 것을 포함한다. 상기 콘택 플러그는 상기 층간절연막 보다 높은 상부면 및 상부 측벽을 갖는다. 상기 콘택 플러그들 및 상기 층간절연막을 덮는 식각정지막을 형성한다. 상기 식각정지막 상에 주형막을 형성한다. 상기 주형막을 선택적으로 식각하여 개구부를 갖는 주형패턴을 형성한다. 상기 개구부의 저면은 상기 콘택 플러그 상부면 상의 상기 식각정지막을 노출시키는 중심영역 및 상기 중심영역으로부터 연장되어 상기 층간절연막 상의 상기 식각정지막으로부터 이격되는 주변영역을 갖는다. 상기 개구부 저면에 노출된 상기 식각정지막을 식각하여 상기 콘택 플러그의 상부면을 노출시킨다. 상기 개구부 내에 상기 콘택 플러그와 접하는 전하저장전극을 형성한다. 상기 주형패턴을 제거하여 상기 전하저장전극을 노출시키어, 상기 전하저장전극과 상기 층간절연막 상의 상기 식각정지막 사이에 공간을 마련한다.
본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두개의 콘택 플러그들을 형성한다. 상기 콘택 플러그 및 상기 층간절연막을 덮는 식각정지막을 형성한다. 상기 식각정지막 상에 주형막을 형성한다. 상기 주형막 및 상기 식각정지막을 선택적으로 식각하여 상기 주형막 및 상기 식각정지막을 통과하는 제1 개구부를 형성한다. 상기 제1 개구부는 상기 콘택 플러그의 상부면 및 상기 콘택 플러그 주변의 상기 층간절연막을 노출시킨다. 상기 제1 개구부 저면에 노출된 상기 층간절연막을 일부 식각하여 상기 층간절연막 내에 제2 개구부를 형성한다. 상기 제2 개구부는 상기 제1 개구부로부터 연장되며 상기 콘택 플러그의 상부 측벽들을 노출시킨다. 상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 반도체 기판 상에 연결방지막을 형성한다. 상기 연결방지막을 전면식각하여 상기 콘택 플러그의 상부면을 노출시키면서, 상기 제1 개구부 및 제2 개구부의 내측벽들을 덮는 연결방지 패턴을 형성한다. 상기 제1 개구부 및 상기 제2 개구부 내에 상기 콘택 플러그의 상부면과 접하는 전하저장전극을 형성한다. 상기 주형막 및 상기 연결방지 패턴을 제거하여 상기 전하저장전극을 노출시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2i를 참조하여 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 2a를 참조하면, 반도체 기판(100)을 덮는 층간절연막(110)을 형성한다. 상기 층간절연막(110)은 평탄화 특성이 우수한 BPSG(borophosphosilicate glass), PSG(phosphosilicate glass) 또는 USG(undoped silicate glass)로 형성할 수 있다. 이어서, 상기 층간절연막(110)을 통과하여 상기 반도체 기판(100)과 연결되며, 그 상부면(121) 및 상부측벽(122)이 상기 층간절연막(110) 보다 높은 적어도 두 개의 콘택 플러그들(120)을 형성한다. 즉, 상기 콘택 플러그(120)의 상부면(121) 및 상부 측벽(122)은 상기 층간절연막(110)으로 덮이지 않고 노출된다.
상기 콘택 플러그는 다음과 같은 과정에 따라 형성할 수 있다. 첫째, 다마신 공정(damascene) 공정을 실시하여 층간절연막 내에 콘택 플러그를 형성하고, 상기 층간절연막을 선택적으로 제거하여 콘택 플러그의 상부면 및 상부 측벽을 노출시킬 수 있다. 둘째, 층간절연막을 선택적으로 식각하여 반도체 기판과 연결되는 콘택홀을 형성하고, 콘택홀을 포함한 상기 층간절연막 상에 전도막을 증착 및 패터닝하여 상부면 및 상부 측벽이 상기 층간절연막으로 덮이지 않고 노출되는 콘택 플러그를 형성할 수도 있다.
도 2b를 참조하면, 상기 콘택 플러그들(120) 및 상기 콘택 플러그들(120) 사이의 상기 층간절연막(110)을 덮는 식각정지막(130)을 형성한다. 이어서, 상기 식각정지막(130) 상에 주형막(210)을 형성한다. 상기 식각정지막(130)은 절연막으로 형성하는 것이 바람직하다. 상기 식각정지막(130)은 SiN으로 형성할 수 있다. 상기 주형막(210)은 상기 식각정지막(130)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 주형막(210)은 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition)방법으로 형성된 산화막으로 이루어질 수 있다.
도 2c를 참조하면, 상기 주형막(210) 상에 전하저장전극 형성 영역을 정의하는 마스크 패턴(M)을 형성한다.
도 2d를 참조하면, 상기 마스크 패턴(M) 형성 후 노출된 상기 주형막(210)의 일부를 선택적으로 식각하여 개구부(V)를 갖는 주형패턴(211)을 형성한다. 상기 개구부(V)의 저면은 상기 콘택 플러그(120) 상부면 상의 상기 식각정지막(130)을 노출시키는 중심영역(C) 및 상기 중심영역(C)으로부터 연장되어 상기 층간절연막(110) 상의 상기 식각정지막(130)으로부터 이격되는 주변영역(E)을 갖는다. 이때, 상기 콘택 플러그(120) 측벽 상의 상기 식각정지막(130)의 일부가 노출되는 높이까지 상기 주형막(210)을 식각하여 상기 개구부(V)의 깊이를 증가시킬 수도 있다. 도 2d에서 도면 부호'212'는 상기 개구부(V)의 깊이를 증가된 경우의 주형패턴(211)의 확장된 표면을 나타낸다.
도 2e를 참조하면, 상기 개구부(V) 저면에 노출된 상기 식각정지막(130)을 제거하여 상기 콘택 플러그(120)의 상부면(121)을 노출시킨다. 상기 식각정지막(130)은 건식식각으로 제거할 수 있다. 상기 콘택 플러그(120)의 상부 측벽 상에는 상기 식각정지막(130)이 잔류하여 스페이서(131)를 이룬다. 한편, 상기 콘택 플러그의 상부면(121)을 노출시킨 후, 과도식각으로 개구부(V)의 저면의 상기 주형패턴(211)의 일부를 식각하여 상기 스페이서(131)의 일부를 노출시킬 수도 있다. 상기 과도식각 후 상기 식각정지막(130) 상에 잔류되는 상기 주형패턴(211)의 두께(d)에 따라, 이후 형성되는 전하저장전극과 상기 식각정지막(130) 사이의 공간 크기가 결정된다.
이후, 세정공정을 실시한다. 상기 세정 공정은 HF를 포함하는 식각제를 이용하여 실시할 수 있다. 상기 세정공정이 진행되는 동안, 상기 이웃하는 콘택 플러그들(120) 사이의 상기 층간절연막(110)은 상기 식각정지막(130)으로 덮여있다. 따라서, 상기 세정공정에 의해 종래와 같이 상기 층간절연막(110) 내에 언더컷이 발생되는 것을 방지할 수 있다.
도 2f를 참조하면, 그 저면에 상기 콘택 플러그(120)의 상부면이 노출된 개구부(V)를 갖는 상기 반도체 기판(100) 상에 전하저장전극을 이룰 전도막(140)을 형성한다. 상기 전도막(140)은 폴리실리콘막으로 형성할 수 있다. 이어서, 상기 개구부(V) 내의 상기 전도막(140)을 덮는 희생막(22)을 형성한다. 상기 희생막(220)은 BPSG막 또는 포토레지스트로 형성할 수 있다.
도 2g를 참조하면, 상기 주형패턴(211)의 표면이 노출될 때까지 상기 전도막(140)을 제거하여 서로 분리된 다수의 전하저장전극들(141)을 형성한다.
도 2h를 참조하면, 상기 희생막(210) 및 상기 주형패턴(211)을 제거하여 상기 전하저장전극들(141)을 노출시킨다. 이에 따라 상기 전하저장전극(141) 하부면의 일부, 상기 스페이서(131) 및 상기 층간절연막(110) 상의 상기 식각정지막(130) 사이에 공간(B)이 마련된다.
도 2i를 참조하면, 상기 전하저장전극(141) 상에 유전막(150) 및 플레이트 전극(160)을 적층한다. 이때, 상기 유전막(150) 및 상기 플레이트 전극(160)은 상기 공간(B)을 채우도록 형성할 수 있다. 그에 따라, 캐패시터의 면적을 증가시킬 수 있다.
이하, 도 3a 내지 도 3h를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명한다.
도 3a를 참조하면, 반도체 기판(100)을 덮는 층간절연막(110)을 통과하여 상기 반도체 기판(100)과 연결되는 적어도 두 개의 콘택 플러그들(120)을 형성한다. 이어서, 상기 콘택 플러그들(120) 및 상기 층간절연막(110)을 덮는 식각정지막(310)을 형성한다. 상기 식각정지막(310)은 SiN으로 형성할 수 있다. 다음으로, 상기 식각정지막(310) 상에 주형막(210)을 형성하고, 상기 주형막(210) 상에 전하저장전극 형성 영역을 정의하는 마스크 패턴(M)을 형성한다.
도 3b를 참조하면, 상기 마스크 패턴(M)을 식각마스크로 상기 주형막(210) 및 상기 식각정지막(130)을 식각하여 주형패턴(211) 및 식각정지막 패턴(311)을 형성하고, 세정공정을 실시한다. 한편, 상기 주형패턴(211) 및 상기 식각정지막 패턴(311)의 형성에 따라 그 저면에 상기 콘택 플러그(120)의 상부면 및 그 주변의 상기 층간절연막(120)을 노출시키는 제1 개구부(V1)가 마련된다. 상기 세정공정에 의해 상기 제1 개구부(V1) 저면에 노출된 상기 층간절연막(120)이 등방성 식각되어 상기 식각정지막 패턴(311)의 하부에 언더컷(U)이 형성된다. 이에 따라, 상기 제1 개구부(V1)로부터 연장되어 상기 콘택 플러그(120)의 상부 측벽(122)을 노출시키는 제2 개구부(V2)가 형성된다.
도 3c를 참조하면, 상기 제1 개구부(V1) 및 상기 제2 개구부(V2)를 갖는 상기 반도체 기판(100) 상에 연결방지막(contact prevention layer, 320)을 형성한다. 상기 연결방지막(320)은 상기 주형패턴(211) 및 상기 층간절연막(110)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 연결방지막(320)은 SiN으로 형성할 수 있다.
도 3d를 참조하면, 상기 연결방지막(320)을 비등방성 식각하여 상기 콘택 플러그(120)의 상부면(121)을 노출시키면서, 상기 콘택 플러그(120)의 상부 측벽 및 상기 제1 개구부(V1) 및 제2 개구부(V2)의 내측벽들 상에, 상기 연결방지막(320)의 일부를 잔류시켜, 스페이서(321) 및 연결방지 패턴(322)을 형성한다. 이때, 상기 스페이서(321)와 상기 연결방지 패턴(322) 사이에 층간절연막(110)이 노출될 수도 있다.
도 3e를 참조하면, 상기 스페이서(321) 및 상기 연결방지 패턴(322)을 갖는 상기 반도체 기판(100) 상에 전하저장전극을 이룰 전도막(140)을 형성한다. 상기 연결방지 패턴(322)은 상기 식각지막 패턴(411) 하부에서 전도막(140)이 연결되는 것을 방지한다. 따라서, 도 3b에 보이는 바와 같이 세정공정에 따라 언더컷(U)이 발생되더라도 이웃하는 전하저전극들이 연결되는 것을 방지할 수 있다.
도 3f를 참조하면, 전하저장전극을 이룰 상기 전도막(140)의 부분을 희생막(220)으로 덮고, 상기 주형패턴(211)의 표면이 노출될 때까지 상기 전도막(140)을 제거하여 서로 분리된 다수의 전하저장전극들(141)을 형성한다. 상기 전하저장전극(141)은 상기 스페이서(321)를 덮을 수 있다. 한편, 상기 연결방지 패턴(322)의 형상에 따라 상기 전하저장전극(141)의 외측면(142)이 곡면을 가질 수도 있다. 이에 따라, 전하저장전극(141)의 표면적 증가를 기대할 수도 있다.
도 3g를 참조하면, 상기 희생막(220), 상기 주형패턴(211) 및 상기 연결방지 패턴(322)을 제거하여 전하저장전극(141)을 노출시킨다. 이때, 상기 희생막(220), 상기 주형패턴(211) 및 상기 연결방지 패턴(322)을 개별적으로 제거할 수 있다. 또는, 상기 희생막(220) 및 상기 주형패턴(211)은 동시에 제거하고, 상기 연결방지 패턴(322)을 별도로 제거할 수도 있다. 전술한 바와 같이 상기 연결방지 패턴(322)을 이루는 상기 연결방지막을 SiN으로 형성한 경우, H3PO4를 이용한 습식식각으로 상기 연결방지 패턴(322)을 제거할 수도 있다.
도 3h를 참조하면, 상기 전하저장전극(141) 상에 유전막(150) 및 플레이트 전극(160)을 적층한다.
전술한 바와 같이 이루어지는 본 발명은, 콘택 플러그의 상부 측벽 및 층간절연막을 덮는 식각정지막을 형성함으로써, 전하저장전극 영역을 정의하는 개구부 형성 후 실시되는 세정공정에서 하부 층간절연막 내에 언더컷이 발생되는 것을 막을 수 있다. 이에 따라, 언더컷을 통하여 이웃하는 캐패시터의 전하저장전극들이 연결되는 것을 방지할 수 있다. 또한, 콘택 플러그의 상부 측벽을 노출시키는 개구부를 형성하고, 상기 개구부 내벽에 연결방지패턴을 형성함으로써 이웃하는 캐패시터의 전하저장전극들이 연결되는 것을 막을 수 있다. 따라서, 소자의 신뢰성 저하를 방지할 수 있다. 아울러, 주형패턴을 형성하는 과정에서 마스크의 오정렬(mis-align)이 발생하더라도 이웃하는 전하저장전극들이 연결되는 것을 막을 수 있다. 또한, 전하저장전극이 콘택 플러그의 측벽 상부를 덮도록 형성할 수 있어 높은 전하저장전극의 기울임(leaning)을 방지할 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 보이는 단면도들이다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 보이는 단면도들이다.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보이는 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110: 층간절연막
120: 콘택 플러그 130, 310: 식각정지막
131, 321: 스페이서 140: 전도막
141: 전하저장전극 150: 유전막
160: 플레이트 전극 210: 주형막
211: 주형패턴 220: 희생막
320: 연결방지막 322: 연결방지 패턴

Claims (15)

  1. 반도체 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 통과하여 상기 반도체 기판에 연결되되, 상기 층간절연막 보다 높은 상부면 및 상부 측벽을 갖는 적어도 두개의 콘택 플러그들을 형성하고,
    상기 콘택 플러그들 및 상기 층간절연막을 덮는 식각정지막을 형성하고,
    상기 식각정지막 상에 주형막을 형성하고,
    상기 주형막을 선택적으로 식각하여 개구부를 갖는 주형패턴을 형성하되, 상기 개구부의 저면은 상기 콘택 플러그 상부면 상의 상기 식각정지막을 노출시키는 중심영역 및 상기 중심영역으로부터 연장되어 상기 층간절연막 상의 상기 식각정지막으로부터 이격되는 주변영역을 갖고,
    상기 개구부 저면에 노출된 상기 식각정지막을 식각하여 상기 콘택 플러그의 상부면을 노출시키고,
    상기 개구부 내에 상기 콘택 플러그와 접하는 전하저장전극을 형성하고,
    상기 주형패턴을 제거하여 상기 전하저장전극을 노출시키어, 상기 전하저장전극과 상기 층간절연막 상의 상기 식각정지막 사이에 공간을 마련하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택 플러그의 상부면을 노출시킨 후, 습식 세정을 실시하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 콘택 플러그의 상부면을 노출시키면서, 상기 콘택 플러그의 상부 측벽 상에 스페이서를 형성하는 것을 특징으로 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 콘택 플러그의 상부면을 노출시킨 후,
    과도식각으로 상기 주형 패턴의 일부를 제거하여 상기 스페이서의 일부를 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 전하저장전극은 상기 스페이서의 일부를 덮도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 전하저장전극을 노출시킨 후,
    상기 전하저장전극을 덮는 유전막을 형성하고,
    상기 유전막 상에 플레이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 층간절연막은 BPSG, PSG 또는 USG로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 식각정지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 주형막은 상기 층간절연막 보다 식각률이 낮은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 반도체 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두개의 콘택 플러그들을 형성하고,
    상기 콘택 플러그 및 상기 층간절연막을 덮는 식각정지막을 형성하고,
    상기 식각정지막 상에 주형막을 형성하고,
    상기 주형막 및 상기 식각정지막을 선택적으로 식각하여 상기 주형막 및 상기 식각정지막을 통과하는 제1 개구부를 형성하되, 상기 제1 개구부는 상기 콘택 플러그의 상부면 및 상기 콘택 플러그 주변의 상기 층간절연막을 노출시키고,
    상기 제1 개구부 저면에 노출된 상기 층간절연막을 일부 식각하여, 상기 층간절연막 내에 상기 제1 개구부로부터 연장되며 상기 콘택 플러그의 상부 측벽들을 노출시키는 제2 개구부를 형성하고,
    상기 제1 개구부 및 상기 제2 개구부를 갖는 상기 반도체 기판 상에 연결방지막을 형성하고,
    상기 연결방지막을 전면식각하여 상기 콘택 플러그의 상부면을 노출시키면서, 상기 제1 개구부 및 제2 개구부의 내측벽들을 덮는 연결방지 패턴을 형성하고,
    상기 제1 개구부 및 상기 제2 개구부 내에 상기 콘택 플러그의 상부면과 접하는 전하저장전극을 형성하고,
    상기 주형막 및 상기 연결방지 패턴을 제거하여 상기 전하저장전극을 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1 개구부를 형성한 후,
    세정공정을 실시하면서 상기 제2 개구부를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 전하저장전극을 노출시킨 후,
    상기 전하저장전극을 덮는 유전막을 형성하고,
    상기 유전막 상에 플레이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 층간절연막은 BPSG, PSG 또는 USG로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 식각정지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 연결방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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