KR20030057598A - 반도체 메모리소자의 커패시터 형성방법 - Google Patents
반도체 메모리소자의 커패시터 형성방법 Download PDFInfo
- Publication number
- KR20030057598A KR20030057598A KR1020010087671A KR20010087671A KR20030057598A KR 20030057598 A KR20030057598 A KR 20030057598A KR 1020010087671 A KR1020010087671 A KR 1020010087671A KR 20010087671 A KR20010087671 A KR 20010087671A KR 20030057598 A KR20030057598 A KR 20030057598A
- Authority
- KR
- South Korea
- Prior art keywords
- storage node
- node contact
- forming
- capacitor
- etching
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000003860 storage Methods 0.000 claims abstract description 83
- 150000004767 nitrides Chemical class 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 229910003071 TaON Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체기판 상부에 산화막과 질화막을 차례로 형성하는 단계와, 소정의 스토리지노드 콘택 마스크를 이용하여 상기 질화막과 산화막을 선택적으로 식각하여 반도체기판의 소정부분을 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀내에 도전물질을 매립하여 스토리지노드 콘택을 형성하는 단계, 소정의 스토리지노드 마스크를 이용하여 상기 스토리지노드 콘택 부근의 질화막을 소정두께만큼 부분식각하여 스토리지노드 콘택의 상단부분을 노출시키는 단계, 상기 질화막 및 스토리지노드 콘택 상부에 커패시터 산화막을 형성하는 단계, 상기 스토리지노드 마스크를 다시 한번 이용하여 상기 스토리지노드 콘택의 상단부분이 노출되도록 상기 커패시터 산화막을 식각하는 단계 및 기판상에 스토리지노드 형성용 도전층을 형성하는 단계를 포함하여 구성된 반도체 메모리소자의 커패시터 형성방법을 제공한다. 본 발명에 의하면, 스토리지노드 콘택 개방시의 식각깊이가 감소되며, 스토리지노드 콘택의 상단부분이 개방되어 스토리지노드 콘택과 스토리지노드의 접촉면적이 증가하여 셀 저항이 감소된다.
Description
본 발명은 반도체 메모리소자의 커패시터 형성방법에 관한 것으로, 특히 커패시터 스토리지노드 마스크를 두 번 이용하여 커패시터 용량을 증가시키는 커패시터 형성방법에 관한 것이다.
종래의 DRAM 커패시터 제조방법은 도1a에 나타낸 바와 같이 반도체기판(11)상에 제1절연막(12)을 형성한 후, 제1절연막(12)을 관통하여 반도체기판(11)에 연결되는 플러그(13)를 형성하고, 제1절연막(12)상에 제2절연막(14), 질화막(15), 제3절연막(16)을 차례로 증착한다.
여기서, 제1절연막(12) 형성전에 트랜지스터가 형성되고, 플러그(13) 형성후 비트라인(도시 생략) 형성 공정이 이루어진다.
다음으로, 제3절연막(16), 질화막(15), 제2절연막(14)을 동시에 식각하여 플러그(13)의 표면 일부를 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한 후, 스토리지노드콘택홀을 통해 플러그(13)에 연결되는 스토리지노드콘택(17)을 형성한다.
도 1b에 도시된 바와 같이, 제3절연막(16)상에 제4절연막(18)을 형성한 후, 질화막(15)에서 식각이 멈추도록 제4절연막(18)과 제3절연막(16)을 식각하여 스토리지노드콘택(17)에 연결될 스토리지노드가 형성될 영역을 오픈시킨다.
다음으로, 스토리지노드콘택(17)에 연결되며 스토리지노드가 형성될 영역내에만 스토리지노드(19)를 형성한다.
상기와 같이 공정을 진행하면 스토리지노드콘택(17)과 스토리지노드(19)와의접촉면적은 크게 할 수 있지만 스토리지노드콘택(17)의 오정렬(misalignment)에 의한 SAC(self align contact) 특성이 좋지 않아 스토리지노드콘택(17)과 비트라인, 스토리지노드콘택(17)과 워드라인간의 전기적 특성이 좋지 않게 된다. 또한, 스토리지노드 콘택홀 개방시에 제3절연막(16)으로 인해 그 깊이가 깊어져 스토리지노드 콘택(17)의 전기적 특성도 좋지 않게 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 스토리지노드 마스크를 이용하여 커패시터 산화막 식각시 접촉면적을 크게 할 수 있으며 스토리지노드의 상단부분과 하단부분의 크기를 동일하게 하여 커패시터 용량을 늘릴 수 있는 반도체 메모리소자의 커패시터 형성방법을 제공하는데 목적이 있다.
도1a 및 도1b는 종래기술에 의한 반도체 메모리소자의 커패시터 형성방법을 나타낸 공정 단면도.
도2a 내지 도2c는 본 발명에 의한 반도체 메모리소자의 커패시터 형성방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 제1절연막
23 : 플러그 24 : 제2절연막
25 : 질화막 26 : 스토리지노드콘택
27 : 제3절연막 28 : 스토리지노드
29 : 유전막 30 : 플레이트노드
상기 목적을 달성하기 위한 본 발명은, 반도체기판 상부에 산화막과 질화막을 차례로 형성하는 단계와, 소정의 스토리지노드 콘택 마스크를 이용하여 상기 질화막과 산화막을 선택적으로 식각하여 반도체기판의 소정부분을 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀내에 도전물질을 매립하여 스토리지노드 콘택을 형성하는 단계, 소정의 스토리지노드 마스크를 이용하여 상기 스토리지노드 콘택 부근의 질화막을 소정두께만큼 부분식각하여 스토리지노드 콘택의 상단부분을 노출시키는 단계, 상기 질화막 및 스토리지노드 콘택 상부에 커패시터 산화막을 형성하는 단계, 상기 스토리지노드 마스크를 다시 한번 이용하여 상기 스토리지노드 콘택의 상단부분이 노출되도록 상기 커패시터 산화막을 식각하는 단계 및 기판상에 스토리지노드 형성용 도전층을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도 2c를 참조하여 본 발명에 의한 반도체 메모리소자의 커패시터 형성방법을 공정순서에 따라 설명한다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(21)상에 제1절연막(22)을 형성한 후, 제1절연막(22)을 관통하여 반도체기판(21)에 연결되는 플러그(23)를 형성하고, 제1절연막(22)상에 제2절연막(24), 질화막(25)을 차례로 증착한다.
여기서, 제1절연막(22) 형성전에 트랜지스터가 형성되고, 플러그(23) 형성후 비트라인(도시 생략) 형성 공정이 이루어진다.
다음으로, 질화막(25), 제2절연막(24)을 동시에 식각하여 플러그(23)의 표면 일부를 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한 후, 스토리지노드콘택홀을 통해 플러그(23)에 연결되는 스토리지노드콘택(26)을 형성한다.
도 2b에 도시된 바와 같이, 스토리지노드마스크로 질화막(25)을 부분 식각한 후, 식각처리된 질화막(25)상에 제3절연막(27)을 형성한다. 이때, 질화막(25)은 하부의 제2절연막(24)이 드러나지 않는 두께로 식각되어 후속 제3절연막(27) 식각시 식각배리어로 이용된다.
그리고, 제3절연막(27)은 스토리지노드의 높이를 결정하므로 통상적으로 커패시터산화막(capacitor oxide)이라 일컫는다.
도 2c에 도시된 바와 같이, 다시 스토리지노드마스크를 이용하여 질화막(25)에서 식각이 멈추도록 제3절연막(27)을 식각하여 식각하여 스토리지노드콘택(26)에 연결될 스토리지노드가 형성될 영역을 오픈시킨다.
다음으로, 스토리지노드콘택(26)에 연결되며 스토리지노드가 형성될 영역내에만 스토리지노드(28)를 형성한다. 이때, 스토리지노드(28)를 형성하는 방법은 스토리지노드가 형성될 영역을 포함한 전면에 도전층을 증착한 후, CMP공정을 이용하여 셀별로 스토리지노드(28)를 격리시킨다.
후속 공정으로, 스토리지노드(28)상에 유전막(29)과 플레이트노드(30)를 형성한다.
여기서, 유전막(29)으로는 PZT, TiO, STO, TaO, TaON, ONO, NO, BST등을 사용하고, 플레이트노드(30)는 폴리실리콘계열 또는 금속계열의 물질을 이용하여 형성한다.
상기한 바와 같이 본 발명은 산화막과 질화막을 증착하고 스토리지노드 콘택을 개방하므로 스토리지노드 콘택홀의 깊이가 감소된다. 또한, 스토리지노드 콘택을 증착하고 에치백공정을 진행하여 스토리지노드 콘택을 각각 격리시킨 후에 스토리지노드 마스크를 이용하여 질화막을 부분식각하므로 스토리지노드 콘택의 상단부분이 개방되어 후속공정인 스토리지노드 형성시 접촉면적이 증가한다. 또한, 스토리지노드의 상단부분과 하단부분의 크기가 동일하게 형성되어 커패시터 용량이 증대된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 스토리지노드 콘택 개방시의 식각깊이가 감소되며, 스토리지노드 콘택의 상단부분이 개방되어 스토리지노드 콘택과 스토리지노드의 접촉면적이 증가하여 셀 저항이 감소하게 된다. 또한, 스토리지노드의 상단부분과 하단부분의 크기가 동일하게 형성되어 커패시터 용량이 증대된다. 또한, 마스크 추가없이 공정을 진행할 수 있으므로 경제적인 면에서도 효과를 얻을 수 있다.
Claims (5)
- 반도체기판 상부에 산화막과 질화막을 차례로 형성하는 단계와,소정의 스토리지노드 콘택 마스크를 이용하여 상기 질화막과 산화막을 선택적으로 식각하여 반도체기판의 소정부분을 노출시키는 스토리지노드 콘택홀을 형성하는 단계,상기 스토리지노드 콘택홀내에 도전물질을 매립하여 스토리지노드 콘택을 형성하는 단계,소정의 스토리지노드 마스크를 이용하여 상기 스토리지노드 콘택 부근의 질화막을 소정두께만큼 부분식각하여 스토리지노드 콘택의 상단부분을 노출시키는 단계,상기 질화막 및 스토리지노드 콘택 상부에 커패시터 산화막을 형성하는 단계,상기 스토리지노드 마스크를 다시 한번 이용하여 상기 스토리지노드 콘택의 상단부분이 노출되도록 상기 커패시터 산화막을 식각하는 단계, 및기판상에 스토리지노드 형성용 도전층을 형성하는 단계를 포함하여 구성된 반도체 메모리소자의 커패시터 형성방법.
- 제1항에 있어서,상기 산화막은 HDP, USG, PSG, PE-TEOS, LP-TEOS, BPSG등을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리소자의 커패시터 형성방법.
- 제1항에 있어서,상기 커패시터 산화막을 식각하는 단계에서 상기 부분식각되고 남은 잔존하는 질화막이 식각배리어로 작용하는 것을 특징으로 하는 반도체 메모리소자의 커패시터 형성방법.
- 제1항에 있어서,상기 커패시터 산화막은 HDP, USG, PSG, PE-TEOS, LP-TEOS 또는 BPSG을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리소자의 커패시터 형성방법.
- 제1항에 있어서,상기 스토리지노드 형성용 도전층을 형성하는 단계후에 셀별로 스토리지노드를 격리시키는 단계와, 스토리지노드상에 유전막을 형성하는 단계 및 유전막상에 커패시터 상부전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리소자의 커패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087671A KR20030057598A (ko) | 2001-12-29 | 2001-12-29 | 반도체 메모리소자의 커패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087671A KR20030057598A (ko) | 2001-12-29 | 2001-12-29 | 반도체 메모리소자의 커패시터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030057598A true KR20030057598A (ko) | 2003-07-07 |
Family
ID=32215372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010087671A KR20030057598A (ko) | 2001-12-29 | 2001-12-29 | 반도체 메모리소자의 커패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030057598A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132326B2 (en) | 2003-12-15 | 2006-11-07 | Samsung Eelctronics Co., Ltd. | Method of fabricating semiconductor device by exposing upper sidewalls of contact plug to form charge storage electrode |
-
2001
- 2001-12-29 KR KR1020010087671A patent/KR20030057598A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132326B2 (en) | 2003-12-15 | 2006-11-07 | Samsung Eelctronics Co., Ltd. | Method of fabricating semiconductor device by exposing upper sidewalls of contact plug to form charge storage electrode |
| US7605035B2 (en) | 2003-12-15 | 2009-10-20 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device by exposing upper sidewalls of contact plug to form charge storage electrode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6391736B1 (en) | Method for fabricating a capacitor of a semiconductor device and a capacitor made thereby | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| US6255224B1 (en) | Method of forming contact for semiconductor device | |
| US6589837B1 (en) | Buried contact structure in semiconductor device and method of making the same | |
| KR100448719B1 (ko) | 다마신공정을 이용한 반도체 장치 및 그의 제조방법 | |
| US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
| KR20020072846A (ko) | 엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인구조의 반도체 메모리 소자 및 그 제조 방법 | |
| KR100415537B1 (ko) | 반도체 소자 제조 방법 | |
| US20050164491A1 (en) | Bit line contact hole and method for forming the same | |
| US6001682A (en) | Method of fabricating cylinder capacitors | |
| US7439125B2 (en) | Contact structure for a stack DRAM storage capacitor | |
| US7439126B2 (en) | Method for manufacturing semiconductor memory | |
| KR20020058341A (ko) | 반도체장치의 스토리지노드 전극용 콘택 플러그 및 그제조 방법 | |
| KR20030057598A (ko) | 반도체 메모리소자의 커패시터 형성방법 | |
| KR20000007644A (ko) | 반도체 장치의 제조 방법 | |
| KR20060074715A (ko) | 반도체메모리장치 및 그 제조 방법 | |
| US5658817A (en) | Method for fabricating stacked capacitors of semiconductor device | |
| KR100487915B1 (ko) | 반도체소자의캐패시터형성방법 | |
| KR19990005450A (ko) | 반도체 메모리 장치 제조 방법 | |
| KR20010011640A (ko) | 반도체 장치의 플러그폴리 형성방법 | |
| KR100955263B1 (ko) | 반도체 소자의 제조방법 | |
| JP3651130B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR20040008622A (ko) | 더미 스토리지노드를 구비한 반도체소자의 제조 방법 | |
| KR19990060363A (ko) | 반도체 메모리 장치의 콘택 형성방법 및 그 구조 | |
| KR100804147B1 (ko) | 커패시터의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |