KR20020072846A - 엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인구조의 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 MIM 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 스토리지 노드 콘택과 액티브 스터드 콘택을 구비하고 있는 반도체 메모리 소자에 있어서, 상기 메모리 소자가 MIM 캐패시터를 채용한 것을 특징으로 하는 반도체 메모리 소자와 그 제조 방법에 관한 것으로, 반도체 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막을 형성한 후 제 2 층간 절연막(ILD2)을 표면이 평탄하게 형성한 후 상기 제 2 층간 절연막에 다이렉트 콘택(Direct Contact; DC)과 비트라인을 형성하고, 다이렉트 콘택 형성 공정에서 비트라인 형성시 로직 회로의 게이트 위에는 후속 공정 중 메탈 콘택(MC0)을 위한 랜딩 스터드와 주변 영역에 메탈 콘택(MC0) 홀을 형성하고, 셀 영역에는 랜딩 패드를 동시에 형성하는 단계, Si3N4를 평탄하게 증착하는 단계, Si3N4를 증착한 후 셀 내의 BC(buried contact 또는 storage node contact)와 DRAM의 코아, 주변 영역, 및 로직 회로의 활성 영역에 형성되는 메탈 콘택을 동시에 포토리소그래피로 패터닝하고 셀 영역에서는 비트라인과 자기정렬 콘택(SAC)이 가능하며, 활성 영역 상에 오픈되는 콘택은 활성 영역/필드 영역의 가장 자리 상에서 에칭 정지가 가능하도록 고선택비 건식 식각 공정을 진행하여 콘택을 형성하는 단계, 상기 콘택을 형성한 후 동시에 금속을 증착하고, 화학적 기계적 연마(CMP)나에치백(etch-back)을 진행하여 금속 플러깅(plugging)하는 단계, 제 3 층간 절연막을 형성하고, MIM(metal/high dielectric insulator/metal) 캐패시터 공정을 진행한 후 제 4 층간 절연막을 형성하는 단계, 메탈 콘택(MC)을 포토리소그래피로 패터닝하고 고선택비 건식 식각을 진행하여 활성(active) 영역 상에서 MC0 위에 MC를 오픈하고, 로직 회로의 게이트 위의 랜딩 패드를 오픈하기 위하여 추가로 저선택비 또는 저선택비와 고선택비 식각 공정을 혼합한 건식 식각 공정을 진행하는 단계, 및 상기 오픈 메탈 콘택에 금속 플러깅을 하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법을 제공함으로써, 반도체 칩사이즈 감소에 대비하여 메탈 콘택의 충분한 정렬 마진을 확보할 수 있으므로 메탈 콘택시 미스 얼라인먼트로 인한 비트라인과 쇼트 발생으로 인한 불량 발생을 줄일 수 있어서 수율을 향상시킬 수 있다.

Description

엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자 및 그 제조 방법{A semiconductor memory device having the structure of the capacitor over bit line employing the MIM capacitor}
[산업상 이용분야]
본 발명은 MIM 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 캐패시터 오버 비트라인(COB) 구조를 가지며, 금속 플러깅을 하는 것으로 DRAM 및 e-DRAM에 적용되는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
[종래 기술]
집적 회로(Integrated Circuit)가 고집적화되어 감에 따라, 마이크로일렉트로닉 구조 사이의 공간은 일반적으로 줄어들고 공정 마진 또한 감소하고 있다.
특히, 메모리 능력이 기가 비트인 DRAM(Dynamic Random Access Memory)의 개발은 자주 마이크로일렉트로닉 구조 사이의 공간이 감소되어야 하고, 공정 마진 또한 적정 수준으로 감소되어야 한다.
DRAM 메모리 셀에 사용되는 캐패시터는 캐패시터에 이용될 수 있는 공간이 감소됨에도 불구하고, 최소 캐패시턴스를 제공하여야 한다. 이러한 최소 캐패시턴스는 일반적으로 허용될 수 있는 데이터 입력/출력 특성뿐만 아니라 허용될 수 있는 재생 특성을 제공하도록 요구된다.
크기가 감소되어야 한다는 요구에 따라, 캐패시터 저장 전극은 삼차원 구조를 갖고, 높이가 높도록 개발되어 왔다. 최소한의 캐패시턴스를 유지하여야 한다는 요구 때문에 공정 마진과 공간의 감소는 메모리 셀 캐패시터의 디자인에 큰 영향을 미쳐왔다.
단위 면적당 캐패시턴스의 증가된 비를 제공하도록 개발된 캐패시터 구조는 트렌치 캐패시터, 스택 캐패시터 및 그들의 조합을 포함한다. 스택 캐패시터는 이러한 구조가 종래에 있는 공정 기술을 사용하기 때문에 상대적으로 쉽게 제조될 수 있으므로 널리 사용되고 있다. 더욱이, 스택 캐패시터 구조는 캐패시터의 유효 면적에 지리적 증가를 제공한다. 더욱이, COB(Capacitor over bit line) 구조를 갖는 스택 캐패시터가 제안되어 있다.
COB 구조를 갖는 종래 캐패시터는 디바이스 격리 영역(device isolationarea)이 반도체 기판(101)의 활성 영역 사이에 제공된다. 트랜지스터는 절연층, 측벽 스페이서, 전도층, 소스, 및 드레인을 포함하고 있다. 상기 소스와 드레인은 반도체 기판 상에 형성된다. 랜딩 패드는 드레인(122) 상에 배치되고, 제 1 층간 절연층은 기판, 전극, 및 랜딩 패드를 덮고 있다. 비트 라인은 랜딩 패드를 통하여 트랜지스터의 드레인과 연결되어 있다.
제 2 층간 절연층은 비트 라인의 상부 표면에 배치되어 있고, 이러한 제 2 층간 절연층은 종래 방법에 의해 평탄화될 수 있다. 도핑된 폴리 실리콘으로부터 형성된 저장 전극은 제 2 층간 절연층 상에 배치되고 저장 전극은 콘택 홀을 통하여 트랜지스터의 소스와 연결되어 있다. 상기 콘택 홀은 제 1 및 제 2 층간 절연층을 통하여 개구(opening)와 연결되어 저장 전극과 소스 사이에서 전기적으로 연결될 수 있다.
유전층은 저장 전극 상에 형성되고, 플레이트 전극은 저장 전극에 대향하는 유전층 상에 배치된다. 저장 전극, 유전층, 및 플레이트 전극은 그럼으로써 캐패시터를 형성한다. 상기 구조는 또한 인터컨넥션 층을 포함할 수 있다.
상기 검토된 COB 구조에서, 콘택 홀은 저장 전극이 형성될 때, 증착되는 도핑된 폴리 실리콘으로 충전되어 있다. 콘택 홀을 채우는 도핑된 폴리 실리콘의 결과 기둥은 상대적으로 좁고 늘어진 형태를 갖는다.
저장 전극과 트랜지스터 소스 사이의 이러한 도핑된 폴리 실리콘 기둥의 저항 값은 저장 전극으로부터 저장 전극으로 전달되는 읽기 데이터와 쓰기 데이터는 바람직하지 않게 지연되므로 충분히 클 수도 있다.
더욱이, 도핑된 폴리 실리콘은 반도체 기판과 직접적으로 접촉하고 있기 때문에, 폴리 실리콘으로부터 전달되는 도판트는 콘택 홀의 저부로부터 기판으로 외향 확산(out-diffusion)에 의해 확산될 수 있다. 따라서, 트랜지스터 채널의 유효 거리가 감소되어, 트랜지스터의 작동 특성을 저하시킬 수 있다. 특히, 메모리 셀 트랜지스터의 온/오프(on/off) 특성은 역으로 영향을 받게 될 수 있다.
한편, 차세대 DRAM과 e-DRAM(embedded DRAM)에서는 셀-캐패시터(cell-capacitor, storage node capacitor) 공정과 이와 관련된 BC(buried contact or storage node contact) 공정, 셀-캐패시터의 높이에 따른 깊은 MC(metal contact) 공정 등이 난제로 떠오르고 있다.
셀-캐패시터 공정 자체로 보면 작아지는 셀 크기 때문에 적절한 셀 캐패시턴스 값 자체를 확보하기가 쉽지 않다. 트렌치 캐패시터(trench capacitor) 구조 이외의 COB(capacitor over bit-line) 구조나 CUB(capacitor under bit-line) 구조의 경우에는 트랜지스터를 만들고 난 후에 캐패시터 공정이 오게 되어 캐패시터의 신뢰성 확보를 위한 열처리 공정이 트랜지스터의 특성에 영향을 줄 수 있다. 또한. 측면 압축(laterally shrink)된 셀에서 적정한 캐패시터 값의 확보를 위해서는 수직 높이(vertical height)를 크게 하는 수밖에 없다. 이런 경우, MC(metal contact)의 깊이가 증가하게 되어 인터컨넥션(interconnection) 공정에 부담이 되고 있다.
또한, BC는 DRAM의 교류적(AC)인 특성을 만족하기 위하여 적당한 크기를 가져서 콘택 저항 값이 작아야 하는데, COB 구조의 경우 비트 라인과의 거리가 매우작아져서 두 층의 미스-얼라인 마진(miss-align margin)을 확보하기가 용이하지 않게 된다. 그래서, BC와 비트 라인의 경우에도 자기 정렬 콘택(SAC; self-aligned contact) 공정을 도입하여 진행을 하게 된다.
상기한 문제들을 해결하는 방법으로 제시된 것들이 캐패시터를 MIM(metal/high dielectric insulator/metal)의 방식으로 만드는 것이다. 그런데, MIM 캐패시터를 쓰는 경우 BC 또한 하부 전극으로 쓰이는 금속과 문제가 발생하지 않는 금속을 써서 플러깅(plugging)을 하여야 한다.
예를 들면, 하부 전극이 WN, TiN, Ru 등일 때에는 텅스텐 플러깅을 쓸 수 있는데 텅스텐 플러깅의 경우에는 아래쪽의 셀-패드와의 콘택 측면에서도 면적이 작아도 상대적으로 작은 콘택 저항 값을 가진다.
현재 많이 사용되고 있는 COB 구조에서 MIP(metal/insulator/poly-Si) 캐패시터를 적용하는 경우에는 HSG(hemi-spherical-grain)를 성장시켜 캐패시터의 표면적을 증가시키는 장점을 가지고 있으면서 BC 플러깅을 도핑된 폴리 실리콘을 사용하여야 한다는 제약이 있다. 또한, 적절한 캐패시터 값을 확보하기 위하여 COB와 CUB 구조에서는 깊은 MC에 대한 공정적 부담을 줄이기 위하여 MC를 활성영역이나 게이트에 바로 연결하지 않고 주변 공정을 이용하거나 공정을 추가하여 스터드를 만들고 여기에 MC를 연결하는 스킴(scheme)들을 많이 적용하고 있다.
예를 들면, DC(Direct contact) 공정에서 활성/게이트 영역에 콘택을 오픈하고 비트 라인 공정에서 자연스럽게 랜딩 패드(landing-pad)를 만들어 주어 MC를 여기에 오픈하는 스킴(scheme)이다. 이 스킴은 공정이 추가되지는 않으나 DC 공정을진행할 때 활성 콘택과 Si3N4로 캐핑(capping)된 게이트 콘택이 동시에 형성되어야 하므로 Si3N4를 이용하여 활성 영역/필드 영역의 가장 자리에서 에칭 정지가 불가능해진다는 문제점이 있다.
즉, 콘택의 활성 겹침이라는 디자인 룰이 타이트한 경우에는 쓰기 어려운 스킴이다. 또한, 상대적으로 MC의 깊이를 많이 줄이지 못하는 단점도 있다. 또한 MC 건식 식각시 제 2 층간 절연막(ILD2)과 제 3 층간 절연막(ILD3) 사이에 있는 Si3N4층을 만나게 되어 공정이 어려운 점도 있다.
한편, 포토레지스트 과정을 추가로 사용하여 ILD2 위의 Si3N4층 위에서부터 정의되는 MC0 스킴이 있다. 이 스킴은 MC의 깊이를 상대적으로 많이 줄이고 셀 DC와 MC 스터드 공정을 분리하여 패터닝의 자유도가 증가하는 장점은 있으나, 공정 추가가 부담이 되며, 여전히 콘택의 활성 영역 겹침이라는 디자인 룰이 타이트한 경우에는 쓰기 어려운 스킴이다.
N-타입과 P-타입으로 도핑된 활성 영역과 게이트 라인에 동시에 오픈되는 MC나 MC 스터드는 폴리 실리콘 플러깅이 불가능하고, 텅스텐 등의 금속 플러깅을 하여야 하므로 MIP 캐패시터 구조를 가지는 경우에는 상기 스킴들 중에서 선택을 하여야 한다. 그러나, MIM 캐패시터를 적용하는 경우에는 BC에 금속 플러깅을 하게 되므로 MC 스터드를 함께 사용할 수 있는 가능성이 열리게 된다. 본 발명에서는 SAC 공정으로 진행되는 BC와 MC 스터드 중 활성 영역에 오픈되는 콘택을 병합하여 추가되는 공정없이 건식 식각의 고선택비 특성과 금속-플러깅(metal plugging)의특성을 공유하고자 한다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 BC(buried contact 또는 storage node contact)에 금속 플러깅을 적용하는 경우, MC(metal contact)의 깊이가 크거나 MC의 디자인 룰이 타이트할 때 사용되는 활성 영역 상(또는 active-stud)의 MC0 공정을 BC 공정과 함께 사용하여 동시에 진행함으로써 공정 단순화를 이루는 것을 특징으로 한다.
도 1은 본 발명의 일실시예에 따른 MIM 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자의 단면을 나타내는 도면이다.
도 2 내지 도 5는 본 발명의 일실시예 따른 MIM 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자의 제조 공정을 순서적으로 도시한 단면도이다.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은
스토리지 노드 콘택과 액티브 스터드 콘택을 구비하고 있는 반도체 메모리 소자에 있어서,
상기 메모리 소자가 MIM 캐패시터를 채용한 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
또한, 본 발명은
반도체 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;
상기 제 1 층간 절연막을 형성한 후 제 2 층간 절연막(ILD2)을 표면이 평탄하게 형성한 후 상기 제 2 층간 절연막에 다이렉트 콘택(Direct Contact; DC)과 비트라인을 형성하고, 다이렉트 콘택 형성 공정에서 비트라인 형성시 로직 회로의 게이트 위에는 후속 공정 중 메탈 콘택(MC0)을 위한 랜딩 스터드와 주변 영역에 메탈 콘택(MC0) 홀을 형성하고, 셀 영역에는 랜딩 패드를 동시에 형성하는 단계;
Si3N4를 평탄하게 증착하는 단계;
Si3N4를 증착한 후 셀 내의 BC(buried contact 또는 storage node contact)와 DRAM의 코아, 주변 영역, 및 로직 회로의 활성 영역에 형성되는 메탈 콘택을 동시에 포토리소그래피로 패터닝하고 셀 영역에서는 비트라인과 자기정렬 콘택(SAC)이 가능하며, 활성 영역 상에 오픈되는 콘택은 활성 영역/필드 영역의 가장 자리 상에서 에칭 정지가 가능하도록 고선택비 건식 식각 공정을 진행하여 콘택을 형성하는 단계;
상기 콘택을 형성한 후 동시에 금속을 증착하고, 화학적 기계적 연마(CMP)나 에치백(etch-back)을 진행하여 금속 플러깅(plugging)하는 단계;
제 3 층간 절연막을 형성하고, MIM(metal/high dielectric insulator/metal) 캐패시터 공정을 진행한 후 제 4 층간 절연막을 형성하는 단계;
메탈 콘택(MC)을 포토리소그래피로 패터닝하고 고선택비 건식 식각을 진행하여 활성(active) 영역 상에서 MC0 위에 MC를 오픈하고, 로직 회로의 게이트 위의 랜딩 패드를 오픈하기 위하여 추가로 저선택비 또는 저선택비와 고선택비 식각 공정을 혼합한 건식 식각 공정을 진행하는 단계; 및
상기 오픈된 메탈 콘택에 금속 플러깅을 하는 단계
를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법을 제공한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일실시예를 통하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따라 제조된 MIM 캐패시터를 채용한 캐패시터 오버 비트라인 구조의 반도체 메모리 소자를 나타내는 것으로, 도 1에서 알 수 있는 바와 같이, 비트라인 위에 캐패시터를 채용한 COB(Capacitor Over Bit line) 구조의 반도체 메모리 소자로, 상기 채용되는 캐패시터로는 MIM(metal/high dielectric insulator/metal) 캐패시터를 사용하고 있다.
이에 따라서, 셀 영역의 BC(Buried Contact or Storage Node Contact) 및 주변 영역의 액티브 스터드 콘택(Active Stud Contact)(24)에 금속 플러깅을 적용하는 경우, 상기 BC의 메탈 콘택(MC) 깊이가 크거나 메탈 콘택의 디자인 룰이 타이트(tight)할 때 사용되는 주변 영역의 활성 영역 상에 메탈 콘택(MC0; 24)형성 공정을 BC 형성 공정과 동시에 진행할 수 있어서 공정의 단순화를 도모할 수 있고, 메모리 소자 자체의 수직 높이(vertical height)를 줄일 수 있다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 공정을 순서적으로 도시한 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(10) 상에 게이트 전극(22)을 형성한다. 상기 게이트 전극(22)의 형성 방법은 통상의 방법을 사용한다.
상기 게이트 전극(22)을 형성한 후, 상기 게이트 전극(22)이 형성된 반도체 기판(10) 상에 제 1 층간 절연막(ILD1; Interlayer Dielectric)(12)을 표면이 평탄하게 형성한다.
도 3에 도시한 바와 같이, 상기 제 1 층간 절연막(12)을 형성한 후 제 2 층간 절연막(ILD2)(14)을 표면이 평탄하게 형성한 후, 상기 제 2 층간 절연막(14)에 다이렉트 콘택(Direct Contact; DC)(30)과 비트라인을 형성하고, 다이렉트 콘택(30) 형성 공정에서 비트라인 형성시 로직 회로의 게이트(22) 위에는 후속 공정 중 메탈 콘택(MC1)(28)을 위한 랜딩 스터드(30a)와 주변 영역에 메탈 콘택(MC0) 홀(24a)을 형성하고, 셀 영역에는 스토리지 노드 콘택(24)을 위한 랜딩 패드 및 메탈 콘택 홀(24a)을 동시에 형성한다.
그리고 나서, 금속으로 도 4에 도시한 바와 같이, 금속 플러깅을 진행하여 주변 영역 및 셀 영역에 메탈 콘택(24)을 형성한다.
제 2 층간 절연막(14)의 형성을 완료한 후, 도 4에 도시한 바와 같이, Si3N4(16)를 증착하고, CMP 등의 공정으로 표면을 평탄하게 한다.
Si3N4(16)를 증착한 후 셀 내의 BC(buried contact 또는 storage node contact)(24)와 DRAM의 코아, 주변 영역, 및 로직 회로의 활성 영역에 형성되는 메탈 콘택(24a)을 동시에 포토리소그래피로 패터닝하고 셀 영역에서는 비트라인과 자기정렬 콘택(SAC)이 가능하며, 활성 영역 상에 오픈되는 콘택은 활성 영역/필드 영역의 가장 자리 상에서 에칭 정지가 가능하도록 고선택비 건식 식각 공정을 진행하여 콘택을 형성한다.
상기 콘택을 형성한 후 동시에 금속을 증착하고, 화학적 기계적 연마(CMP)나에칭백(etching back)을 진행하여 형성된 콘택 내에 금속 플러깅(plugging)을 진행하여 완성한다. 상기 플러깅되는 금속으로는 텅스텐이 바람직하다.
그리고 나서, 도 5에 도시한 바와 같이, 제 3 층간 절연막(18)을 형성하고, MIM(metal/high dielectric insulator/metal) 캐패시터(26) 형성 공정을 진행한 후에 제 4 층간 절연막(20)을 형성한다.
상기 MIM 캐패시터(26) 형성 공정은 통상의 방법을 사용하며, 상기 MIM 캐패시터(26)의 하부 전극은 텅스텐 플러그와 오믹 콘택을 이루는 금속이면 무엇이든 무관하다.
메탈 콘택(MC1)(24)을 포토리소그래피로 패터닝하고 고선택비 건식 식각을 진행하여 활성(active) 영역 상에서 MC0(24) 위에 MC1(28)을 오픈한다. 이 때, Si3N4(16) 층은 에칭 공정의 마진 확대를 위한 오버 에치(over etch)에도 블로킹(blocking)이 되므로 유리하게 작용한다.
또한, 로직 회로의 게이트 위의 랜딩 패드(30)를 오픈하기 위하여 추가로 저선택비 또는 저선택비와 고선택비 식각 공정을 혼합한 건식 식각 공정을 진행한다.
그리고 나서, 메탈 콘택(MC1)(28)에 금속 플러깅을 행하고 후속 인터컨넥션(interconnection) 공정을 진행하며, 상기 플러깅되는 금속으로는 텅스텐이 바람직하다. 이와 같이 형성된 본 발명의 반도체 메모리 소자를 도 1에 도시한다.
한편, 이후의 후속 인터컨넥션 공정은 통상의 방법으로 진행한다.
이와 같은 스토리지 노드 중 콘택 홀 부분을 금속으로 메꾸어 주는 금속 플러그(24) 구조를 채용함으로써, 종래의 도핑된 다결정 실리콘이 콘택 홀을 메꾸는 경우에 비해 저항이 현저히 감소하고 불순물의 외향 확산(out-diffusion)도 원천적으로 제거하는 것이 가능해졌다. 상기 금속 플러그(24)에 의한 저항의 감소는 금속의 비저항이 다결정 실리콘에 비해 현저히 낮은 고유의 물질 특성 때문이고, 외향 확산의 방지는 다결정 실리콘의 경우와 달리, 금속의 경우 아예 도핑을 시킬 필요가 없기 때문이다. 또한, 콘택 홀의 저부 및 표면에 형성된 도전성 접착층은 금속 플러그의 기판에의 접착성을 향상시킬 뿐만 아니라, 금속의 확산을 막는 역할도 하므로 전체적인 외향 확산 방지 효과는 더욱 증대된다.
상기 설명한 바와 같이, 본 발명에서는 비트라인 패턴과 다른 층에 주변 영역에서 액티브 영역 및 게이트의 메탈 콘택을 위한 스터드를 비트라인 형성 전에 미리 형성함으로써 2차 메탈 콘택시 정렬 마진을 충분히 여유있게 가져갈 수 있다. 따라서, 칩사이즈 감소에 대비하여 메탈 콘택의 충분한 정렬 마진을 확보할 수 있으므로 메탈 콘택시 미스 얼라인먼트로 인한 비트라인과 쇼트 발생으로 인한 불량 발생을 줄일 수 있어서 수율을 향상시킬 수 있다.
본 발명에서는 자기 정렬 콘택 공정(SAC)으로 진행되는 BC와 MC 스터드 중 활성 영역에 오픈되는 콘택을 병합하기 위하여 추가되는 공정이 필요없이 건식 식각의 고선택비 특성과 금속 플러깅의 특성을 공유할 수 있는 반도체 메모리 장치의 제조 방법을 제공할 수 있다.

Claims (5)

  1. 스토리지 노드 콘택과 액티브 스터드 콘택을 구비하고 있는 반도체 메모리 소자에 있어서,
    상기 메모리 소자가 MIM 캐패시터를 채용한 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1항에 있어서,
    상기 스토리지 노드 콘택과 액티브 스터드 콘택은 텅스텐으로 플러깅되어 있는 반도체 메모리 소자.
  3. 제 1항에 있어서,
    상기 캐패시터 하부 전극은 상기 스토리지 노드 콘택에 플러깅된 텅스텐과 오믹 콘택을 이루는 것인 반도체 메모리 소자.
  4. 반도체 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막을 형성한 후 제 2 층간 절연막(ILD2)을 표면이 평탄하게 형성한 후 상기 제 2 층간 절연막에 다이렉트 콘택(Direct Contact; DC)과 비트라인을 형성하고, 다이렉트 콘택 형성 공정에서 비트라인 형성시 로직 회로의 게이트 위에는 후속 공정 중 메탈 콘택(MC0)을 위한 랜딩 스터드와 주변 영역에 메탈 콘택(MC0) 홀을 형성하고, 셀 영역에는 랜딩 패드를 동시에 형성하는 단계;
    Si3N4를 평탄하게 증착하는 단계;
    Si3N4를 증착한 후 셀 내의 BC(buried contact 또는 storage node contact)와 DRAM의 코아, 주변 영역, 및 로직 회로의 활성 영역에 형성되는 메탈 콘택을 동시에 포토리소그래피로 패터닝하고 셀 영역에서는 비트라인과 자기정렬 콘택(SAC)이 가능하며, 활성 영역 상에 오픈되는 콘택은 활성 영역/필드 영역의 가장 자리 상에서 에칭 정지가 가능하도록 고선택비 건식 식각 공정을 진행하여 콘택을 형성하는 단계;
    상기 콘택을 형성한 후 동시에 금속을 증착하고, 화학적 기계적 연마(CMP)나 에치백(etch-back)을 진행하여 금속 플러깅(plugging)하는 단계;
    제 3 층간 절연막을 형성하고, MIM(metal/high dielectric insulator/metal) 캐패시터 공정을 진행한 후 제 4 층간 절연막을 형성하는 단계;
    메탈 콘택(MC)을 포토리소그래피로 패터닝하고 고선택비 건식 식각을 진행하여 활성(active) 영역 상에서 MC0 위에 MC를 오픈하고, 로직 회로의 게이트 위의 랜딩 패드를 오픈하기 위하여 추가로 저선택비 또는 저선택비와 고선택비 식각 공정을 혼합한 건식 식각 공정을 진행하는 단계; 및
    상기 오픈 메탈 콘택에 금속 플러깅을 하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 금속이 텅스텐인 것인 반도체 메모리 소자의 제조 방법.
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