CN105932012A - 电容器结构及其制造方法 - Google Patents

电容器结构及其制造方法 Download PDF

Info

Publication number
CN105932012A
CN105932012A CN201510565703.3A CN201510565703A CN105932012A CN 105932012 A CN105932012 A CN 105932012A CN 201510565703 A CN201510565703 A CN 201510565703A CN 105932012 A CN105932012 A CN 105932012A
Authority
CN
China
Prior art keywords
deep trench
distance piece
metal
insulator
capacitor arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510565703.3A
Other languages
English (en)
Other versions
CN105932012B (zh
Inventor
杨宗学
闵仲强
吴常明
刘世昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105932012A publication Critical patent/CN105932012A/zh
Application granted granted Critical
Publication of CN105932012B publication Critical patent/CN105932012B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种电容器结构包括深沟槽、接触插塞、间隔件和金属-绝缘体-金属膜。深沟槽延伸至冠状氧化物衬底内，并且接触插塞完全地设置在冠状氧化物衬底下方。间隔件内衬于深沟槽，并且金属-绝缘体-金属膜设置在深沟槽中。本发明的实施例还涉及电容器结构的制造方法。

Description

电容器结构及其制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及电容器结构及其制造方法。
背景技术
动态随机存取存储器(DRAM)电路广泛用于图形和处理器应用中以存储数据。DRAM电路包括多个存储单元，并且每个单元均具有电容器和转移晶体管。电容器存储二进制数据，而转移晶体管保持电荷。在读取循环中，转移晶体管通过位线询问该单元。场效应晶体管通常用作转移晶体管。电容器通常包括由用于提供隔离的例如绝缘材料的阻挡件分隔开的两个电极。
存储单元可能呈现两种类型，存储单元包括形成在转移晶体管下方的衬底中的深沟槽(DT)电容器和具有在转移晶体管上方和之间构建的堆叠电容器的单元。电子器件的物理尺寸正在不断减小，并且因此，DRAM芯片上的存储单元的数量在短期内显著地增大。在DT电容器的情况下，深沟槽被制造得更小以在衬底上为其他组件保存空间。尺寸减小可以导致深沟槽的周长的显著减小，并且电容器的电荷能力与表面面积密切相关。
发明内容
本发明的实施例提供了一种电容器结构，包括：深沟槽，延伸至冠状氧化物内；接触插塞，完全地设置在所述冠状氧化物下方；间隔件，内衬于所述深沟槽；以及金属-绝缘体-金属膜，设置在所述深沟槽中。
本发明的另一实施例提供了一种存储器件，包括：半导体衬底，具有动态随机存取存储器(DRAM)器件；蚀刻停止层，位于所述DRAM器件上方；冠状氧化物，位于所述蚀刻停止层上方；深沟槽，延伸至所述冠状氧化物内，所述深沟槽包括第一侧壁和第二侧壁以及底部；间隔件，内衬于所述深沟槽的所述第一侧壁和所述第二侧壁；以及金属-绝缘体-金属膜，设置在所述深沟槽中。
本发明的又一实施例提供了一种方法，包括：在层间介电层上方形成蚀刻停止层；在所述蚀刻停止层上形成冠状氧化物；蚀刻所述冠状氧化物以形成多个深沟槽；在所述深沟槽中施加间隔件；选择性地蚀刻所述间隔件；以及在所述深沟槽中沉积金属-绝缘体-金属膜。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的示出位线下电容器(CUB)DRAM单元的示意性正视截面图；
图2是如图1所示的区域A的放大图；
图3是根据本发明的一些实施例的示出深沟槽电容器的制造工艺的流程图；以及
图4A至图4F是根据本发明的一些实施例的用于制造深沟槽电容器的工艺的顺序的示意性正视截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
紧凑的集成电路提供许多优势，例如，减小信号传播时间和噪声易感性，更高的时钟频率和更大的电路实区。同时，存储单元电极必须为电荷提供足够的表面面积。表面面积与称为电容的电荷保持能力直接成正比。为了增大表面面积，已经开发了深沟槽技术以增加给定区域中的电容。在衬底中制造深沟槽是制造电荷存储单元(称为DT电容器)的方式。在金属-绝缘体-金属(MIM)电容器中，MIM电容器在其响应特性中是线性的并且因此常用于逻辑器件而不是多晶硅-绝缘体-多晶硅(PIP)电容器，深沟槽内衬有介电材料，并且介电膜的表面面积与电容直接成正比。然而，在深沟槽电容器中发现一些不利影响，其中深沟槽电容器是设计可行器件所需的基本组件之一。
深沟槽的深度增大，而宽度通常保持不变。结果，这导致高高宽比，高宽比定义为蚀刻的结构的深度相对于它的宽度(即，如果在平面图中，结构是正方形或矩形的)或相对于它的直径(即，如果在平面图中，结构的形状是圆形或椭圆形的)的比率。由于多层膜共形地沉积至深沟槽，所以深沟槽的轮廓和形状控制对于随后的工艺非常重要。深沟槽蚀刻工艺可以是相对复杂的。在其中通常包含被电离的Cl2、F和Br的气体物质的装置中实施蚀刻。当将膜填入至窄拐角时，常见的问题是泄漏。
在高容量动态存储器中，其中，数据可以作为几百或较少的单独的电子存储，存储机制不可避免地是高度暂时的。单独的少许电子的泄漏可能改变存储的位的数据状态，例如，1至0或0至1。同时，需要高的更新速率以防止数据损坏。进而，由于高的更新速率和大多数不需要的脚本(其中，存储器存取时间增加)，消耗大量的时间以及功率。这样的情况可能严重地危害潜在的性能。此外，甚至为芯片设计提供多余的电路，在芯片上不适当地形成相对少量的元件(其中，这样的元件的数量大大增加以提供集成密度和存储器容量的期望增大)可以导致芯片最终发生故障而不能实现其全部功能。
动态随机存取存储器(DRAM)单元可以包括组件的任何期望的类型、数量和组合，并且可以使用任何合适的工艺技术(例如，类似于用于制造集成电路的那些的工艺)形成这些结构。而且，应该理解，电容器结构，进一步地，公开的实施例，可以在期望提供平滑层压或在沟槽中需要间隔件的任何应用中找到用途。
现在参照图1，图1是示出具有DRAM单元的半导体衬底10的示意性正视截面图，DRAM单元被示出为处于部分地完成的状态。衬底10可以是块状半导体衬底或绝缘体上硅衬底，衬底10具有位于存储器件区上的存储单元的阵列并且由浅沟槽隔离(STI)区12电隔离。STI区12的形成可以包括在衬底内蚀刻沟槽，在沟槽内沉积隔离材料(氧化物、氮化物或它们的组合)，抛光掉多余的隔离材料以及平坦化沟槽以用于下一级制造。在一些实施例中，存储器件区是用于形成P型晶体管的N型阱区。在一些实施例中，存储器件区具有P型。一系列转移晶体管栅电极20由例如掺杂的多晶硅、金属、金属合金或硅化物形成并且形成在衬底10上。每两个紧邻的栅电极20共享共同的位线接触件。通过毯式沉积介电层和然后蚀刻而在栅电极20的侧壁上形成衬垫(未示出)。在具有衬垫的情况下，通过注入适当的杂质而在衬底10中形成轻掺杂的源极/漏极接触区17。源极/漏极接触区介于邻近的栅电极20之间。源极/漏极区17的类型取决于将要形成的器件的类型。可以在栅电极20的暴露区域上形成硅化物区(未示出)以减小接触电阻。由于栅电极20的波浪形或冠状的轮廓，它们也称为冠状电容器。
仍参照图1，在栅电极20和部分衬底10上共形地形成第一蚀刻停止层22。例如，停止层可以由氮化硅(Si3N4)制成。通常地，通过低压化学汽相沉积(LPCVD)沉积第一蚀刻停止层22。接下来，在由第一蚀刻停止层22遮盖的栅电极20上方沉积层间介电(ILD)层26(或有时称为介电层)，并且然后平坦化ILD层26。例如，第一ILD层26可以包括氧化硅、低k介电材料等并且通过但不限于LPCVD进行沉积。沉积第一ILD层26，并且通过化学机械抛光(CMP)进行平坦化。
随后，传统的光刻技术和各向异性等离子体蚀刻用于蚀刻穿过第一ILD层26，直到暴露下面的源极/漏极区17以形成用于电容器节点和用于共享的位线接触件的接触开口。沉积导电层，并且导电层填充接触开口以形成用于电容器的第一接触插塞24和用于位线的第二接触插塞25。导电层由钨或钨合金组成并且通过LPCVD沉积至足以填充接触开口的厚度。如图1所示，在第一ILD层26上方沉积第二蚀刻停止层30，随后沉积冠状氧化物40。通过LPCVD在停止层30上方沉积冠状氧化物40，并且将冠状氧化物40平坦化至由电路设计确定的厚度，但更具体地，平坦化至介于6000埃和8000埃之间的厚度。
接下来，在冠状氧化物40中形成深沟槽1，深沟槽1对准在第一接触插塞24上方。使用传统的光刻技术蚀刻深沟槽1以使冠状氧化物40凹进，并且冠状氧化物40限定深沟槽1的高度。间隔件5内衬于深沟槽1的侧壁，并且在深沟槽1上方共形地沉积金属-绝缘体-金属膜3。例如，间隔件5的材料可以是氮化硅(SiN)等。金属-绝缘体-金属膜3包括连续的接触第一接触插塞24的底部电极层、电容器介电层和位于底部电极层上面的顶部电极层。
仍参照图1，第二ILD层50沉积在冠状氧化物40上并且填充在深沟槽1中。除了填充深沟槽1的杯形区之外，第二ILD层50包括具有位于冠状氧化物40上方的厚度的部分。用于形成第二ILD层50的材料包括PE-CVD电介质、HDP电介质、包括碳和硅的掺杂的介电材料、多孔材料和它们的组合。在一些实施例中，第二ILD层50由氟硅酸盐玻璃、碳掺杂的硅酸盐玻璃和它们的组合构成。接下来，可以对第二ILD层50采用各向异性蚀刻工艺(即，回蚀刻工艺)或平坦化技术(即，化学机械抛光)。
然后穿过第二ILD层50、冠状氧化物40和第二蚀刻停止层30形成另一接触开口，从而暴露下面的第二接触插塞25。在接触开口内填充导电材料以形成电连接至衬底10上的第二接触插塞25的位线导电插塞60。位线导电插塞60的材料包括但不限于钨、钨合金、铜或铜合金。
在第二ILD层50上沉积导电层70，并且平坦化导电层70，从而在存储单元区形成位线。位线是铜或铜合金的导线。位线可以通过位线导电插塞60和第二接触插塞25电连接至源极/漏极区17。
现在参照图2。图2是图1中的由虚线包围的区域A的放大图。当通过等离子体干蚀刻来蚀刻深沟槽1时，由于期望的窄轮廓，在深沟槽1的拐角处出现子沟槽。在沟槽正常转向并且当沟槽遇到第一接触插塞24时，在深沟槽1的底部区处出现子沟槽。深沟槽1具有一对第一侧壁1a、一对侧壁1b和底部1c。第一侧壁1a基本上平行并且沿着冠状氧化物40和第二蚀刻停止层30布置。使深沟槽1凹进以暴露第一接触插塞24的顶部，并且形成稍微不平坦或弯曲的底部1c。在弯曲的底部1c的形成中，在底部1c和第一接触插塞24之间形成锐角，第一接触插塞24的小部分成为深沟槽1的第二侧壁1b。换句话说，由于深沟槽1的窄轮廓和蚀刻工艺的缺陷，底部1c与第一接触插塞24的顶部不完全共面，并且第一接触插塞24也通过贡献侧壁1b而有助于限定深沟槽1的底部形貌。弯曲的底部1c隐藏难以到达或填充的多个拐角。
仍参照图2，在深沟槽1中沉积金属-绝缘体-金属膜3。沿着深沟槽1共形地生长这些层，即底部电极层、电容器介电层和顶部电极层。金属-绝缘体-金属膜3的轮廓反映深沟槽1的形貌。也将复制子沟槽和锐角，并且糟糕的情况恶化至甚至更窄的轮廓。粗劣的膜沉积将引起泄漏，泄漏可能导致数据状态改变和甚至数据损坏。电容器容量可能受到严重的危害。为了防止由填入的金属-绝缘体-金属膜3引起的泄漏，在沉积膜3之前，沉积并且然后选择性地蚀刻间隔件5，从而使得由间隔件5占据子沟槽和锐角拐角。在这方面，底部电极层遵循深沟槽轮廓，而子沟槽和锐角拐角被更改为钝角。
应该理解，间隔件5不覆盖深沟槽1的整个表面而是深沟槽1的部分表面。如图2所示，间隔件5是离散的并且厚度不均匀。结果，在一个侧壁1a和底部1c之间产生的子沟槽不被复制而是转变成更宽的拐角。当沉积金属-绝缘体-金属膜3的第一层(即，底部电极层)时，该层遵循较宽的拐角，该较宽的拐角由间隔件5的部分和深沟槽1的底部1c共同限定。当沉积电容器介电层和顶部电极层时，较圆的拐角大大减小了填充金属-绝缘体-金属膜3的机会。
同样地，在底部1c和第一接触插塞14的侧壁之间产生的锐角减弱。由于间隔件5的选择性蚀刻，除了非均匀厚度之外，间隔件5的部分保留在锐角处。因此，锐角拐角转变成钝角，留下更开阔的底部用于填充。底部电极层与间隔件5所产生的形貌共形，并且因此当沉积电容器介电层和顶部电极时，将不复制锐角，并且可以更大程度地最小化电容器泄漏。金属-绝缘体-金属膜3的平滑性确保了电容器的功能。
现在转到图3，示出了用于制造包括金属-绝缘体-金属电容器的动态随机存取存储器(DRAM)器件的方法100的实施例。图3中示出的方法100的实施例在图4A至图4F的示意图中被进一步示出，并且应该对下文中示出的这些图作出参考。应该注意，图4A是DRAM器件的截面正视图。贯穿图4A至图4F，保持该相同的格式。
如图3中的框S110中阐述的，在层间介电层上形成蚀刻停止层。这在图4A中示出，这示出了处于部分完成阶段的DRAM单元。DRAM单元包括衬底10、多个栅电极20、多个第一接触插塞24和介于每两个第一接触插塞24之间的第二接触插塞25。由于它们对于描述本发明的新部件不是必要的，所以仅简要地描述了这些DRAM单元。在衬底10中形成浅沟槽隔离区12以隔离器件区。可以利用包括但不限于以下的方法产生浅沟槽隔离区12：在衬底内蚀刻沟槽，沉积隔离材料，抛光掉多余的隔离材料以及平坦化沟槽。在器件区上，在衬底10上连续地形成栅极介电层和栅电极层，并且然后图案化栅极介电层和栅电极层，从而形成栅极电介质和栅电极20。栅极电介质由氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的电介质形成。栅电极20由掺杂的多晶硅、金属、金属合金或硅化物形成。然后取决于它们的器件类型，通过注入适当的杂质，在衬底10中形成源极/漏极区17。在一些实施例中，源极/漏极区17具有p型。在可选实施例中，源极/漏极区17具有n型。在栅电极20上沉积与波浪形的轮廓共形的蚀刻停止层22。例如，通过LPCVD、APCVD等在衬底10上形成层间介电(ILD)层26。接下来，采用回蚀刻工艺。使ILD层26凹进以容纳接触插塞24。接触插塞24的材料包括钨或它们的合金并且进一步包括复合结构。平坦化ILD层和接触插塞24，在ILD层26上形成另一蚀刻停止层30。
返回图3，如框S120中阐述的，在停止层的顶部上形成冠状氧化物。这在图4B中示出，其中，已经在蚀刻停止层30上形成冠状氧化物40。通过CVD或LPCVD用高k介电材料形成冠状氧化物40，并且然后平坦化冠状氧化物40。根据器件的类型，冠状氧化物40的厚度介于6000埃至8000埃的范围内。在一些实施例中，冠状氧化物40具有7200埃的厚度。冠状氧化物40的厚度之后确定深沟槽的深度轮廓。
如框S130中阐述的，蚀刻冠状氧化物以形成多个深沟槽。这在图4C中示出，其中，在冠状氧化物40中形成深沟槽1，从而暴露接触插塞24。通过蚀刻冠状氧化物40和蚀刻停止层30形成深沟槽1。深沟槽1的深度匹配冠状氧化物40和蚀刻停止层30的共同厚度，直到暴露出接触插塞24。由于回蚀刻工艺的性质，深沟槽1的底部稍微朝向开口向上弯曲。该弯曲在两个侧壁的连接处导致窄、尖锐的子沟槽形成。在深沟槽1中沉积层将复制窄拐角，并且可能在附近区域处出现凸起而干扰膜的平滑性。此外，窄拐角内的填入材料可能带来不期望的接近或甚至单层的合并。
如框S140中阐述的，在深沟槽中施加间隔件。这在图4D中示出，其中，在深沟槽1内沉积间隔件5。通过用气体处理的自动层沉积(ALD)形成间隔件5。例如，间隔件5的材料可以是氮化硅等。应该理解，间隔件5的材料不应该是氧化物以不影响电容器的正常功能。根据期望的结果，间隔件5的厚度介于50埃和100埃的范围内。在轮廓上较薄的间隔件对电极具有较少的影响(即，高宽比)。较厚的间隔件可能稍微危害电极的电容。在这个阶段，间隔件5与深沟槽1共形，并且在沉积中复制子沟槽。
接下来，如框S150中阐述的，选择性地蚀刻间隔件。这在图4E中示出，其中，选择性地干蚀刻间隔件5。为了减弱子沟槽，对间隔件5进行各向异性蚀刻。间隔件5被蚀刻成非均匀的厚度并且分布至深沟槽1中的不同区域处。在选择性蚀刻之后，间隔件5占据子沟槽和深沟槽1的底部处的锐角。如图4E所示，子沟槽填充有间隔件5，并且因此拐角不再是尖锐的，而是更圆的。应该理解，深沟槽的底部没有间隔件5。间隔件5的目的是更改子沟槽和将锐角更改为更开阔的拐角。如果间隔件5保留在深沟槽1的底部处，则将复制子沟槽和拐角，而不是减弱子沟槽和锐角。钝角防止填入金属-绝缘体-金属膜3，从而使得将不危害电容，其中，深沟槽具有高高宽比。
现在参照图4F，其中，通过例如CVD、溅射沉积等在深沟槽1中沉积金属-绝缘体-金属膜3。金属-绝缘体-金属膜3包括底部电极层、电容器介电层和顶部电极层。为了清楚，未示出这些层。底部电极层和顶部电极层的材料包括但不限于Ti、Co、TiN、TiW、W、TiAl、TiAlN和它们的组合。金属-绝缘体-金属膜3不挤入拐角处，但是平滑地沉积在由间隔件5、接触插塞24和深沟槽1产生的形貌上方。在沉积金属-绝缘体-金属膜3之后，深沟槽电容器的高宽比介于8和10的范围内。
虽然未示出，但是应该理解，可以对DRAM单元进行进一步的处理，进一步的处理包括但不限于在剩余的接触插塞上方形成位线接触插塞，沉积超过深沟槽的深度的第二ILD层，以及形成作为位线的导电层。
本发明提供了具有改进的深沟槽轮廓的深沟槽电容器结构。更具体地，在沉积金属-绝缘体-金属膜之前，沉积间隔件。由于深沟槽的高高宽比，在回蚀刻工艺之后，沟槽的底部稍微弯曲，并且在侧壁和底部之间产生子沟槽。然而，深沟槽的宽度由于有限的空间而几乎不能扩展，并且因此每个深沟槽应该在不改变现有的尺寸的情况下提供它的最大容量。在这方面，由于间隔件在厚度上不均匀并且是离散的，所以间隔件填充子沟槽而对深沟槽的高宽比具有有限的影响。间隔件将深沟槽的轮廓更改为具有圆形拐角的杯形，从而使得金属-绝缘体-金属膜不填入或进入拐角处，并且可以大大地减少电容器泄漏的机会。可以确保电容稳定，并且可以避免数据损失。
在一些实施例中，一种电容器结构包括深沟槽、接触插塞、间隔件和金属-绝缘体-金属膜。深沟槽延伸至冠状氧化物衬底内，并且接触插塞完全地设置在冠状氧化物衬底下方。间隔件内衬于深沟槽，并且金属-绝缘体-金属膜设置在深沟槽中。
在上述电容器结构中，其中，所述深沟槽包括沿着所述冠状氧化物的第一侧壁和沿着所述接触插塞的第二侧壁以及底部。
在上述电容器结构中，其中，所述间隔件内衬于所述深沟槽的所述第一侧壁和所述第二侧壁。
在上述电容器结构中，其中，所述间隔件具有非均匀的厚度。
在上述电容器结构中，其中，所述金属-绝缘体-金属膜设置在所述深沟槽的所述第一侧壁和所述第二侧壁以及所述底部上方的所述间隔件上。
在上述电容器结构中，其中，所述深沟槽具有介于8和10的范围内的高宽比。
在上述电容器结构中，其中，所述间隔件的厚度介于50埃和100埃的范围内。
在上述电容器结构中，其中，所述间隔件由氮化硅制成。
在一些实施例中，一种存储器件包括具有动态随机存取存储器(DRAM)器件的半导体衬底。停止层设置在DRAM器件上方。冠状氧化物设置在蚀刻停止层上方，并且深沟槽延伸至冠状氧化物内。深沟槽包括第一侧壁和第二侧壁以及底部。间隔件内衬于深沟槽的第一侧壁和第二侧壁，并且金属-绝缘体-金属膜设置在深沟槽中。
在上述存储器件中，其中，所述金属-绝缘体-金属膜设置在所述深沟槽的所述第一侧壁和所述第二侧壁以及所述底部上方的所述间隔件上。
在上述存储器件中，其中，所述间隔件具有非均匀的厚度。
在上述存储器件中，其中，所述深沟槽具有介于8和10的范围内的高宽比。
在上述存储器件中，其中，所述间隔件由氮化硅制成。
在一些实施例中，一种方法包括在层间介电层上方形成蚀刻停止层。接下来，在蚀刻停止层上形成冠状氧化物。随后，蚀刻冠状氧化物以形成多个深沟槽。然后在深沟槽中施加间隔件。选择性地蚀刻间隔件，并且最后在深沟槽中沉积金属-绝缘体-金属膜。
在上述方法中，其中，所述深沟槽包括第一侧壁、第二侧壁和底部。
在上述方法中，其中，所述深沟槽包括第一侧壁、第二侧壁和底部，在选择性地蚀刻所述间隔件的步骤中还包括：蚀刻所述深沟槽的所述底部上的所述间隔件。
在上述方法中，其中，所述深沟槽包括第一侧壁、第二侧壁和底部，在选择性地蚀刻所述间隔件的步骤中还包括：蚀刻所述深沟槽的所述底部上的所述间隔件，其中，所述间隔件具有非均匀的厚度。
在上述方法中，其中，所述深沟槽包括第一侧壁、第二侧壁和底部，在选择性地蚀刻所述间隔件的步骤中还包括：蚀刻所述深沟槽的所述底部上的所述间隔件，在所述深沟槽的所述第一侧壁和所述第二侧壁上方的所述间隔件上以及所述深沟槽的所述底部上沉积所述金属-绝缘体-金属膜。
在上述方法中，其中，由氮化硅制成所述间隔件。
在上述方法中，其中，在所述深沟槽中施加间隔件的步骤中，所述间隔件的厚度介于50埃和100埃的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种电容器结构，包括：
深沟槽，延伸至冠状氧化物内；
接触插塞，完全地设置在所述冠状氧化物下方；
间隔件，内衬于所述深沟槽；以及
金属-绝缘体-金属膜，设置在所述深沟槽中。
2.根据权利要求1所述的电容器结构，其中，所述深沟槽包括沿着所述冠状氧化物的第一侧壁和沿着所述接触插塞的第二侧壁以及底部。
3.根据权利要求1所述的电容器结构，其中，所述间隔件内衬于所述深沟槽的所述第一侧壁和所述第二侧壁。
4.根据权利要求1所述的电容器结构，其中，所述间隔件具有非均匀的厚度。
5.根据权利要求1所述的电容器结构，其中，所述金属-绝缘体-金属膜设置在所述深沟槽的所述第一侧壁和所述第二侧壁以及所述底部上方的所述间隔件上。
6.根据权利要求1所述的电容器结构，其中，所述深沟槽具有介于8和10的范围内的高宽比。
7.根据权利要求1所述的电容器结构，其中，所述间隔件的厚度介于50埃和100埃的范围内。
8.根据权利要求1所述的电容器结构，其中，所述间隔件由氮化硅制成。
9.一种存储器件，包括：
半导体衬底，具有动态随机存取存储器(DRAM)器件；
蚀刻停止层，位于所述DRAM器件上方；
冠状氧化物，位于所述蚀刻停止层上方；
深沟槽，延伸至所述冠状氧化物内，所述深沟槽包括第一侧壁和第二侧壁以及底部；
间隔件，内衬于所述深沟槽的所述第一侧壁和所述第二侧壁；以及
金属-绝缘体-金属膜，设置在所述深沟槽中。
10.一种方法，包括：
在层间介电层上方形成蚀刻停止层；
在所述蚀刻停止层上形成冠状氧化物；
蚀刻所述冠状氧化物以形成多个深沟槽；
在所述深沟槽中施加间隔件；
选择性地蚀刻所述间隔件；以及
在所述深沟槽中沉积金属-绝缘体-金属膜。
CN201510565703.3A 2015-02-26 2015-09-08 电容器结构及其制造方法 Active CN105932012B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/632,569 2015-02-26
US14/632,569 US9711508B2 (en) 2015-02-26 2015-02-26 Capacitor structure and method of manufacturing the same

Publications (2)

Publication Number Publication Date
CN105932012A true CN105932012A (zh) 2016-09-07
CN105932012B CN105932012B (zh) 2019-04-12

Family

ID=56798374

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510565703.3A Active CN105932012B (zh) 2015-02-26 2015-09-08 电容器结构及其制造方法

Country Status (2)

Country Link
US (2) US9711508B2 (zh)
CN (1) CN105932012B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878366A (zh) * 2017-05-15 2018-11-23 长鑫存储技术有限公司 存储器及其形成方法、半导体器件
WO2019007373A1 (en) * 2017-07-04 2019-01-10 Changxin Memory Technologies, Inc. SEMICONDUCTOR STORAGE DEVICE AND METHOD OF FORMING CAPACITOR HEAD PROFILE
CN112185963A (zh) * 2020-09-30 2021-01-05 福建省晋华集成电路有限公司 存储器及其形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199500B2 (en) * 2016-08-02 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
WO2018063207A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Resistive random access memory cell
US9859336B1 (en) * 2017-01-09 2018-01-02 Macronix International Co., Ltd. Semiconductor device including a memory cell structure
US10658486B2 (en) * 2017-05-18 2020-05-19 Taiwan Semiconductor Manufacutring Co., Ltd. Mitigation of time dependent dielectric breakdown
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
US10497436B2 (en) * 2017-11-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication thereof
CN110082965A (zh) * 2019-04-08 2019-08-02 深圳市华星光电半导体显示技术有限公司 框胶硬化装置
DE112019007552B4 (de) 2019-07-18 2023-05-04 Microchip Technology Incorporated Techniken zum herstellen integrierter induktoren und zugehörige halbleitervorrichtungen, elektronische systeme und verfahren
US11804803B2 (en) 2020-01-15 2023-10-31 Microchip Technology Incorporated Techniques for forming integrated inductor-capacitor oscillators and related methods, oscillators, semiconductor devices, systems-on-chips, and other systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284589B1 (en) * 1998-11-18 2001-09-04 Samsung Electronics Co., Ltd. Method of fabricating concave capacitor including adhesion spacer
US20020011618A1 (en) * 1997-02-28 2002-01-31 Kabushiki Kaisha Toshiba Structure of a capacitor section of a dynamic random-access memory
CN101740545A (zh) * 2008-11-21 2010-06-16 三星电子株式会社 半导体装置的配线结构及形成配线结构的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US6359302B1 (en) * 1997-10-16 2002-03-19 Micron Technology, Inc. DRAM cells and integrated circuitry, and capacitor structures
US6255168B1 (en) * 1999-09-13 2001-07-03 United Microelectronics Corp. Method for manufacturing bit line and bit line contact
US6341056B1 (en) * 2000-05-17 2002-01-22 Lsi Logic Corporation Capacitor with multiple-component dielectric and method of fabricating same
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
KR100408742B1 (ko) * 2001-05-10 2003-12-11 삼성전자주식회사 집적회로소자의 캐패시터 및 그 제조방법
US8853762B2 (en) * 2008-11-25 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for protecting metal-insulator-metal capacitor in memory device from charge damage
US8242551B2 (en) * 2009-03-04 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal structure for system-on-chip technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020011618A1 (en) * 1997-02-28 2002-01-31 Kabushiki Kaisha Toshiba Structure of a capacitor section of a dynamic random-access memory
US6284589B1 (en) * 1998-11-18 2001-09-04 Samsung Electronics Co., Ltd. Method of fabricating concave capacitor including adhesion spacer
CN101740545A (zh) * 2008-11-21 2010-06-16 三星电子株式会社 半导体装置的配线结构及形成配线结构的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878366A (zh) * 2017-05-15 2018-11-23 长鑫存储技术有限公司 存储器及其形成方法、半导体器件
CN108878366B (zh) * 2017-05-15 2021-03-09 长鑫存储技术有限公司 存储器及其形成方法、半导体器件
WO2019007373A1 (en) * 2017-07-04 2019-01-10 Changxin Memory Technologies, Inc. SEMICONDUCTOR STORAGE DEVICE AND METHOD OF FORMING CAPACITOR HEAD PROFILE
US10886380B2 (en) 2017-07-04 2021-01-05 Changxin Memory Technologies, Inc. Semiconductor storage device and method for forming a profile of a capacitor thereof
CN112185963A (zh) * 2020-09-30 2021-01-05 福建省晋华集成电路有限公司 存储器及其形成方法

Also Published As

Publication number Publication date
US20170287915A1 (en) 2017-10-05
US9711508B2 (en) 2017-07-18
CN105932012B (zh) 2019-04-12
US20160254266A1 (en) 2016-09-01
US10872895B2 (en) 2020-12-22

Similar Documents

Publication Publication Date Title
CN105932012A (zh) 电容器结构及其制造方法
US8148260B2 (en) Semiconductor memory device and method of forming the same
US9330960B2 (en) Semiconductor devices including capacitors
CN100559579C (zh) 具有自对准接触的半导体器件及其制造方法
US8674420B2 (en) Semiconductor devices including buried gate electrodes and methods of forming semiconductor devices including buried gate electrodes
CN108257919B (zh) 随机动态处理存储器元件的形成方法
US9613967B1 (en) Memory device and method of fabricating the same
TW201740510A (zh) 記憶體陣列中具有共平面數位線接觸結構及儲存節點接觸結構的半導體記憶體元件及其製作方法
CN111223860B (zh) 半导体器件及其制备方法
US8853810B2 (en) Integrated circuits that include deep trench capacitors and methods for their fabrication
US20130043519A1 (en) Semiconductor devices using shaped gate electrodes
KR980012534A (ko) 반도체장치의 제조방법
TW201405640A (zh) 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置
US9178051B2 (en) Semiconductor device
KR101082288B1 (ko) 콘택트 형성
CN113097210A (zh) 半导体结构及其制备方法
KR100399769B1 (ko) 엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자의 제조 방법
US11895825B2 (en) Semiconductor device including integrated capacitor and vertical channel transistor and methods of forming the same
US5665626A (en) Method of making a chimney capacitor
CN100403524C (zh) 记忆晶胞电容与逻辑元件的整合制造方法及其结构
US20120025347A1 (en) Method of forming a MIM capacitor
US8883622B2 (en) Method of fabricating and semiconductor memory device using the same
TW202301573A (zh) 半導體結構及其製造方法
CN212570997U (zh) 半导体存储器件
EP0991116A2 (en) Stacked capacitor memory cell and method of fabrication

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant