CN101740545A - 半导体装置的配线结构及形成配线结构的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 40
- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 238000009826 distribution Methods 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000011229 interlayer Substances 0.000 abstract description 4
- 238000004140 cleaning Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 181
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 238000005516 engineering process Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000011248 coating agent Substances 0.000 description 12
- 238000000576 coating method Methods 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000007788 liquid Substances 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001764 infiltration Methods 0.000 description 2
- 230000008595 infiltration Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- KVBCYCWRDBDGBG-UHFFFAOYSA-N azane;dihydrofluoride Chemical compound [NH4+].F.[F-] KVBCYCWRDBDGBG-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
本发明提供了一种半导体装置的配线结构及形成配线结构的方法。在半导体装置的配线结构及其制造方法中，配线结构包括接触焊盘、接触插塞、间隔物和绝缘中间层图案。接触焊盘电连接到基板的接触区域。接触插塞设置在接触焊盘上并电连接到接触焊盘。间隔物面对接触焊盘的上部侧表面和接触插塞的侧壁。绝缘中间层图案具有开口、接触插塞以及设置在开口中的间隔物。配线结构的间隔物可以在形成连接到电容器的接触插塞时防止接触焊盘被清洗液损坏。
Description
技术领域
本发明的示范性实施例涉及半导体装置的配线结构(wiring structure)及其形成方法。更具体的，本发明的示范性实施例涉及能够防止接触插塞(contact plug)之间电短路的半导体装置的配线结构及其形成方法。
背景技术
由于DRAM装置的存储单元更高度地集成，每个单元的侧面积被极大地减少。因此，在减小的面积中形成高电容的电容器是很重要的。
为了增加包括在电容器中的电极的有效面积，已经研究了各种电容器结构。电容器结构的示例包括平面型电容器、堆叠型或沟槽型电容器、柱型电容器等。柱型电容器会要求形成相对小的面积而不彼此接触。然而，因为电容器电连接到存取晶体管的一个源极/漏极区域，所以要形成电容器的区域会根据下面的源极/漏极的位置而受到限制。因此，相邻电容器之间的电短路问题会随着其间余量的减少而频繁发生。
近来，已经开发了新的工艺，以保证相邻电容器可以设置为间隔开足够的距离而与下面的源极/漏极的位置无关。例如，要连接到电容器的接触插塞可以形成为使接触插塞的上表面宽于其下表面。平台焊盘(landing pad)还可以形成在接触插塞的上表面上，从而增大电容器与接触插塞之间的接触余量。然而，当接触插塞的上表面宽于其下表面时，相邻接触插塞之间的距离会大大增加，使得接触插塞之间的桥接失败频繁发生。此外，当着陆焊盘还形成在接触插塞的上表面上时，会进行附加的沉积和光刻工艺。此外，会发生由于着陆焊盘的未对准引起的故障。
因此，已经开发了这样的形成接触插塞的工艺，使得该接触插塞上表面具有足够的面积并能够防止接触插塞与接触位线的焊盘之间的桥接失败。例如，在亚60nm的DRAM装置的设计规范中，连接到下电极的接触插塞可以形成开口中，该开口暴露在字线结构和位线结构的交叉区域中的第一接触焊盘并具有形成在其中的间隔物。因此，接触插塞可以形成为邻近位线结构以及连接到该位线结构的第二焊盘。由于开口通过采用位线结构作为蚀刻掩模的自对准工艺形成，所以开口可以暴露位线或第二焊盘。
发明内容
示范性实施例提供了一种具有面对接触焊盘和接触插塞的间隔物的半导体装置的配线结构。
示范性实施例提供了一种制造半导体装置的配线结构的方法，该方法包括形成面对接触焊盘和接触插塞的间隔物，从而防止接触焊盘被清洗液损坏。
根据一个方面，本发明涉及一种配线结构，该配线结构包括接触焊盘、接触插塞、间隔物和绝缘中间层图案(insulation interlayer pattern)。接触焊盘电连接到基板的接触区域。接触插塞设置在接触焊盘上并电连接到接触焊盘。间隔物面对接触焊盘的上部侧表面和接触插塞的侧壁。绝缘中间层图案具有开口、接触插塞和设置在该开口中的间隔物。配线结构的间隔物可以在形成连接到电容器的接触插塞时防止接触焊盘被清洗液损坏。
在示范性实施例中，开口的下部的宽度可以大于接触焊盘的上表面的宽度。接触焊盘可以邻近电容器的接触焊盘，电容器的接触焊盘电连接到基板的接触区域。
在示范性实施例中，间隔物可以围绕接触焊盘的上部侧壁，并且间隔物可以包括氮化硅或氮氧化硅。
在示范性实施例中，配线结构还可以包括电连接到接触插塞的位线。
根据另一方面，本发明涉及一种形成半导体装置的配线结构的方法。根据该方法，制备基板，并且形成绝缘中间层(insulation interlayer)以覆盖接触焊盘，该接触焊盘电连接到基板的接触区域。图案化绝缘中间层以形成具有开口的绝缘中间层图案，该开口暴露接触焊盘的上表面和上部侧表面。间隔物形成在绝缘中间层图案的开口的侧壁上，该间隔物面对接触焊盘的上部侧表面。接触插塞形成在形成有间隔物的开口中，该接触插塞电连接到接触焊盘。在随后形成连接到电容器的接触插塞时可以防止配线结构被清洗液损坏。
在示范性实施例中，开口的下部的宽度可以形成为比接触焊盘的上表面的宽度大大约10至30nm。
在示范性实施例中，形成间隔物可以包括采用氮化硅或氮氧化硅形成间隔物层以及蚀刻间隔物层直到暴露接触焊盘的表面，从而形成间隔物。
根据另一方面，本发明涉及一种形成半导体装置的配线结构的方法。根据该方法，形成具有第一开口的第一绝缘中间层图案，该第一开口暴露基板的接触区域。第一接触焊盘和第二接触焊盘形成在第一绝缘中间层图案的第一开口中。形成第二绝缘中间层以覆盖第一接触焊盘和第二接触焊盘。图案化第二绝缘中间层以形成具有初始开口的第二绝缘中间层图案，该初始开口暴露第一接触焊盘的上表面和第一绝缘中间层图案的部分表面。蚀刻第一绝缘中间层图案通过初始开口暴露的上部，以形成暴露第一接触焊盘的上表面和上部侧表面的开口。间隔物形成在第一绝缘中间层图案和第二绝缘中间层图案的开口的侧壁上，该间隔物面对第一接触焊盘的上部侧表面。具有接触插塞的位线结构形成在形成有间隔物的开口中。
如上所述，根据示范性实施例的配线结构包括间隔物，该间隔物不仅围绕形成在接触焊盘上的接触插塞的外侧表面还围绕接触焊盘的上外侧表面。也就是说，间隔物可以形成为围绕接触焊盘和接触插塞彼此面对的部分。因此，在形成相邻的接触插塞时，可以防止形成在接触焊盘和接触插塞的接触表面之间的金属硅化物被清洗液的渗入损坏。因此，在形成连接到电容器的接触插塞的后续工艺期间可以防止接触焊盘受到损坏，从而防止相邻接触插塞之间的电短路。
附图说明
如附图所示，通过对本发明优选实施例的更具体的描述，本发明的前述和其它的特征以及优点将变得明显，附图中相同的附图标记在不同的视图中指代相同的部件。附图不一定按比例，重点在于示出本发明的原理。附图中，为了清楚起见，夸大了层和区域的厚度。
图1是示出根据示范性实施例的半导体装置的配线结构的截面图。
图2到图5是示出根据示范性实施例形成图1中的配线结构的方法的截面图。
图6到图18是示出根据示范性实施例制造包括配线结构的DRAM装置的方法的截面图。
具体实施方式
在下文将参照附图更全面地描述各种示范性实施例，附图中示出了一些示范性实施例。然而，本发明的原理可以以很多不同的形式实施，而不应被解释为限于在此阐述的示范性实施例。相反，提供这些示范性实施例使得该说明透彻和完整，并将本发明的范围充分传达给本领域技术人员。附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。
应当理解，当称一元件或层在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接在另一元件或层上或者直接连接到或耦接到另一元件或层，或者还可以存在插入的元件或层。相反，当称一个元件“直接在”另一元件或层上、“直接连接到”或“直接耦合到”另一元件或层时，不存在插入的元件或层。相同的附图标记始终指代相同的元件。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
应当理解，虽然这里可使用术语第一、第二、第三等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可以在不背离本发明精神的前提下称为第二元件、组件、区域、层或部分。
为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等空间相对性术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的使用或操作中的器件的不同取向的。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。这样，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，此处所用的空间相对性描述符做相应解释。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一(a)”、“一(an)”和“该(the)”均同时旨在包括复数形式。还应当理解，术语“包括(comprise)”和/或“包括(comprising)”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
这里参照截面图来描述示范性实施例，这些截面图是示范性实施例(和中间结构)的示意图。因此，可以预期由例如制造技术和/或公差引起的图示形状的变化。因此，示范性实施例不应解释为限于在此所示的区域的特定形状，而是包括由例如制造所引起的形状上的改变。例如，示出为矩形的注入区域通常具有圆形或者弯曲的特征和/或在其边缘上的注入浓度梯度，而非从注入区域到非注入区域的二元改变。同样，通过注入形成的埋入区域可以导致在埋入区域与进行注入的表面之间的区域中的某些注入。因此，附图中所示的区域实质上是示意性的，它们的形状并非要展示器件区的实际形状，也并非要限制示例性实施例的范围。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。进一步应当理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
在下文，将参照附图详细地描述示范性实施例。
配线结构以及形成配线结构的方法
图1是示出根据示范性实施例的半导体装置的配线结构的截面图。
参照图1，根据示范性实施例的半导体结构包括：基板100；接触焊盘124和126，分别电连接到接触区域116b和116a；绝缘层图案120，使接触焊盘绝缘；绝缘中间层图案130，具有暴露部分接触焊盘的开口；接触插塞150，电连接到接触焊盘；以及间隔物140，面对接触焊盘126的上部侧表面和接触插塞150的侧壁。
基板100可以包括硅基板、绝缘体上硅基板、锗基板、硅-锗基板等。通过浅沟槽隔离(STI)工艺，隔离层可以设置在基板100中。栅极结构(未示出)和接触区域可以设置在基板100中。栅极结构可以是具有栅极绝缘层和栅极电极的堆叠结构的字线。接触区域可以包括第一接触区域116b和第二接触区域116a。
接触焊盘可以包括第一接触焊盘124和第二接触焊盘126。第一接触焊盘124可以与第一接触区域116b接触。第一接触焊盘124可以电连接到电容器的接触插塞。第二接触焊盘126可以与第二接触区域116a接触。第二接触焊盘126可以电连接到位线的接触插塞。例如，第二接触焊盘126的上表面可以低于第一接触焊盘124的上表面。接触焊盘可以包括掺有杂质的多晶硅。第一接触焊盘124和第二接触焊盘126可以重复地布置。第一接触焊盘124和第二接触焊盘126可以通过绝缘层图案120电绝缘。
绝缘中间层图案130可以通过图案化覆盖接触焊盘124和126的绝缘中间层而形成。绝缘中间层图案130可以具有暴露第二接触焊盘126的上表面的开口(未示出)。开口可以穿透绝缘中间层，并且可以具有连接到凹陷(recess)(未示出)的结构，该凹陷由于绝缘中间层的过蚀刻而形成。凹陷可以暴露第二接触焊盘126的上表面和上部侧表面。也就是说，开口下部的宽度大于第二接触焊盘126的上表面的宽度。
间隔物140可以设置在绝缘中间层图案130的开口的侧壁上。间隔物140可以面对第二接触图案126的上部侧表面。也就是说，间隔物140可以形成在开口中且围绕第二接触焊盘126的上部侧壁。间隔物140可以形成到第二接触焊盘126的上部侧壁。因此，可以防止形成在第二接触焊盘126与位线的接触插塞的接触表面之间的金属硅化物被清洗液损坏。因此，在形成电连接到第一接触焊盘124的电容器的接触插塞时，可以防止电容器的接触插塞电连接到第二接触焊盘126。
接触插塞150可以形成在开口(具有形成在其中的间隔物140)中，以电连接到接触焊盘中的第二接触焊盘126。接触插塞150可以是电连接到位线(未示出)的下金属图案或者是包括在位线中的下金属配线。尽管在附图中没有示出，但是在该实施例中，导电配线结构还可以包括电连接到接触插塞150的位线。
图2到图5是示出根据示范性实施例形成图1中的配线结构的方法的截面图。
参照图2，接触焊盘124和126形成在基板100上。
在示范性实施例中，可以形成绝缘层120以覆盖形成有接触区域116a和116b的基板。绝缘层可以包括氧化硅。氧化硅的示例可以是BPSG、PSG、USG、TEOS、HDP氧化物等。绝缘层可以具有通过化学机械抛光工艺平坦化的上表面。
光致抗蚀剂图案(未示出)可以形成在绝缘层上。绝缘层的通过光致抗蚀剂图案暴露的部分可以被各向异性蚀刻，以形成暴露接触区域116a和116b的接触孔(未示出)。绝缘层可以被部分去除以形成具有接触孔的绝缘层图案120。一些接触孔可以暴露用作电容器接触区域的第一接触区域116b。其余的接触孔可以暴露用作位线接触区域的第二接触区域116a。
第一接触焊盘124和第二接触焊盘126可以分别形成在绝缘层图案120的接触孔中。具体地，可以形成多晶硅层(未示出)以填充和覆盖绝缘层图案120。例如，多晶硅层可以通过化学气相沉积工艺采用掺有杂质的多晶硅形成。
绝缘层图案120的上表面上的多晶硅层可以被选择性地去除，以在接触孔中形成第一多晶硅图案和第二多晶硅图案。接触孔中的第一多晶硅图案可以是电连接到第一接触区域116b的第一接触焊盘124。接触孔中的第二多晶硅图案可以是电连接到第二接触区域116a的第二接触焊盘126。第一接触焊盘124和第二接触焊盘126的上表面可以与绝缘层图案的上表面具有相同的高度。
参照图3，绝缘中间层图案130形成在基板100上。绝缘中间层图案130可以具有开口132，该开口132暴露接触焊盘的上表面以及侧表面的上部。
在示范性实施例中，绝缘中间层(未示出)可以形成在形成有第一接触焊盘124和第二接触焊盘126的基板100上。绝缘中间层可以使第一接触焊盘124与通过后续工艺形成的位线绝缘。绝缘中间层可以包括BPSG氧化物层、PSG氧化物层、SOG氧化物层、HDP氧化物层等。
第二光致抗蚀剂图案(未示出)形成在绝缘中间层上。开口132的下部采用第二光致抗蚀剂图案形成，开口132的下部的宽度可以大于第二接触焊盘126的上表面的宽度。通过第二光致抗蚀剂图案暴露的绝缘中间层可以被过蚀刻(over-etch)直到暴露第二接触焊盘的上部侧壁，以形成具有开口132的绝缘中间层图案130，开口132暴露第二接触焊盘126的上表面和上部侧壁。例如，开口132的下部的宽度可以比接触焊盘的上表面的宽度宽约10至30nm。
由于过蚀刻绝缘中间层以形成开口132，第二接触焊盘126的上表面可以低于第一接触焊盘的上表面，并且凹陷R可以形成在绝缘层图案中以连接到该开口。也就是说，开口132可以连接到绝缘层图案中的该凹陷，以暴露第二接触焊盘的上部。
参照图4，间隔物140形成在通过开口暴露的绝缘中间层图案的侧壁上。
在示范性实施例中，第二光致抗蚀剂图案可以通过灰化和/或剥离工艺从绝缘中间层图案去除。间隔物层(未示出)形成在绝缘中间层图案130的侧壁上以及通过开口132暴露的第二接触焊盘126上。例如，间隔物层可以通过化学气相沉积工艺采用氮化硅或氮氧化硅形成。间隔物层可以被各向异性蚀刻直到暴露第二接触焊盘126的表面，以在绝缘层图案120的侧壁上以及通过开口132暴露的绝缘中间层图案130上形成间隔物140。间隔物140可以围绕和面对通过开口132暴露的第二接触焊盘126的上部侧壁。例如，当第二接触焊盘126具有约40至50nm的宽度时，间隔物可以形成为具有约8至14nm的宽度。
参照图5，金属层150a形成在其中形成有间隔物140的开口中。在示范性实施例中，可以形成金属层150a以填充其中形成有间隔物140的开口132并覆盖绝缘中间层图案130。例如，可以沉积钛或钨金属以形成金属层150a。在形成金属层150a时，金属硅化物层(未示出)可以形成在包括多晶硅的第二接触焊盘126的表面中。
金属层的上部可以通过化学机械抛光工艺平坦化，以在开口132中形成接触插塞150，如图1所示。接触插塞150可以电连接到第二接触焊盘126。在该实施例中，可以进行化学机械抛光工艺直到绝缘中间层图案130的上部被部分地去除。
如上所述，该配线结构包括围绕并面对第二接触焊盘126和接触插塞150的侧壁的间隔物。因此，在电容器的接触插塞的形成期间，可以防止第二接触焊盘126被清洗液损坏。
在下文，将描述根据示范性实施例采用形成配线结构的方法而制造DRAM装置的方法。
图6至图18是示出根据示范性实施例制造包括配线结构的DRAM装置的方法的截面图。
参照图6，第一绝缘中间层图案220形成在基板200上。第一绝缘中间层图案220具有形成于其中的第一开口，该第一开口暴露接触区域216a和216b。
在示范性实施例中，隔离层204可以形成在基板200中以限定有源区域。然后，晶体管(未示出)可以形成在基板的有源区域中，该晶体管包括栅极结构(未示出)以及接触区域216a和216b。
栅极结构可以包括字线和栅极间隔物，字线具有栅极绝缘层和栅极电极的堆叠结构。采用栅极结构作为离子注入掩模，可以将杂质注入在基板的暴露于栅极结构之间的表面之下。然后，可以对基板进行热处理工艺以形成用作源极/漏极区域的接触区域216a和216b。接触区域可以包括第一接触区域216a和第二接触区域216b。第一接触区域216a可以与电连接到电容器的第一接触焊盘接触。第二接触区域216b可以与电连接到位线的第二接触焊盘接触。
可以形成第一绝缘中间层以覆盖栅极结构。第一绝缘中间层可以通过化学气相沉积工艺采用氧化硅形成。蚀刻掩模可以形成在第一绝缘中间层上，然后，可以采用蚀刻掩模来蚀刻第一绝缘中间层，以形成第一绝缘中间层图案220。第一绝缘中间层图案220可以具有分别暴露第一接触区域216a和第二接触区域216b的第一开口222。第一开口222可以通过自对准接触形成工艺形成，在该工艺中第一开口222通过栅极间隔物而自对准。
参照图7，接触焊盘224和226形成在第一绝缘中间层图案220的第一开口中。
在示范性实施例中，可以形成多晶硅层(未示出)以填充第一开口并覆盖第一绝缘中间层图案220。多晶硅层可以被选择性地去除直到暴露第一绝缘层图案220的上表面，以在第一开口中形成接触焊盘224和226。
接触焊盘可以包括第一接触焊盘224和第二接触焊盘226。第一接触焊盘224可以是第一开口中的多晶硅图案，以电连接到第一接触区域216a。第二接触焊盘226可以是开口中的多晶硅图案，以电连接到第二接触区域216b。
参照图8，第二绝缘中间层图案230形成在第一绝缘中间层图案220上。第二绝缘中间层图案230具有初始第二开口232a，以部分暴露第二接触焊盘226和第一绝缘中间层图案220的上表面。
在示范性实施例中，第二绝缘中间层(未示出)可以形成在具有第一接触焊盘224和第二接触焊盘226的第一绝缘中间层图案220上。第二绝缘中间层可以使接触插塞与通过随后工艺形成的位线的相邻下配线绝缘。第二绝缘中间层可以包括BPSG氧化物层、PSG氧化物层、SOG氧化物层、HDP氧化物层等。
第二光致抗蚀剂图案(未示出)可以形成在第二绝缘中间层上。采用第二光致抗蚀剂图案形成的初始第二开口232a的下部可以具有比第二接触焊盘226的上表面的宽度更大的宽度。通过第二光致抗蚀剂图案暴露的第二绝缘中间层可以被图案化，直到暴露第二接触焊盘226的上表面和第一绝缘层图案的表面，以形成具有初始第二开口232a的第二绝缘中间层图案230，该初始第二开口232a暴露第二接触焊盘226的上表面和第一绝缘中间层图案的表面。例如，初始第二开口232a下部的宽度可以比第二接触焊盘226的上表面的宽度宽约10至30nm。
参照图9，蚀刻第一绝缘中间层图案通过初始第二开口暴露的上部以形成第二开口232，第二开口232暴露第二接触焊盘226的上部侧壁。具体地，当蚀刻第一绝缘中间层图案220通过初始第二开口232a暴露的上部时，凹陷R可以形成在第一绝缘中间层图案220中，并连接到初始第二开口232a。凹陷R和初始第二开口232a可以形成第二开口232。在该实施例中，因为在形成凹陷R的各向异性蚀刻工艺期间暴露了第二接触焊盘226，所以第二接触焊盘226的上表面可以低于第一接触焊盘224的上表面。第二开口232可以暴露第二绝缘中间层图案230的侧壁以及第一绝缘中间层图案220的部分侧壁。
参照图10，间隔物240形成在第二绝缘中间层图案230通过第二开口232暴露的侧壁上。
在示范性实施例中，第二光致抗蚀剂图案可以通过灰化和/或剥离工艺从第二绝缘中间层图案230去除。间隔物层(未示出)共形地形成在通过第二开口232暴露的第二绝缘中间层图案230的侧壁上以及第二接触焊盘226上。例如，间隔物层可以通过化学气相沉积工艺采用氮化硅或氮氧化硅形成。间隔物层可以被各向异性蚀刻直到暴露第二接触焊盘226的表面，以在通过第二开口232暴露的第一绝缘中间层图案220和第二绝缘中间层图案230的侧壁上形成间隔物240。间隔物240可以围绕和面对第二接触焊盘226通过第二开口232暴露的上部侧壁。
参照图11，位线的接触插塞250形成在其中形成有间隔物的第二开口中。在示范性实施例中，可以形成金属层以填充其中形成有间隔物的第二开口232并覆盖第二绝缘中间层图案230。在形成金属层时，金属硅化物层(未示出)可以形成在包括多晶硅的第二接触焊盘226的表面中。金属层的上部可以通过化学机械抛光工艺平坦化，以在用于位线的第二开口232中形成接触插塞250，接触插塞250电连接到第二接触焊盘226。在该实施例中，可以进行化学机械抛光工艺直到第二绝缘中间层图案230的上部被部分去除。
参照图12，位线结构260形成为电连接到接触插塞250。在示范性实施例中，位线导电层(未示出)可以形成在第二绝缘中间层图案230和接触插塞250上。在掩模图案254形成在位线导电层上之后，通过掩模图案234暴露的位线导电层可以被图案化，以形成电连接到接触插塞250的位线。位线间隔物255可以形成在位线252和掩模图案254的侧壁上，以形成接触插塞250上的位线结构260。位线结构260可以包括位线252、掩模254和位线间隔物255。
参照图13，形成第三绝缘中间层264以填充位线结构260之间的间隙并覆盖位线结构。第三绝缘中间层264可以采用与第一绝缘中间层和第二绝缘中间层相同的材料形成。第三绝缘中间层264和第二绝缘中间层图案230可以被依次图案化，以形成暴露第一接触焊盘224的第三开口266。例如，第三开口266可以暴露间隔物240的围绕第二接触焊盘226的部分。
尽管在附图中未示出，但是位线的间隔物还可以形成在通过第三开口暴露的第三绝缘中间层和位线结构260的侧壁上。
参照图14，形成金属层以完全填充第三开口266并覆盖第三绝缘中间层264。金属层可以采用钨、铝、铜等形成。金属层可以被图案化直到暴露第三绝缘中间层264的上表面，以形成金属图案。金属图案可以是电容器的接触插塞270，接触插塞270电连接到通过后续工艺形成的下电极。
参照图15，蚀刻停止层272形成在电容器的接触插塞270和第三绝缘中间层264上。例如，蚀刻停止层272可以防止在随后进行选择性的蚀刻工艺以在模层280中形成开口275时损伤电容器的接触插塞270。蚀刻停止层272可以具有约10至200
的厚度。蚀刻停止层可以采用相对于模层具有相对低的蚀刻速率的氮化物或者金属氧化物形成。
模层280形成在蚀刻停止层272上。模层280可以采用氧化硅形成。例如，模层280可以包括TEOS、HDP-CVD氧化物、PSG、USG、BPSG、SOG等。模层280可以具有至少两个不同材料层的多层结构。例如，可以层叠具有不同蚀刻速率的至少两个不同材料层，以形成模层280。在此情况下，通过后续工艺形成的电容器下电极的侧壁的形状可以根据具有不同蚀刻速率的材料的结合来确定。
模层280的厚度可以根据电容器所需的电容来确定。也就是说，由于电容器的高度取决于模层280的厚度，所以可以确定模层280的厚度以形成具有所需电容的电容器。
模层280和蚀刻停止层272可以被部分蚀刻以形成暴露接触插塞270的开口275。蚀刻停止层272可以被过蚀刻，使得蚀刻停止层不保留在开口275的底表面上。因此，尽管没有示出，但是可以通过蚀刻工艺部分地蚀刻接触插塞的上表面。
参照图16，下电极层282共形地形成在开口275的侧壁和底表面和模层280的上表面上。下电极层282可以采用与下面的接触插塞270不同的材料形成。下电极层282可以包括金属或者具有金属的材料。下电极层282可以是包括钛和氮化钛的单层。下电极层282可以是包括钛和氮化钛的多层。例如，下电极层282可以具有钛/氮化钛层结构。当下电极层282采用金属或具有金属的材料而不是多晶硅材料形成时，可以防止耗尽层形成在下电极与通过随后工艺形成的电介质层之间的界面中，从而增大电容器的电容。
由于下电极层282沿具有高开口率的开口的内表面形成，所以下电极层282可以通过具有极好台阶覆盖特性的沉积工艺形成。此外，下电极层282可以形成为具有较小的厚度以不完全填充开口。例如，下电极层282可以通过化学气相沉积工艺、循环化学气相沉积工艺、原子层沉积工艺等形成。
缓冲层图案286可以形成在具有下电极层的开口中。缓冲层图案286可以采用氧化硅或多晶硅形成。
参照图17，去除形成在模层280的上表面上的下电极层282以形成下电极290。
可以采用缓冲层图案286作为蚀刻掩模来蚀刻下电极层282直到暴露模层280的表面，以形成具有柱形的下电极290。因此，缓冲层图案286可以保留在下电极290的柱形内，并且模层280可以围绕下电极290的外侧壁。
然后，可以通过采用蚀刻溶液的湿法蚀刻工艺来去除模层280和缓冲层图案286。包括氧化硅的模层280和缓冲层图案286可以通过采用包括水、氢氟酸和氟化氢铵的LAL溶液的湿法蚀刻工艺一起去除。LAL溶液还可以包括能够防止腐蚀下电极和再吸收氧化的防腐蚀剂和表面活性剂。
参照图18，电介质层292共形地形成在下电极290上。电介质层292可以采用具有高介电常数的金属氧化物形成。金属氧化物的示例可以是氧化铝、氧化铪等。
上电极294形成在电介质层292上。上电极294可以采用金属或具有金属的材料形成。或者，上电极294可以是包括金属或具有金属的材料以及沉积在电介质层上的多晶硅的多层。可以进行这样的工艺以完成包括电容器的DRAM装置。
如上所述，根据示范性实施例的配线结构包括同时围绕形成在接触焊盘上的接触插塞的外侧表面以及接触焊盘的上外侧表面的间隔物。也就是说，间隔物可以形成为围绕接触焊盘与接触插塞彼此面对的部分。因此，在形成相邻的接触插塞时，可以防止在接触焊盘和接触插塞的接触表面之间形成的金属硅化物被清洗剂的渗透而损坏。因此，可以在随后形成连接到电容器的接触插塞的工艺期间防止接触焊盘以受到损坏，从而防止相邻接触插塞之间的电短路。
上述是对示范性实施例的说明而不应被解释为对其进行限制。尽管已经描述了几个示范性实施例，但是本领域技术人员易于理解，可以对示范性实施例进行许多修改而不脱离本发明原理的新颖性教导和优点。因此，所有这样的修改旨在包括在本发明的由权利要求书限定的范围内。在权利要求书中，装置加功能的条款旨在涵盖这里描述的执行所述功能的结构并且不仅涵盖结构等同也涵盖等同结构。因此，应当理解，上述是对各示范性实施例的说明，而不应被解释为限于所公开的特定示范性实施例，并且对所公开的示范性实施例以及其它示范性实施例的修改旨在包括在权利要求书的范围内。
本申请要求于2008年11月21日提交到韩国知识产权局(KIPO)的韩国专利申请No.10-2008-0116122的优先权，其全部内容在此引入以作参考。
Claims (9)
1.一种配线结构，包括：
接触焊盘，电连接到基板的接触区域；
接触插塞，设置在所述接触焊盘上并电连接到所述接触焊盘；
间隔物，面对所述接触焊盘的上部侧表面和所述接触插塞的侧壁；
具有开口的绝缘中间层图案，所述接触插塞和所述间隔物设置在所述开口中。
2.如权利要求1所述的配线结构，其中所述开口的下部的宽度大于所述接触焊盘的上表面的宽度。
3.如权利要求1所述的配线结构，其中所述接触焊盘邻近电容器的接触焊盘，所述电容器的接触焊盘电连接到所述基板的所述接触区域。
4.如权利要求1所述的配线结构，其中所述间隔物围绕所述接触焊盘的上部侧壁，并且所述间隔物包括氮化硅或氮氧化硅。
5.如权利要求1所述的配线结构，还包括电连接到所述接触插塞的位线。
6.一种形成半导体装置的配线结构的方法，包括：
制备基板，在该基板上形成绝缘中间层以覆盖接触焊盘，该接触焊盘电连接到所述基板的接触区域；
图案化所述绝缘中间层以形成具有开口的绝缘中间层图案，所述开口暴露所述接触焊盘的上表面和上部侧表面；
在所述绝缘中间层图案的所述开口的侧壁上形成间隔物，所述间隔物面对所述接触焊盘的所述上部侧表面；以及
在形成有所述间隔物的所述开口中形成接触插塞，所述接触插塞电连接到所述接触焊盘。
7.如权利要求6所述的方法，其中所述开口的下部形成为具有比所述接触焊盘的所述上表面的宽度大10至30nm的宽度。
8.如权利要求6所述的方法，其中形成所述间隔物包括：
采用氮化硅或氮氧化硅形成间隔物层；以及
蚀刻所述间隔物层直到暴露所述接触焊盘的表面，以形成所述间隔物。
9.一种形成半导体装置的配线结构的方法，包括：
形成具有第一开口的第一绝缘中间层图案，所述第一开口暴露基板的接触区域；
在所述第一绝缘中间层图案的所述第一开口中形成第一接触焊盘和第二接触焊盘；
形成第二绝缘中间层以覆盖所述第一接触焊盘和所述第二接触焊盘；
图案化所述第二绝缘中间层，以形成具有初始开口的第二绝缘中间层图案，所述初始开口暴露所述第一接触焊盘的上表面和所述第一绝缘中间层图案的部分表面；
蚀刻所述第一绝缘中间层图案通过所述初始开口暴露的上部，以形成暴露所述第一接触焊盘的上表面和上部侧表面的开口；
在所述第一绝缘中间层图案和所述第二绝缘中间层图案的开口的侧壁上形成间隔物，所述间隔物面对所述第一接触焊盘的上部侧表面；以及
在形成有所述间隔物的所述开口中形成具有接触插塞的位线结构。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080116122A KR20100057203A (ko) | 2008-11-21 | 2008-11-21 | 반도체 장치의 배선 구조물 및 이의 형성방법 |
| KR116122/08 | 2008-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101740545A true CN101740545A (zh) | 2010-06-16 |
Family
ID=42195484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910225939A Pending CN101740545A (zh) | 2008-11-21 | 2009-11-23 | 半导体装置的配线结构及形成配线结构的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20100127398A1 (zh) |
| JP (1) | JP2010123961A (zh) |
| KR (1) | KR20100057203A (zh) |
| CN (1) | CN101740545A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097775A (zh) * | 2015-04-20 | 2015-11-25 | 宁波时代全芯科技有限公司 | 记忆体结构与其制备方法 |
| CN105932012A (zh) * | 2015-02-26 | 2016-09-07 | 台湾积体电路制造股份有限公司 | 电容器结构及其制造方法 |
| CN107994023A (zh) * | 2017-11-16 | 2018-05-04 | 长江存储科技有限责任公司 | 超细孔结构的制成工艺 |
| CN110299320A (zh) * | 2018-03-21 | 2019-10-01 | 联华电子股份有限公司 | 半导体装置以及其制作方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101610831B1 (ko) * | 2010-02-09 | 2016-04-12 | 삼성전자주식회사 | 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법 |
| KR20120073394A (ko) * | 2010-12-27 | 2012-07-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| KR20150092581A (ko) * | 2014-02-05 | 2015-08-13 | 삼성전자주식회사 | 배선 구조물 및 그 형성 방법 |
| KR102230194B1 (ko) * | 2014-04-14 | 2021-03-19 | 삼성전자주식회사 | 반도체 소자 |
| TWI683418B (zh) * | 2018-06-26 | 2020-01-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造、寫入與讀取方法 |
| US11158571B2 (en) * | 2018-12-20 | 2021-10-26 | Micron Technology, Inc. | Devices including conductive interconnect structures, related electronic systems, and related methods |
| CN113302723B (zh) * | 2019-02-20 | 2024-04-12 | 东京毅力科创株式会社 | 半导体装置的制造方法 |
| US11508740B2 (en) | 2019-07-24 | 2022-11-22 | SK Hynix Inc. | Semiconductor device including contact structure and method of manufacturing semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1612348A (zh) * | 2003-08-18 | 2005-05-04 | 三星电子株式会社 | 半导体器件及其制造方法 |
| US20070184694A1 (en) * | 2005-11-04 | 2007-08-09 | Jong-Kyu Kim | Wiring structure, semiconductor device and methods of forming the same |
-
2008
- 2008-11-21 KR KR1020080116122A patent/KR20100057203A/ko not_active Application Discontinuation
-
2009
- 2009-11-17 JP JP2009261608A patent/JP2010123961A/ja active Pending
- 2009-11-18 US US12/592,042 patent/US20100127398A1/en not_active Abandoned
- 2009-11-23 CN CN200910225939A patent/CN101740545A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1612348A (zh) * | 2003-08-18 | 2005-05-04 | 三星电子株式会社 | 半导体器件及其制造方法 |
| US20070184694A1 (en) * | 2005-11-04 | 2007-08-09 | Jong-Kyu Kim | Wiring structure, semiconductor device and methods of forming the same |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105932012A (zh) * | 2015-02-26 | 2016-09-07 | 台湾积体电路制造股份有限公司 | 电容器结构及其制造方法 |
| CN105932012B (zh) * | 2015-02-26 | 2019-04-12 | 台湾积体电路制造股份有限公司 | 电容器结构及其制造方法 |
| US10872895B2 (en) | 2015-02-26 | 2020-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing capacitor structure |
| CN105097775A (zh) * | 2015-04-20 | 2015-11-25 | 宁波时代全芯科技有限公司 | 记忆体结构与其制备方法 |
| CN105097775B (zh) * | 2015-04-20 | 2017-12-29 | 江苏时代全芯存储科技有限公司 | 记忆体结构与其制备方法 |
| CN107994023A (zh) * | 2017-11-16 | 2018-05-04 | 长江存储科技有限责任公司 | 超细孔结构的制成工艺 |
| CN107994023B (zh) * | 2017-11-16 | 2021-01-26 | 长江存储科技有限责任公司 | 超细孔结构的制成工艺 |
| CN110299320A (zh) * | 2018-03-21 | 2019-10-01 | 联华电子股份有限公司 | 半导体装置以及其制作方法 |
| CN110299320B (zh) * | 2018-03-21 | 2023-11-21 | 联华电子股份有限公司 | 半导体装置以及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100057203A (ko) | 2010-05-31 |
| US20100127398A1 (en) | 2010-05-27 |
| JP2010123961A (ja) | 2010-06-03 |
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