KR20120073394A - 반도체 소자 및 이의 제조방법 - Google Patents

반도체 소자 및 이의 제조방법 Download PDF

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삼성전자주식회사
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Abstract

배선간 브리지 불량 및 신호간섭을 방지할 수 있는 반도체 소자는 다수의 도전성 구조물이 배치된 반도체 기판, 기판의 접속영역을 노출하는 관통 홀을 구비하고 도전성 구조물을 덮는 제1 절연막 패턴, 제1 절연막 패턴 상에 배치되고 관통 홀과 연통되고 배선방향을 따라 연장하는 라인 형상을 갖는 트렌치를 구비하는 제2 절연막 패턴, 관통 홀 및 트렌치의 측벽에 배치된 스페이서 및 관통 홀을 매립하는 접속체 및 접속체와 일체로 트렌치를 매립하여 배선방향을 따라 연장하는 금속배선을 구비하는 배선 구조물을 포함한다. 인접하는 배선 구조물 사이의 브리지 불량 및 신호간섭을 방지할 수 있다.

Description

반도체 소자 및 이의 제조방법 {Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 접속체(interconnection)와 금속배선(wiring)이 일체화 된 배선 구조물을 구비하는 반도체 소자 및 이의 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라 반도체 소자를 구성하는 배선 구조물들은 점점 미세화 및 조밀화 되고 있으며 임계치수(critical dimension, CD)의 감소에 따라 인접 배선 구조물간의 간격도 작아지고 있다.
최근의 반도체 소자는 집적도 향상을 위해 적층 구조를 갖도록 형성된다. 웨이퍼와 같은 반도체 기판 상에 트랜지스터와 같은 도전성 구조물을 배치하고 상기 도전성 구조물을 덮은 층간 절연막을 형성한 후 상기 층간 절연막 상에 도전성 구조물과 전기적 신호를 교환할 수 있는 배선 구조물을 배치한다. 따라서, 상기 배선 구조물은 콘택 플러그와 같이 상기 층간 절연막을 관통하여 도전성 구조물과 접촉하는 도전성 접속체(conductive interconnection)와 상기 도전성 접촉체와 접촉하여 외부의 전기적 신호를 상기 도전성 구조물로 전달하는 금속 배선(metal wiring)으로 구성된다.
상기 배선 구조물은 일반적으로 도전성 접속체 및 금속배선이 배치되는 개구를 형성하기 위한 포토리소그래피 공정과 상기 개구를 매립하여 접속체 및 금속배선을 형성하는 증착공정에 의해 형성된다. 특히, 최근에는 임계치수의 감소에 따라 배선 구조물이 미세화 됨에 따라 상기 접속체가 배치되는 비아 홀의 종횡비가 증가하여 접속체의 증착시 내부 보이드나 인접하는 배선 구조물들이 서로 접촉하여 전기적 단락을 유발하는 공정불량을 야기하고 있다.
이와 같은 문제점을 방지하기 위해 상기 비아 홀을 매립하는 접속체를 형성한 후 접속체의 상면을 노출하는 트렌치를 구비하는 추가 절연막을 형성하고 상기 트렌치를 도전성 금속으로 매립함으로써 금속배선을 형성하고 있다.
따라서, 이와 같은 종래의 배선 구조물 형성공정에 의하면, 상기 접속체와 금속배선 사이의 접촉을 안정적으로 보장하고 인접하는 접속체 사이의 전기적 절연을 위하여 상기 비아 홀의 내부에만 접속체를 배치시키도록 하는 평탄화 공정이 필수적으로 요구된다.
즉, 도전성 구조물을 매립하고 접촉영역을 노출하는 비아 홀을 구비하는 층간절연막의 상부에 상기 비아 홀을 매립하기에 충분한 두께를 갖도록 도전막을 형성하고 층간절연막의 표면이 노출되도록 도전막을 평탄화시킨다. 이에 따라, 도전막은 상기 비아 홀의 내부에만 잔류하여 접촉영역과 접촉하는 접속체로 형성된다.
그러나, 이와 같은 종래의 배선 구조물 형성공정에 의하면, 상기 도전막의 평탄화 과정에서 층간절연막의 상면으로부터 도전막이 충분히 제거되지 않아 다양한 공정불량을 유발하고 있다.
접속체를 형성하기 위한 도전막으로서 전기저항이 낮은 구리나 텅스텐과 같은 금속물질을 이용하는데, 이와 같은 금속물질과 상기 층간절연막과의 접착성을 강화하고 증착공정에서의 확산을 방지하기 위한 목적으로 비아 홀의 내측면과 바닥면 및 상기 층간 절연막의 상면을 따라 장벽층을 형성하는 것이 일반적이다. 그런데, 상기 장벽층은 서로 상이한 물질로 이루어지는 접착층과 확산방지막의 이중층으로 이루어지고 상기 도전막은 도전성이 우수한 금속물질로 이루어지므로 서로 상이한 연마 내성(polishing resistance)을 갖는 것이 일반적이다. 이에 따라, 도전막에 대한 평탄화 공정이 진행되는 동안 도전막과 장벽층은 서로 상이한 속도로 제거되어 평탄화 공정이 완료된 경우에도 층간 절연막의 상부에는 부분적으로 장벽층의 일부가 잔류하게 된다.
종래의 반도체 소자에서는 장벽층의 일부가 층간절연막의 상부에 잔류하더라도 인접하는 배선 구조물의 이격거리가 충분하기 때문에 전기적 절연성을 확보하는데 지장이 없었지만, 반도체 소자의 집적도가 높아지고 임계치수가 감소함에 따라 잔류 장벽층을 매개로 서로 인접하는 접속체 혹은 상기 접속체와 접촉하는 금속배선 사이에 접속체 브리지 불량(contact bridge failure)이 빈번하게 발생하고 있다.
뿐만 아니라, 층간 절연막으로부터 장벽층이 제거되는 동안 비아 홀을 매립하는 도전막의 표면은 연마 슬러리에 포함된 과산화수소수에 의해 부분적으로 용융되어 접속체의 상면은 불균일하게 형성된다. 접속체 상면의 불균일도는 도전막과 장벽층의 연마내성의 차이가 크고 이에 따라 상기 층간 절연막으로부터 장벽층을 제거하기 위한 연마공정 수행시간이 길어질수록 더욱 뚜렷하게 발전한다. 이에 따라, 상기 접속체의 상면과 접촉하는 금속배선과의 접촉성이 불량하게 되어 상기 배선 구조물의 신뢰성을 저하시킨다.
반도체 소자의 집적도가 증가하고 배선 구조물 사이의 이격거리가 작아지면서 층간 절연막 상에 잔류하는 장벽층은 더욱 철저하게 제거될 필요가 있는데, 이는 결국 상기 연마공정의 수행시간을 증가시키게 된다. 연마공정 시간의 증가는 비아 홀의 내부에 위치하는 접속체의 상면을 용융시켜 접속체와 금속배선의 접촉 신뢰성을 저하시키는 원인으로 기능하다.
이와 같은 잔류 장벽층에 의한 배선 구조물의 전기적 신뢰성 저하는 디램 메모리 소자에서도 관찰되지만 특히 노아(NOR)형 플래시 메모리 소자에서 더욱 빈번하게 관찰된다. 노아형 플래시 메모리 소자에서 비트 라인 콘택은 워드라인 방향을 따라 일렬로 배치되므로, 메모리 소자의 임계치수가 감소하고 집적도가 증가함에 따라 비트라인 콘택들이 워드라인 방향을 따라 점점 더 촘촘하게 배치된다. 즉, 집적도 증가에 따라 서로 인접하는 비트라인 콘택 사이의 이격공간은 축소되며 상기 이격공간을 매립하는 층간절연막의 상면에 잔류하는 장벽층은 인접하는 비트라인 콘택과 모두 전기적으로 연결되어 콘택 브리지 불량을 유발하고 있다.
이에 따라, 높은 집적도에 불구하고 잔류 장벽층에 의한 콘택 브리지 불량을 방지하여 배선 구조물의 전기적 신뢰성을 향상할 수 반도체 소자 및 이를 제조할 수 있는 새로운 제조공정이 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 접속체를 형성하기 위한 연마공정 없이 접속체와 금속배선을 일체로 형성하여 전기적 신뢰성이 향상된 배선 구조물을 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 다수의 도전성 구조물이 배치된 반도체 기판; 상기 기판의 접속영역을 노출하는 관통 홀을 구비하고 상기 도전성 구조물을 덮는 제1 절연막 패턴; 상기 제1 절연막 패턴 상에 배치되고 상기 관통 홀과 연통되고 제1 방향을 따라 연장하는 라인 형상을 갖는 트렌치를 구비하는 제2 절연막 패턴; 상기 관통 홀 및 트렌치의 측벽에 배치된 스페이서; 및 상기 관통 홀을 매립하는 접속체 및 상기 접속체와 일체로 상기 트렌치를 매립하여 상기 제1 방향을 따라 연장하는 금속배선을 구비하는 배선 구조물을 포함한다.
일실시예로서, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴 상에 배치되어 상기 트렌치를 형성하기 위한 식각 공정으로부터 하부의 구조물들을 보호하는 식각 저지막 패턴 및 상기 식각 저지막 패턴 상에 배치되어 상기 트렌치에 매립되는 상기 금속배선을 서로 절연시키는 금속배선간 유전막(inter-metal dielectric layer) 패턴을 포함한다. 이때, 상기 제1 절연막 패턴 및 상기 스페이서는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 및 이들의 화합물 중에서 선택된 어느 하나를 포함하고, 상기 금속배선간 유전막 패턴은 플라즈마 증강 화학기상 증착 공정에 의해 형성된 TEOS(tetra ethyl ortho silicate, PTEOS) 막을 포함한다.
일실시예로서, 상기 금속배선은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 및 이들의 합성물로 이루어진 그룹으로부터 선택된 어느 하나의 물질을 포함한다.
일실시예로서, 상기 기판은 상기 제1 방향을 따라 연장하는 활성영역 및 상기 활성영역을 한정하는 소자분리막을 포함하고 상기 도전성 구조물은 상기 활성영역 상에 적층된 스택 게이트 구조물, 상기 스택 게이트 구조물의 양 측부에 배치된 소스 및 드레인 전극, 상기 스택 게이트의 상면을 따라 상기 제1 방향과 수직하는 제2 방향을 따라 연장하는 워드라인 및 서로 인접하는 상기 워드라인 사이에 배치되며 상기 제2 방향을 따라 상기 소스전극과 인접하는 소자 분리막에 걸쳐서 연장하는 공통 소스라인을 포함한다.
예를 들면, 상기 접속체는 다수의 상기 드레인 전극들과 접촉하는 다수의 드레인 콘택 플러그 및 다수의 상기 공통 소스라인들과 접촉하는 다수의 소스 콘택 플러그를 포함하며 상기 금속배선은 상기 제1 방향을 따라 일렬로 배치되는 다수의 드레인 콘택 플러그들 및 다수의 소스 콘택 플러그들과 동시에 각각 접촉하는 비트라인 및 소스라인을 포함한다.
이때, 상기 다수의 드레인 플러그들은 상기 제1 및 제2 방향을 따라 매트릭스 형상으로 배치되며 상기 비트라인은 상기 제2 방향을 따라 일정한 간격으로 다수 배치되어 상기 제2 방향을 따라 일렬로 배치되는 상기 드레인 플러그들은 각각 서로 다른 비트라인과 접촉하도록 배치된다. 상기 소스 콘택 플러그는 서로 인접하는 상기 워드라인 사이에 배치되어 상기 제1 방향을 따라 상기 워드라인과 교대로 배치된다. 이때, 상기 비트라인 및 상기 소스라인은 서로 동일한 방향으로 연장된다.
일실시예로서, 상기 스택 게이트 구조물은 상기 기판의 활성영역 표면으로부터 차례대로 적층된 터널 절연막. 플로팅 게이트, 게이트간 유전막 및 콘트롤 게이트를 구비하여 상기 콘트롤 게이트에 인가된 신호에 따라 상기 터널 절연막을 통하여 상기 플로팅 게이트로 전하를 방출하거나 저장한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 의한 반도체 소자의 제조방법이 개시된다. 다수의 도전성 구조물이 배치된 반도체 기판을 준비한다. 이어서, 상기 기판 상에 상기 기판의 접속영역을 노출하는 관통 홀을 구비하고 상기 도전성 구조물을 덮는 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴 상에 상기 관통 홀과 연통되고 배선방향을 따라 연장하는 라인 형상을 갖는 트렌치를 구비하는 제2 절연막 패턴을 형성한다. 이어서, 상기 관통 홀 및 트렌치의 측벽에 배치된 스페이서를 형성한다. 상기 관통 홀을 매립하는 접속체 및 상기 접속체와 일체로 이루며 상기 트렌치를 매립하여 상기 배선방향을 따라 연장하는 금속배선을 구비하는 배선 구조물을 형성한다.
일실시예로서, 상기 제2 절연막 패턴을 형성하는 단계는 상기 관통 홀을 매립하는 희생막 패턴을 형성하는 단계; 상기 희생막 패턴 및 상기 제1 절연막 패턴의 상면에 제2 절연막을 형성하는 단계; 및 상기 희생막 패턴의 상면을 노출하도록 상기 배선방향을 따라 연장하는 트렌치를 형성하는 단계를 포함한다. 이때, 상기 희생막 패턴을 형성하는 단계는 상기 관통 홀을 매립하는 두께를 갖도록 상기 제1 절연막 패턴의 상면에 희생막을 형성하는 단계; 및 상기 제1 절연막 패턴의 상면이 노출되도록 상기 희생막을 평탄화하는 단계를 포함할 수 있다. 이때, 상기 희생막은 스핀 온 하드 마스크(spin-on-hard mask, SOH)로 구성되는 하드 마스크막을 포함할 수 있다.
일실시예로서, 상기 스페이서를 형성하는 단계는 상기 트렌치로 노출된 상기 희생막 패턴을 제거하여 상기 관통 홀과 상기 트렌치를 연통시키고 상기 접속영역을 노출시키는 단계; 상기 트렌치의 측벽 및 바닥면, 상기 관통 홀의 측벽 및 상기 접속영역의 표면 및 상기 제2 절연막 패턴의 상면에 스페이서막을 형성하는 단계; 상기 접속영역의 표면, 상기 트렌치의 바닥면 및 상기 제2 절연막 패턴의 표면으로부터 상기 스페이서 막을 제거하여 상기 트렌치의 측벽 및 상기 관통 홀의 측벽에만 상기 스페이서막을 잔류시키는 단계를 포함한다. 예를 들면, 상기 희생막 패턴은 암모니아 성분을 포함하는 식각액을 이용하는 습식식각 공정에 의해 제거될 수 있다.
예를 들면, 상기 스페이서 막은 플라즈마 화학기상증착 공정 또는 원자층 증착공정에 의해 형성될 수 있다. 또한, 상기 제2 절연막 패턴은 플라즈마 증강 화학기상증착 공정에 의해 형성된 TEOS(tetra ethyl ortho silicate, PTEOS) 막을 포함하며 상기 스페이서 막은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 중의 어느 하나를 포함할 수 있다.
예를 들면, 상기 스페이서 막은 등방성 식각 공정에 의해 부분적으로 제거되어 상기 스페이서로 형성될 수 있다.
상술한 바와 같은 구성을 갖는 본 발명의 일 실시예에 의하면, 반도체 소자의 배선 구조물에서 접속영역과 접촉하는 접속체와 신호를 전달하는 배선라인이 일체로 형성되어 상기 접속체를 형성하는 과정에서 도전물질이 절연막 패턴 상에 잔류하는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 집적도 증가에 따라 배선 구조물 사이의 간격이 줄어든다 할지라도 상기 잔류 도전물질로 인한 인접 배선 구조물 사이의 브리지 불량을 방지할 수 있다. 뿐만 아니라, 상기 배선 구조물을 둘러싸는 절연성 스페이서를 추가로 배치함으로써 간격이 줄어든 인접 배선 구조물 사이에서 신호간섭이 발생하는 것을 최소화 할 수 있다. 따라서, 높은 집적도를 가지면서도 안정적인 동작을 수행할 수 있는 반도체 소자를 제조할 수 있다.
도 1a는 본 발명의 일실시예에 의한 반도체 소자를 나타내는 사시도이다.
도 1b는 도 1a에 도시된 반도체 소자의 메모리 셀을 나타내는 사시도이다.
도 2a 및 도 2b는 도 1a에 도시된 반도체 소자를 I-I' 선 및 II-II'선을 따라 각각 절단한 단면도이다.
도 3은 도 1a에 도시된 반도체 소자의 등가 회로도이다.
도 4a 내지 도 4i는 도 1a 및 도 1b에 도시된 반도체 소자용 배선 구조물의 형성방법을 나타내는 공정 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되는 것은 아니다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a는 본 발명의 일실시예에 의한 반도체 소자를 나타내는 사시도이며, 도 1b는 도 1a에 도시된 반도체 소자의 메모리 셀을 나타내는 사시도이다. 도 2a 및 도 2b는 도 1a에 도시된 반도체 소자를 I-I' 선 및 II-II'선을 따라 각각 절단한 단면도이다. 도 3은 도 1a에 도시된 반도체 소자의 등가 회로도이다.
도 1a 내지 도 3을 참조하면, 본 발명의 일실시예에 의한 반도체 소자(1000)는 다수의 도전성 구조물(200)이 배치된 기판(100), 상기 기판(100)의 접속영역(contact area)을 노출하는 관통 홀(301)을 구비하고 상기 도전성 구조물을 덮는 제1 절연막 패턴(300), 상기 제1 절연막 패턴(300) 상에 배치되고 상기 관통 홀(301)과 연통되고 배선방향을 따라 연장하는 라인형상을 갖는 트렌치(401)를 구비하는 제2 절연막 패턴(400), 상기 관통 홀(301) 및 트렌치(401)의 측벽에 배치된 스페이서(500) 및 상기 관통 홀(301)을 매립하는 접속체(610) 및 상기 접속체(610)와 일체로 상기 트렌치(401)를 매립하여 상기 배선방향을 따라 연장하는 금속배선(620)을 구비하는 배선 구조물(600)을 포함한다.
상기 기판(100)은 실리콘 웨이퍼와 같은 반도체 기판을 포함하며 트랜지스터와 같은 집적회로 소자가 배치되는 활성영역(A)과 상기 활성영역을 한정하여 서로 인접하는 상기 집적회로 소자들을 전기적으로 절연하는 소자분리막(101)으로 매립된 필드영역(F)을 포함한다. 상기 접속영역(CA)은 상기 활성영역(A)의 일부에 배치된다.
예들 들면, 상기 활성영역(A)은 상기 기판(100) 상에서 제1 방향(x)을 따라 연장하는 라인 형상으로 배치되며 상기 활성영역(A) 상에서 상기 제1 방향을 따라 일정한 간격으로 상기 집적회로 소자의 게이트 구조물(110)들이 배치되며 그 사이에 상기 집적회로 소자의 소스전극(120) 및 드레인 전극(130)들이 배치된다.
상기 도전성 구조물(200)은 디램 소자와 같은 휘발성 메모리 소자의 트랜지스터와 커패시터 및 접속 패드를 포함하거나 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 트랜지스터를 포함할 수 있다. 또한, 상기 도전성 구조물은 상기 트랜지스터로 신호를 전송하기 위한 다층 배선 구조물의 하부 금속배선을 포함할 수 있다.
일실시예로서, 상기 도전성 구조물(200)은 노아형(NOR type) 플래시 메모리 소자의 스택 게이트 구조물(210), 상기 스택 게이트 구조물(210)과 인접하게 위치하는 소스 전극(220) 및 드레인 전극(230), 상기 스택 게이트 구조물(210)의 상면을 따라 연장하는 워드라인(250) 및 상기 소스전극(230)으로 소스신호를 인가하는 공통 소스라인(260)을 포함한다.
일실시예로서, 상기 스택 게이트 구조물(210)은 상기 기판(100)의 활성영역 표면으로부터 차례대로 적층된 터널 절연막(212). 플로팅 게이트(214), 게이트간 유전막(216) 및 콘트롤 게이트(218)를 포함한다. 상기 콘트롤 게이트(218)에 인가된 신호에 따라 상기 터널 절연막(212)을 통하여 상기 플로팅 게이트(214)로 전하를 방출하거나 저장함으로써 각 메모리 셀에 전기적 데이터를 저장하거나 소거할 수 있다.
상기 제1 방향(x)을 따라 각 스택 게이트 구조물(210) 사이에 배치된 소스전극(220) 및 드레인 전극(230)은 서로 인접한 스택 게이트 구조물(210)에 의해 공유된다. 예를 들면, 상기 터널 절연막(212)은 상기 기판(100)의 표면에 대한 열산화 공정에 의해 형성된 실리콘 산화물을 포함하며 상기 플로팅 게이트(214)는 폴리실리콘막을 포함할 수 있다. 또한, 상기 게이트간 유전막(216)은 산화막/질화막/산화막(ONO막)을 구성된 다층막을 포함하며 상기 콘트롤 게이트(218)는 폴리 실리콘막 또는 상기 폴리실리콘과 금속의 합성물인 금속 실리사이드막을 포함할 수 있다.
상기 게이트간 유전막 (216) 및 상기 콘트롤 게이트(218)는 상기 제1 방향과 실질적으로 수직한 제2 방향(y)을 따라 연장하는 라인 형상으로 배치된다. 이에 따라, 상기 제2 방향을 따라 서로 인접하는 스택 게이트 구조물(210)들은 상기 제2 방향을 따라 라인형상으로 연결되어 게이트 라인을 형성한다. 특히, 상기 콘트롤 게이트(218)의 상면에는 전기저항이 작은 금속물질을 이용하여 형성한 도전라인을 배치하여 상기 게이트 라인으로 게이트 신호를 공급하는 워드라인(250)을 배치한다. 따라서, 상기 게이트 라인을 구성하는 다수의 스택 게이트 구조물(210)들에는 상기 워드라인(250)에 의해 동시에 게이트 신호가 공급된다.
상기 각 스택 게이트 구조물(210)과 인접한 활성영역(A)의 표면에는 이온 주입공정에 의해 불순물들이 주입되어 상기 소스전극(220) 및 드레인 전극(230)이 상기 스택 게이트 구조물(210)에 대하여 서로 대칭적으로 배치된다. 이때, 상기 소스전극(220)을 사이에 두고 서로 대향하는 인접 스택 게이트 구조물(210)들은 상기 소스 전극(220)을 공통의 소스전극으로 이용하고 상기 드레인 전극(230)을 사이에 두고 서로 대향하는 인접 스택 게이트 구조물(210)들은 상기 드레인 전극(230)을 공통의 드레인 전극으로 이용한다.
특히, 상기 소스전극(220)과 인접하는 필드 영역(F)의 소자분리막(101)은 제거되어 상기 필드영역(F)에 대응하는 기판(100)의 하면을 노출하는 리세스(R)가 형성된다. 따라서, 상기 제2 방향을 따라 서로 인접하는 소스전극(220)들은 상기 리세스(R)에 의해 상기 필드영역(F)의 폭만큼 이격되어 배치된다. 상기 리세스(R)의 측면 및 바닥면과 상기 소스전극(220)의 상면에는 도전성이 우수하고 전기저항이 작은 금속을 포함하는 도전막을 형성하여 공통 소스라인(260)을 배치한다. 따라서, 상기 제2 방향을 따라 서로 인접하게 배치되는 상기 소스전극(220)들은 상기 공통 소스라인(260)에 의해 서로 전기적으로 연결된다.
후술하는 바와 같이, 상기 공통소스 라인(260)은 소스 접속체(614)를 통하여 상부에 배치된 소스 라인(미도시)과 전기적으로 연결되어 상기 공통소스 라인(260)과 연결된 소스전극(220)들은 상기 공통소스 라인(260)을 통하여 동일한 소스신호를 공급 받는다. 한편, 상기 드레인 전극(230)은 드렌인 접속체(612)를 통하여 상부에 배치된 비트라인(620)과 전기적으로 연결된다. 상기 비트라인(620)은 상기 제1 방향을 따라 동일한 활성영역(A) 상에 배치된 메모리 셀의 드레인 전극(230)들로 동일한 드레인 신호를 전송한다. 따라서, 상기 제1 방향을 따라 동일한 활성영역에 배치된 메모리 셀들은 상기 비트라인(620)을 통하여 동일한 드레인 신호를 전송받고, 상기 제2 방향을 따라 서로 상이한 활성영역에 배치된 메모리 셀들은 상기 공통소스 라인(260)을 통하여 동일한 소스 신호를 전송받는다.
상술한 바와 같은 스택 게이트 구조물(210), 소스전극(220), 드레인 전극(230), 워드라인(250) 및 공통소스 라인(260)과 같은 도전성 구조물(200)이 배치된 기판(100) 상에 차례대로 상기 제1 및 제2 절연막 패턴(300, 400)이 적층되어 배치된다.
상기 제1 절연막 패턴(300)은 상기 도전성 구조물(200)을 덮을 수 있기에 충분한 두께를 갖고 상기 기판(100) 상에 배치되며 평탄한 상면을 갖는다. 이에 따라, 상기 기판(100) 상에 배치된 다수의 워드라인(250)이나 공통소스라인(260)들은 서로 전기적으로 절연된다. 예를 들면, 상기 제1 절연막 패턴(200)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 및 이들의 화하물 중의 어느 하나를 포함한다.
상기 제1 절연막 패턴(300)은 상기 각 메모리 셀의 드레인 전극(230)과 공통 소스라인(260)의 일부를 노출하는 다수의 관통 홀(301)들을 구비한다. 따라서, 상기 제1 절연막 패턴(300)에 의해 전기적으로 단절된 상기 도전성 구조물(200)은 상기 관통 홀(301)들을 통하여 전기적으로 소통되며 상기 관통 홀(301)을 통하여 노출된 드레인 전극(230) 및 공통 소스라인(260)의 일부는 상기 접속영역(CA)을 형성한다. 따라서, 상기 관통 홀(301)은 상기 드레인 전극(230)을 노출하는 드레인 관통 홀(301a) 및 상기 공통소스 라인(260)을 노출하는 소스 관통 홀(301b)을 포함한다.
상기 제2 절연막 패턴(400)은 상기 관통 홀(301)과 연통하는 트렌치(401)를 구비하도록 상기 제1 절연막 패턴(300)의 상면에 배치된다. 이에 따라, 상기 배선 구조물(600)들은 전기적으로 서로 절연된다.
상기 트렌치(401)는 상기 제1 방향을 따라 연장하는 라인형상을 가지며 상기 제1 방향을 따라 배치된 다수의 관통 홀(301)들과 연통된다. 상기 트렌치(401)와 상기 관통 홀(301)들은 서로 연통하여 단일한 배선공간을 형성한다. 따라서, 상기 트렌치(401)는 상기 드레인 관통 홀(301a)과 연통하는 드레인 트렌치(401a) 및 상기 소스 관통 홀(301b)과 연통하는 소스 트렌치(401b)를 포함한다.
일실시예로서, 상기 드레인 관통 홀(301a)들은 상기 기판(100) 상에서 매트릭스 형상을 갖도록 배치되고 상기 제1 방향을 따라 연장하는 라인 형상의 상기 드레인 트렌치(401a)들은 제2 방향을 따라 일정한 거리만큼 이격되도록 다수 배치된다. 따라서, 제1 방향을 따라 일렬로 배치되는 다수의 드레인 관통 홀(301a)들은 동일한 드레인 트렌치(401a)와 동시에 연통되고 상기 제2 방향을 따라 일렬로 배치된 다수의 드레인 관통 홀(301a)들은 서로 상이한 드레인 트렌치(401a)와 연통되도록 배치된다. 즉, 상기 제1 방향을 따라 연장하는 상기 드레인 트렌치(401a)는 상기 제2 방향을 따라 배치된 드레인 관통 홀(301a)의 개수만큼 배치된다.
상기 공통 소스라인(260)은 상기 워드라인(250) 별로 하나의 소스 관통 홀(301b)이 배치되고 상기 소스 관통 홀(301b)과 연통하는 상기 소스 트렌치(401b)는 각 워드라인(250)과 일대일로 대응하도록 상기 제1 방향을 따라 다수 배치된다. 따라서, 상기 소스 트렌치(401b)는 상기 제1 방향을 따라 상기 워드라인(260)과 교대로 배치되며 상기 드레인 트렌치(401a)와 서로 어긋나게 배치된다.
이에 따라, 상기 워드라인(260)과 접촉하는 메모리 셀 그룹의 각 드레인 전극(230)들은 상기 제1 및 제2 절연막 패턴(300, 400)의 드레인 관통 홀(301a) 및 드레인 트렌치(401a)를 통하여 부분적으로 노출되고 각 소스 전극(220)과 공통적으로 연결되는 공통 소스라인(260)은 상기 제1 및 제2 절연막 패턴(300, 400)의 소스 관통 홀(301b) 및 소스 트렌치(401b)를 통하여 부분적으로 노출된다.
본 실시예의 경우, 상기 제2 절연막 패턴(400)은 금속배선간 유전막(inter-metal dielectric, IMD) 패턴(420) 및 상기 IMD 패턴(420)과 상기 제1 절연막 패턴(300)의 경계면에 위치하는 식각 저지막 패턴(410)을 포함할 수 있다. 상기 IMD 패턴(420)은 플라즈마 화학기상 증착 공정에 형성된 테오스(TEOS)를 포함하며 상기 식각 저지막(410)은 상기 IMD 패턴(420)을 구성하는 물질에 대하여 충분한 식각 선택비를 갖는 물질로 구성된다.
상기 관통 홀(301) 및 상기 트렌치(401)의 내측벽을 따라 스페이서(500)가 배치된다. 상기 스페이서(500)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물과 같이 절연성이 우수한 물질로 구성되며 상기 관통 홀(301) 및 트렌치(401)의 내부에 배치되는 배선 구조물(600)은 상기 스페이서(400)에 의해 둘러싸이도록 배치된다. 따라서, 상기 배선 구조물(600)의 전기적 절연성이 향상되어 서로 인접하는 배선 구조물(600) 사이의 신호간섭이나 기생 커패시턴스를 충분히 방지할 수 있다.
상기 배선 구조물(600)은 상기 관통 홀(301)을 매립하여 상기 드레인 전극(230) 및 공통 소스라인(260)과 접촉하는 접속체(610) 및 상기 접속체(610)와 일체로 구비되며 상기 트렌치(401)의 내부를 매립하여 상기 제1 방향을 따라 연장하는 금속배선(620)을 포함한다.
예를 들면, 상기 접속체(610)는 상기 관통 홀(301)을 매립하여 상기 드레인 전극(230) 및 소스 전극(220)의 상기 접속영역(CA)과 접촉하는 콘택 플러그를 포함하며 상기 금속배선(620)은 상기 접속체(610)와 동일한 공정에 의해 일체로 형성된 배선라인을 포함한다. 따라서, 상기 접속체(610)와 상기 금속배선(620)은 동일한 공정에 의해 형성된 단일한 배선 구조물(600)로 제공된다.
상기 접속체(610) 및 금속배선(620)은 전기저항이 작고 도전성이 우수한 금속물질로 이루어진다. 상기 금속물질은 텅스텐, 탄탈륨, 티타늄, 알루미늄 및 이들의 합성물 중의 어느 하나를 포함한다. 상기 스페이서(500)와 상기 배선 구조물(60) 사이에 상기 금속물질의 확산을 방지하고 상기 절연막 패턴(300, 400)과의 접착성을 보강할 수 있는 장벽층(미도시)을 더 포함할 수 있음은 자명하다.
본 실시예의 경우, 상기 접속체(610)는 상기 드레인 관통 홀(301a)을 매립하여 메모리 셀의 드레인 전극(230) 상에 구비된 접속영역(CA)과 접촉하는 드레인 콘택 플러그(612) 및 상기 공통 소스라인(260) 상에 구비된 접속영역(CA)과 접촉하는 소스 콘택 플러그(614)를 포함한다. 또한, 상기 금속배선(620)은 드레인 콘택 플러그(612)와 일체로 배치되는 비트라인(622) 및 상기 소스 콘택 플러그(614)와 일체로 배치되는 소스라인(624)을 포함한다.
상기 제1 방향을 따라 일렬로 정렬되는 상기 드레인 콘택 플러그(612)들은 상기 제1 방향을 따라 연장하는 드레인 트렌치(401a)를 통하여 동시에 노출되고 상기 드레인 트렌치(401a)를 매립하는 상기 비트라인(622)과 일체로 배치된다. 따라서, 상기 제1 방향을 따라 배치되는 다수의 드레인 콘택 플러그(612)들은 제1 방향을 따라 연장하는 비트라인(622)에 의해 동시에 드레인 신호를 공급 받는다.
또한, 상기 워드라인(250) 사이에 배치되고 상기 제1 방향을 따라 배열된 다수의 상기 소스 콘택 플러그(614)들은 상기 제1 방향을 따라 연장하는 소스 트렌치(401b)를 통하여 동시에 노출되고 상기 소스 트렌치(401b)를 매립하는 상기 소스라인(624)과 일체로 배치된다. 따라서, 상기 제1 방향을 따라 배치되는 다수의 소스 콘택 플러그(614)들은 제1 방향을 따라 연장하는 소스라인(624)에 의해 동시에 소스 신호를 공급 받고 상기 워드라인(250)을 구성하는 다수의 메모리 셀 그룹의 소스 전극(220)으로 상기 공통 소스라인(260)을 통하여 동시에 상기 소스신호가 인가된다.
본 실시예의 경우, 상기 비트라인(622) 및 소스라인(624)은 상기 제2 절연막 패턴(400) 상에 배치되어 동일한 높이를 갖는 것을 개시하고 있지만, 서로 다른 높이에 배치될 수 있음은 자명하다. 예를 들면, 상기 제2 절연막 패턴(400) 상에 제3 절연막 패턴(미도시)을 형성하고 상기 소스 관통 홀(301b) 및 소스 트렌치(401b)와 연통하는 개구(미도시)를 매립하도록 상기 소스라인을 배치할 수 있다. 이에 따라, 상기 비트라인(622)과 소스라인(624)을 서로 다른 층에 배치함으로써 다양한 방향으로 상기 비트라인과 소스라인을 연장시킬 수 있다.
상기에서 상기 금속배선(620)은 비트라인 또는 소스라인과 같이 셀 영역에 배치된 메모리 셀로 신호를 인가하는 신호라인을 예시적으로 개시하고 있다. 그러나, 본 발명에 따라 상기 스페이서에 의해 둘러싸이고 접속체와 금속배선이 일체로 배치된 배선 구조물은 상기 기판(100)의 주변영역에 배치된 구동회로로 전원을 인가하는 파워라인이나 상기 신호라인 또는 파워라인을 접지시킬 수 있는 접지라인에도 적용될 수 있음은 자명하다.
본 발명의 일실시예에 의한 배선 구조물에 의하면, 금속배선과 접속체를 일체로 배치되어, 접속체를 형성하기 위한 평탄화 공정에서 접속체와 금속배선 사이에 잔류하는 잔류 도전물질로 인한 배선 구조물의 브리지 불량을 방지할 수 있다. 또한, 상기 평탄화 공정을 수행하기 위한 연마 슬러리에 의해 접속체가 손상되는 것을 방지할 수 있다. 뿐만 아니라, 상기 배선 구조물을 감싸는 절연성 스페이서(500)에 의해 인접하는 배선 구조물 상호간의 전기적 간섭을 최소화함으로써 인접 배선 구조물 사이의 신호간섭을 줄이고 이로 인한 신호지연을 방지할 수 있다. 이에 따라, 반도체 소자의 사이즈의 축소에 따라 배선 구조물의 간격이 좁아진다 할지라도 인접하는 금속배선 사이의 브리지 불량이나 신호지연을 충분히 억제할 수 있다.
도 4a 내지 도 4i는 도 1a 및 도 1b에 도시된 반도체 소자용 배선 구조물의 형성방법을 나타내는 공정 단면도들이다. 본 실시예에서는 상기 드레인 관통 홀(301a) 및 상기 소스 관통 홀(301b)과 상기 드레인 트렌치(401a) 및 상기 소스 트렌치(401b)는 동일한 공정에 의해 형성된다. 따라서, 이하에서는 편의상 드레인 관통 홀(301a) 및 드레인 트렌치(401a)의 형성방법을 중심으로 설명하고 상기 소스 드레인 관통 홀 및 드레인 트렌치의 형성은 간략하게 설명한다.
도 4a를 참조하면, 소자분리막(101)에 의해 한정되는 활성영역(A)으로 구분되고 다수의 도전성 구조물(200)을 구비하는 기판(100)의 상면에 상기 도전성 구조물(200)을 덮고 접속영역(CA)을 노출하는 관통 홀(301)을 구비하는 제1 절연막 패턴(300)이 형성된다.
상기 기판(100) 및 도전성 구조물(200)들은 도 1a 및 도 1b를 참조하여 설명한 것과 동일한 구성요소와 구성을 가지며, 일반적인 반도체 소자 제조공정에 의해 형성되므로 더 이상의 자세한 설명은 생략한다. 이하에서는, 도 1a 및 도 1b를 참조하여 설명한 상기 도전성 구조물(200)과 동일한 구성요소에 대해서는 동일한 참조부호를 사용하여 설명한다.
서로 인접하는 상기 도전성 구조물(200)을 전기적으로 분리하고 후속공정에 의해 형성되는 상기 배선 구조물(600)과 전기적으로 절연하도록 상기 도전성 구조물(200)을 덮는 제1 절연막(미도시)을 형성한다. 이어서, 상기 기판(100)을 부분적으로 노출하는 관통 홀(301)을 구비하도록 패터닝하여 상기 제1 절연막 패턴(300)을 형성한다.
이때, 상기 메모리 셀의 각 드레인 전극(230)을 부분적으로 노출하는 드레인 관통 홀(301a) 및 상기 소스 공통라인(260)의 표면을 부분적으로 노출하는 소스 관통 홀이 형성된다. 상기 드레인 관통 홀(301a) 및 소스 관통홀(301b)은 단일한 마스크를 이용한 단일한 포토리소그래피 공정에 의해 형성될 수도 있고, 각각 별개의 마스크를 이용한 개별적인 포토리소그래피 공정에 의해 형성될 수도 있음은 자명하다.
상기 드레인 관통 홀(301a)은 상기 기판(100)상에 형성된 활성영역(A)과 같은 방향인 제1 방향 및 상기 제1 방향과 수직하고 상기 워드라인(250)의 연장방향과 나란한 제2 방향에 의해 정의되는 매트릭스 형상을 따라 상기 메모리 셀들의 각 드레인 전극(230)을 노출하고, 상기 소스 관통 홀(301b)은 서로 인접하는 상기 워드라인(250) 사이에 형성되는 공통 소스라인(260)을 노출한다. 따라서, 상기 메모리 셀들의 드레인 전극(230) 표면의 일부 또는 상기 공통 소스라인(260) 표면의 일부가 상기 접속영역(CA)으로 형성된다.
상기 제1 절연막 패턴(200)은 전기적 절연성이 우수하고 상기 기판 상에 용이하게 증착될 수만 있다면 다양한 물질로 형성될 수 있다. 본 실시예의 경우, 상기 제1 절연막 패턴(200)은 다양한 산화물이나 질화물을 포함할 수 있다.
도 4b를 참조하면, 상기 관통 홀(301)을 매립하는 희생막 패턴(310)을 형성한다. 예를 들면, 상기 희생막 패턴(310)은 카본(carbon)을 주성분으로 하는 하드 마스크를 포함하며 후속 공정에서 에싱 또는 스트립 공정으로 용이하게 제거할 수 있다.
예를 들면, 카본을 포함하는 스핀 온 하드 마스크(spin-on-hard mask, SOH)를 상기 제1 절연막 패턴(300)상에 증착하여 상기 관통 홀(301)을 매립하기에 충분한 두께를 갖는 하드 마스크 막(미도시)을 형성한다. 이어서, 상기 하드 마스크 막에 대하여 약 350℃ 내지 450℃의 온도로 베이킹 공정을 수행한 후, 평탄화 공정에 의해 상기 제1 절연막 패턴(300)의 상면이 노출되도록 상기 하드 마스크 막을 제거하여 상기 관통 홀(301)의 내부를 매립하는 희생막 패턴(310)을 완성한다.
상기 평탄화 공정은 에치 백(etch-back) 공정이나 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 포함하며, 본 실시예의 경우에는 연마 슬러리에 의한 손실을 방자하기 위하여 에치백 공정을 우선적으로 적용할 수 있다.
이에 따라 종래의 배선 구조물을 형성하는 공정에서 도전성 접속체를 형성하는 공정이 상기 희생막 공정으로 대체되어 상기 접속체를 형성하기 위한 도전성 막질에 대한 평탄화 공정이 생략될 수 있다. 즉, 종래의 접속체를 형성하기 위한 장벽층이나 금속성 도전막이 상기 제1 절연막 패턴(300)의 상면에 잔류하는 것을 방지할 수 있다. 이에 따라, 상기 제1 절연막 패턴(300)의 상면에 잔류하는 잔류 도전막에 의한 인접 접속체 혹은 이를 매개로 한 인접 배선 구조물의 브리지 불량을 방지할 수 있다.
도 4c를 참조하면, 상기 희생막 패턴(310) 및 상기 제1 절연막 패턴(300)의 상면에 제2 절연막(400a)을 형성한다. 예를 들면, 상기 제2 절연막(400a)은 금속배선을 전기적으로 절연하는 금속배선간 유전막(inter-metal dielectric(IMD) layer, 420a) 및 상기 금속배선간 유전막(420a)에 대한 식각공정을 종료할 수 있는 식각 저지막(410a)을 포함한다.
예를 들면, 상기 식각 저지막(410a)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함하며 상부에 형성되는 상기 금속 배선간 유전막(420a)에 대하여 충분한 식각 선택비를 갖도록 형성한다. 따라서, 상기 금속 배선간 유전막(420a)에 대한 식각 공정은 상기 식각 저지막(410a)이 노출될 때까지 수행되어 식각 종료 시점을 용이하게 결정할 수 있다. 또한, 하부에 배치된 상기 제1 절연막 패턴(300) 및 상기 희생막 패턴(310)이 식각되는 것을 방지할 수 있다. 상기 식각 저지막(410a)은 상기 희생막 패턴(310)의 카본성분을 고려하여 스퍼터링 공정 보다는 증착공정을 수행하여 형성한다. 본 실시예의 경우, 상기 증착공정은 실리콘과 질소를 포함하는 물질을 소스가스로 이용하여 약 350℃ 내지 약 450℃의 온도에서 수행될 수 있다.
예를 들면, 상기 금속 배선간 유전막(420a)은 다마신 공정에 의해 금속배선을 형성할 수 있는 산화막을 포함할 수 있다. 구체적으로, 약 350℃ 내지 약 450℃의 온도에서 수행되는 플라즈마 증강 CVD(plasma-enhanced CVD) 공정에 의해 상기 식각 저지막(410a) 상에 충분한 두께를 갖도록 테오스(tetra ethyl ortho silicate, TEOS)를 증착하여 상기 금속 배선간 유전막(420a)을 형성할 수 있다.
도 4d를 참조하면, 상기 제2 절연막(400a)을 패터닝하여 제1 방향을 따라 연장하는 라인형상의 트렌치(401)를 구비하는 제2 절연막 패턴(400)을 형성한다.
예를 들면, 포토리소그래피 공정을 이용하여 상기 금속 배선간 유전막(420a)의 상면에 상기 희생막 패턴(310)에 대응하는 상기 금속 배선간 유전막(420a)을 부분적으로 노출하는 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하여 노출된 상기 금속배선간 유전막(420a)을 제거하여 상기 제1 방향을 따라 연장하는 라인 형상의 상부 트렌치(4011)를 구비하는 금속배선간 유전막 패턴(420)을 형성한다. 이에 따라, 상기 식각 저지막(410)의 상면이 상기 제1 방향을 따라 상기 상부 트렌치(4011)를 통하여 노출된다. 예를 들면, 상기 금속배선간 유전막(420a)은 건식식각 공정에 의해 제거될 수 있다.
이어서, 상기 금속배선간 유전막(420a)을 마스크 패턴으로 이용하는 추가 식각 공정에 의해 상기 상부 트렌치(4011)를 통하여 노출된 상기 식각 저지막(410a)을 제거하여 상기 상부 트렌치(4011)와 연통하는 하부 트렌치(4012)를 구비하는 식각 저지막 패턴(410)을 형성한다. 예를 들면, 상기 식각 저지막(410a)은 스트립 공정에 의해 상기 금속 배선간 유전막 패턴(420)의 손상 없이 선택적으로 제거될 수 있다.
상기 하부 트렌치(4012)도 상기 제1 방향을 따라 연장하므로 상기 상부 및 하부 트렌치(4011, 4012)는 서로 연통되어 상기 제1 방향을 따라 연장하는 상기 트렌치(401)를 형성한다. 이에 따라, 상기 제2 절연막(400a)은 상기 트렌치(401)를 구비하는 제2 절연막 패턴(400)으로 형성되고 상기 제2 절연막 패턴(400)은 상기 금속 배선간 유전막 패턴(420) 및 식각 저지막 패턴(410)을 포함하도록 형성된다.
예를 들면, 상기 트렌치(401)는 상기 제1 방향을 따라 연장하는 라인 형상으로 형성되고 상기 희생막 패턴(310)의 상면은 상기 트렌치(401)를 통하여 노출된다. 본 실시예의 경우, 상기 트렌치(401)는 상기 드레인 관통 홀(301a)에 매립된 상기 희생막 패턴(310)을 노출하는 드레인 트렌치(401a) 및 상기 소스 관통 홀(301b)에 매립된 희생막 패턴(310)을 노출하는 소스 트렌치(401b)를 포함한다.
특히, 상기 드레인 관통 홀(301a)들은 제1 및 제2 방향을 따라 매트릭스 형상을 갖도록 배치되고 제1 방향을 따라 연장하는 라인 형상의 상기 드레인 트렌치(401a)들은 제2 방향을 따라 일정한 거리만큼 이격되도록 다수 배치된다. 따라서, 제1 방향을 따라 일렬로 배치되는 드레인 관통 홀(301a)애 매립된 상기 희생막 패턴(310)들은 동일한 드레인 트렌치(401a)를 통하여 노출되고 상기 제2 방향을 따라 일렬로 배치된 드레인 관통 홀(301a)에 매립된 희생막 패턴(310)들은 서로 상이한 드레인 트렌치(401a)와 연통되도록 배치된다. 또한, 각 워드라인(250)과 일대일로 대응하도록 상기 제1 방향을 따라 다수 배치되고 상기 소스 관통 홀(301b)에 매립된 희생막 패턴(310)들은 동일한 소스 트렌치(401b)를 통하여 노출된다.
도 4e를 참조하면, 상기 트렌치(401)를 통해 노출된 희생막 패턴(310)을 제거하여 상기 트렌치(401)와 관통 홀(301)을 서로 연통시킨다. 이에 따라, 상기 관통 홀(301) 및 트렌치(401)를 통하여 하부의 접속영역(CA)은 외부로 노출된다.
상기 희생막 패턴(310)은 카본(Carbon) 성분을 포함하고 있으므로 습식 식각공정에 의해 용이하게 제거할 수 있다. 예를 들면, LAL(low ammonium fluoride liquid)과 같은 암모니아 성분을 포함하는 식각액을 이용하는 습식식각에 의해 제거할 수 있다. 상기 습식식각 후 잔류 희생막 패턴(210)을 제거하기 위한 세정공정을 추가적으로 수행할 수 있다. 이에 따라, 상기 메모리 셀의 각 드레인 전극(230) 및 상기 공통 소스라인(260)의 표면은 상기 트렌치(401)의 바닥면을 통하여 외부로 노출된다.
도 4f를 참조하면, 상기 관통 홀 및 트렌치(301, 401)의 내측면과 바닥면 및 상기 IMD 패턴(420)의 상면을 따라 스페이서막(500a)을 형성한다.
상기 스페이서막(500a)은 스텝 커버리지 특성이 우수한 절연물질을 상기 트렌치(401)와 관통 홀(301)을 구비하는 절연막 패턴(300,400)들의 표면 프로파일을 따라 형성된다. 이에 따라, 상기 IMD 패턴(420)의 상면, 상기 트렌치(401)의 측면 및 바닥면과 상기 관통 홀(301)의 측면 및 바닥면을 따라 상기 스페이서막(500a)이 형성된다. 즉, 상기 트렌치(401) 및 관통 홀(301)의 내부 표면들이 동시에 상기 스페이서 막(500a)으로 덮여진다.
예를 들면, 상기 스페이서 막(500a)은 실리콘 산화물, 실리콘 질화물 및 이들의 화합물로부터 선택된 어느 하나의 물질을 포함한다. 특히, 상기 관통 홀(301)은 상기 트렌치(401)의 폭과 같거나 작은 직경을 갖고 상기 제1 절연막 패턴(300)의 두께에 대응하는 높이를 가지므로 상기 관통 홀(301)의 종횡비를 고려하여 충분한 증착율을 수득할 수 있는 증착공정을 이용하여 증착한다. 예를 들면, 플라즈마 증강 화학기상증착 공정이나 원자층 증착공정을 이용하여 상기 스페이서 막(500a)을 형성할 수 있다.
도 4g를 참조하면, 상기 스페이서 막(500a)을 제거하여 상기 관통 홀 및 트렌치(301, 401)의 측벽에 스페이서(400)를 형성한다.
예를 들면, 상기 스페이서 막(500a)에 대하여 등방성 식각공정을 수행하면, 상기 트렌치(401)의 바닥면 및 상기 관통 홀(301)의 바닥면에 형성된 스페이서막(500a)은 제거되고 상기 트렌치(401) 및 관통 홀(301)의 측벽에만 잔류하여 상기 스페이서(500)를 형성한다. 따라서, 상기 관통 홀(301) 및 트렌치(401)의 측벽에 단일한 공정을 통하여 스페이서(500)를 형성할 수 있다. 이때, 상기 관통 홀(301)의 바닥면에 형성된 스페이서막(500a)도 제거되므로 상기 접속영역(CA)은 상기 등방성 식각 공정에 의해 다시 노출된다. 상기 트렌치(401)의 폭이나 상기 관통 홀(301)의 직경은 상기 스페이서(500)의 폭만큼 축소될 수 있다. 따라서, 상기 관통 홀(301)에 매립되는 접속체(610)나 상기 트렌치(401)를 매립하는 금속배선(620)의 폭을 고려하여 상기 스페이서(500)의 폭을 결정할 수 있다.
도 4h를 참조하면, 상기 스페이서(500)를 구비하는 관통 홀(301) 및 트렌치(401)의 내부를 매립하기에 충분한 두께를 갖도록 상기 제2 절연막 패턴(400)의 상면에 배선막(600a)을 형성한다.
상기 배선막(600a)은 상기 트렌치(401) 및 관통 홀(301)이 연통된 배선공간을 매립하도록 상기 제2 절연막 패턴(400)의 상면에 증착된다. 이에 따라, 상기 관통 홀(301)을 통하여 노출된 상기 접속영역(CA)은 상기 배선막(600a)과 접촉한다. 예를 들면, 상기 배선막(600a)은 전기저항이 작고 도전성이 우수한 금속물질을 구비하는 금속막을 포함한다. 상기 금속막은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 및 이들의 합성물 등과 같은 저저항 금속물질을 포함한다. 도시하지는 않았지만, 상기 배선막(600a)은 상기 금속막의 확산을 방지하기 위한 장벽층(미도시)을 더 포함할 수 있음은 자명하다.
도 4i를 참조하면, 상기 배선막(600a)에 대하여 상기 제2 절연막 패턴(400)의 상면이 노출되도록 평탄화 공정을 수행하여 상기 관통 홀(301) 및 트렌치(401)를 매립하는 배선 구조물(600)을 형성한다.
상기 IMD 패턴(420)의 상면이 노출되도록 화학 기계적 연마(CMP) 공정에 의해 상기 배선막(600a)을 제거하여 상기 관통 홀(301) 및 트렌치(401)의 내부에만 상기 배선막(600a)을 잔류시킨다. 이에 따라, 상기 관통 홀(301)의 내부를 매립하는 접속체(610) 및 상기 접속체(610)와 일체로 형성되고 상기 트렌치(401)를 매립하는 금속배선(620)이 형성된다. 상기 트렌치(401)는 제1 방향을 따라 연장하고 제2 방향을 따라 다수개 형성되므로, 상기 금속배선(620)도 제1 방향을 따라 연장하고 제2 방향을 따라 서로 인접하는 다수의 금속배선(620)이 형성된다.
본 실시예의 경우, 상기 배선 구조물(600)은 상기 메모리 셀의 각 드레인 전극(230)과 접촉하는 접속체인 드레인 콘택 플러그(612) 및 상기 제1 방향을 따라 일렬로 배치되는 상기 다수의 드레인 콘택 플러그(612)들과 동시에 접촉하고 상기 제1 방향을 따라 연장하는 금속배선인 비트라인(622)이 배치된다. 또한, 상기 워드라인(250) 사이에 배치된 공통 소스라인(260)의 표면과 접촉하는 접속체인 소스 콘택 플러그(614) 및 상기 제1 방향을 따라 일렬로 배치되는 상기 소스 콘택 플러그(614)들과 동시에 접촉하고 상기 제1 방향을 따라 연장하는 금속배선인 소스라인(624)을 포함한다.
이에 따라, 상기 관통홀(301)을 매립하는 접속체(610)와 상기 트렌치(401)를 매립하는 금속배선(620)을 단일한 공정을 통하여 동시에 형성함으로써 종래 접속체와 금속배선을 개별적인 공정으로 통하여 형성하는 경우 접속체를 형성하는 단계에서 절연막의 상면에 장벽층과 같은 금속성 물질이 잔류하는 것을 방지할 수 있다. 뿐만 아니라, 상기 관통 홀 및 트렌치(301, 401)의 내부에 스페이서(500)를 추가적으로 형성함으로써 상기 제2 방향을 따라 서로 인접하게 배치되는 배선라인(600)의 전기적 절연성을 강화하여 신호간섭을 최소화 할 수 있다. 따라서, 반도체 소자의 집적도 향상에 따라 상기 배선 구조물의 간격이 축소된다 할지라도 인접하는 배선 구조물 사이의 신호간섭 또는 이에 의한 신호지연을 충분히 방지할 수 있다.
본 실시예에서는 상기 드레인 전극(230) 및 소스전극(220)과 접촉하는 배선 구조물(600)이 단일한 공정을 통하여 동시에 형성되는 것을 개시하고 있지만, 공정상의 필요성이나 소자의 필요성에 따라 상기 비트라인 과 소스라인을 별개의 공정으로 형성할 수도 있음은 자명하다. 예를 들면, 상기 제2 절연막 패턴(400)의 상면에 추가적인 절연막 패턴(미도시)을 형성하고 추가 절연막 패턴을 매립하는 소스 라인을 형성할 수 있다.
이후, 상기 배선 구조물(600) 상에 층간 절연막 패턴(미도시)을 매개로 신호라인이나 접지라인과 같은 추가적인 배선 구조물(미도시)을 더 형성하고 최상부에 패시베이션 막을 형성함으로써 상기 반도체 소자(1000)를 완성할 수 있다.
본 실시예에서는 노아형(NOR type) 플래시 메모리 소자에 형성된 배선 구조물을 개시하고 있지만, 반도체 소자의 사이즈가 축소됨에 따라 배선 구조물 사이의 간격이 축소되어 서로 인접하는 배선라인 상호간의 브리지 불량이나 신호간섭이 발생하는 경우에는 반도체 소자의 종류를 불문하고 본 발명에 의한 배선 구조물이 적용될 수 있음은 자명하다.
상술한 바와 같은 반도체 소자의 제조방법에 의하면, 접속체를 형성하기 위한 별도의 공정 없이 단일한 공정에 의해 접속체와 금속배선을 일체로 형성함으로써 접속체를 형성하기 위한 평탄화 공정에서 절연막의 상면에 도전물질이 잔류하는 것을 방지할 수 있다. 이에 따라, 배선 구조물의 간격이 축소된다 할지라도 상기 잔류물질로 인한 인접 배선 구조물 사이의 브리지 불량을 방지할 수 있다. 특히, 상기 배선 구조물을 둘러싸고 절연성 물질로 이루어진 스페이서를 더 배치함으로써 서로 인접하는 배선 구조물 사이의 신호간섭이나 이로 인한 신호지연을 방지함으로써 집적도의 증가에도 불구하고 상기 반도체 소자의 동작성능을 일정하게 유지할 수 있다.
상기 설명한 것과 같이, 반도체 소자의 배선 구조물에서 접속영역과 접촉하는 접속체와 신호를 전달하는 배선라인이 일체로 형성되어 상기 접속체를 형성하는 과정에서 도전물질이 절연막 패턴 상에 잔류하는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 집적도 증가에 따라 배선 구조물 사이의 간격이 줄어든다 할지라도 상기 잔류 도전물질로 인한 인접 배선 구조물 사이의 브리지 불량을 방지할 수 있다. 뿐만 아니라, 상기 배선 구조물을 둘러싸는 절연성 스페이서를 추가로 배치함으로써 간격이 줄어든 인접 배선 구조물 사이에서 신호간섭이 발생하는 것을 최소화 할 수 있다. 따라서, 높은 집적도를 가지면서도 안정적인 동작을 수행할 수 있는 반도체 소자를 제조할 수 있다.
본 발명의 일실시예에 의한 반도체 소자는 다양한 전자기기의 메모리 시스템으로 응용될 수 있다. 예를 들어, 상술한 바와 같은 배선 구조물을 갖는 노아형 플래시 메모리 소자를 다양한 전자기기에 적합한 형태로 가공함으로써 PDA, 휴대 컴퓨터, 무선 전화기, 모바일 전화기, 디지털 음악 재생기, 메모리 카드 또는 데이터 전송/수신기와 같은 다양한 전자기기에 응용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 다수의 도전성 구조물이 배치된 반도체 기판을 준비하는 단계;
    상기 기판 상에 상기 기판의 접속영역을 노출하는 관통 홀을 구비하고 상기 도전성 구조물을 덮는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴 상에 상기 관통 홀과 연통되고 배선방향을 따라 연장하는 라인 형상을 갖는 트렌치를 구비하는 제2 절연막 패턴을 형성하는 단계;
    상기 관통 홀 및 트렌치의 측벽에 배치된 스페이서를 형성하는 단계; 및
    상기 관통 홀을 매립하는 접속체 및 상기 접속체와 일체로 이루며 상기 트렌치를 매립하여 상기 배선방향을 따라 연장하는 금속배선을 구비하는 배선 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계는
    상기 관통 홀을 매립하는 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴 및 상기 제1 절연막 패턴의 상면에 제2 절연막을 형성하는 단계; 및
    상기 희생막 패턴의 상면을 노출하도록 상기 배선방향을 따라 연장하는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 희생막 패턴을 형성하는 단계는
    상기 관통 홀을 매립하는 두께를 갖도록 상기 제1 절연막 패턴의 상면에 희생막을 형성하는 단계; 및
    상기 제1 절연막 패턴의 상면이 노출되도록 상기 희생막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 희생막은 스핀 온 하드 마스크(spin-on-hard mask, SOH)로 구성되는 하드 마스크막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제2항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 트렌치로 노출된 상기 희생막 패턴을 제거하여 상기 관통 홀과 상기 트렌치를 연통시키고 상기 접속영역을 노출시키는 단계;
    상기 트렌치의 측벽 및 바닥면, 상기 관통 홀의 측벽 및 상기 접속영역의 표면 및 상기 제2 절연막 패턴의 상면에 스페이서막을 형성하는 단계; 및
    상기 접속영역의 표면, 상기 트렌치의 바닥면 및 상기 제2 절연막 패턴의 표면으로부터 상기 스페이서 막을 제거하여 상기 트렌치의 측벽 및 상기 관통 홀의 측벽에만 상기 스페이서막을 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 희생막 패턴을 제거하는 단계는 습식식각 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 습식식각 공정은 암모니아 성분을 포함하는 식각액에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제5항에 있어서, 상기 스페이서 막을 형성하는 단계는 플라즈마 화학기상증착 공정 또는 원자층 증착공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 제2 절연막 패턴은 플라즈마 증강 화학기상증착 공정에 의해 형성된 TEOS(tetra ethyl ortho silicate, PTEOS) 막을 포함하며 상기 스페이서 막은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 다수의 도전성 구조물이 배치된 반도체 기판;
    상기 기판의 접속영역을 노출하는 관통 홀을 구비하고 상기 도전성 구조물을 덮는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 배치되고 상기 관통 홀과 연통되고 제1 방향을 따라 연장하는 라인 형상을 갖는 트렌치를 구비하는 제2 절연막 패턴;
    상기 관통 홀 및 트렌치의 측벽에 배치된 스페이서; 및
    상기 관통 홀을 매립하는 접속체 및 상기 접속체와 일체로 상기 트렌치를 매립하여 상기 제1 방향을 따라 연장하는 금속배선을 구비하는 배선 구조물을 포함하는 것을 특징으로 하는 반도체 소자.
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