KR100623175B1 - 스택형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

스택형 반도체 장치 및 그 제조 방법에서, 반도체 장치는 기판 상에 형성되고, 층간 절연막 패턴 및 단결정 실리콘막 패턴이 순차적으로 적층되고, 최상층으로부터 상기 기판까지 연통하면서 상기 단결정 실리콘막 패턴의 일부분을 노출시키는 콘택홀을 갖는 박막 구조물과, 상기 콘택홀 내부에 형성되고, 실리콘 게르마늄으로 이루어지고, 상기 기판 및 상기 단결정 실리콘막 패턴과 전기적으로 접속하는 콘택 플러그를 포함한다. 상기와 같이, 실리콘 게르마늄으로 이루어지는 콘택 플러그를 포함하는 경우, 상기 단결정 실리콘막 패턴의 침식 및 주변 단위 소자의 열화 등을 최소화할 수 있다.

Description

스택형 반도체 장치 및 그 제조 방법{Stacked semiconductor device and method of manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 스택형 반도체 장치를 나타내는 단면도이다.
도 2 내지 도 5는 도 1에 도시된 스택형 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예 2에 따른 트리플 스택형 SRAM 장치의 단위 셀을 나타내는 단면도이다.
도 7 내지 도 10은 도 6에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
본 발명은 스택형 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 단결정 실리콘막 패턴과 접속하는 콘택 플러그를 갖는 스택형 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치를 고도로 집적화시키기 위하여, 단위 칩 내에 형성되는 패턴의 선폭을 감소시키는 방향으로 공정이 개발되어 왔다. 그러나, 상기와 같이 패턴의 선폭을 감소시키는 경우, 패턴의 저항이 증가되고, 패턴의 선폭의 편차에 따른 단위 소자의 특성 변화가 매우 크게 나타나는 등의 예기치 않은 문제가 발생된다. 때문에, 상기 패턴의 크기를 감소시킴으로서 집적도를 증가시키는데에는 한계가 있다.
따라서, 최근에는 반도체 기판 상에 단결정 실리콘막 패턴을 형성하고 상기 단결정 실리콘막 패턴 상에 MOS 트랜지스터와 같은 반도체 단위 소자들을 적층시킴으로서 반도체 장치를 집적화시키는 공정이 개발되고 있다.
상기 단결정 실리콘막 패턴 상에 반도체 단위 소자들을 적층시키는 공정은 SRAM 장치에 주로 적용하고 있다. 이는, Full CMOS SRAM 장치의 경우 단위 셀이 6개의 트랜지스터로 구성되어 있으므로, 상기 트랜지스터들을 기판 상에 모두 구현하는 경우 다른 메모리 장치에 비해서 단위 셀의 면적이 매우 커지기 때문이다.
상기 스택형의 SRAM장치를 구현하기 위해서는, 채널막으로 제공되는 단결정 실리콘막 패턴을 수직 방향으로 적층시킨 후 상기 단결정 실리콘막 패턴에 각 단위 트랜지스터를 형성한다. 이 후, 상기 각 단위 트랜지스터들을 서로 전기적으로 연결하여야 한다. 때문에, 상기 기판 또는 단결정 실리콘막 패턴 상에 형성되어 있는 각 단위 트랜지스터들의 게이트 전극 또는 소오스/드레인 영역들을 전기적으로 연결시키기 위한 콘택 플러그가 반드시 필요하다.
통상적으로, 상기 콘택 플러그의 각 접촉 부위가 오믹 콘택의 특성을 갖도록 하기 위해 오믹막으로서 금속 실리사이드막을 형성하고 있다. 상기 금속 실리사이 드막은 콘택홀 내부 표면에 연속적으로 베리어 금속막을 증착하고 상기 베리어 금속막을 열처리함으로서 형성할 수 있다.
그러나, 상기 콘택 플러그의 사이즈가 감소되고 그 높이는 증가됨에 따라, 상기 콘택홀 내부 측벽 및 저면에 균일한 두께로 상기 베리어 금속막을 형성하는 것이 매우 어려워지고 있다. 때문에, 상기 베리어 금속막이 국부적으로 얇게 증착되거나 또는 증착되지 못한 부위에서는 상기 금속 실리사이드막이 형성되지 않고, 이로 인해 오믹 콘택의 특성을 갖지 못하게 된다.
또한, 상기 금속 실리사이드막을 형성하기 위하여 열처리 공정을 수행하면, 상기 단결정 실리콘막 패턴과 베리어 금속이 반응함으로서 상기 단결정 실리콘막 패턴의 측면부를 과도하게 침식하는 등의 문제가 빈번하게 발생한다. 상기와 같이, 단결정 실리콘막 패턴을 과도하게 침식하면서 금속 실리사이드막이 형성되면, 상기 단결정 실리콘막 패턴 상에 형성되어 있는 트랜지스터의 소오스/드레인 영역(도시안됨)의 불순물 이온들이 대부분 소모되어 반도체 장치의 동작 불량이 발생하게 된다.
또한, 상기 금속 실리사이드막을 형성하기 위하여 수회에 걸쳐 고온으로 열처리 공정을 수행하는 경우, 상기 기판 또는 단결정 실리콘막 패턴에 형성되어 있는 트랜지스터의 특성이 열화될 수 있다.
따라서, 본 발명의 제1 목적은 단결정 실리콘막 패턴의 침식이 억제되고, 고온 열처리를 수반하지 않고 형성할 수 있는 콘택 플러그를 갖는 스택형 반도체 장 치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 스택형 반도체 장치를 제조하는 데 적합한 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 스택형 반도체 장치는, 기판 상에 형성되고, 층간 절연막 패턴 및 단결정 실리콘막 패턴이 순차적으로 적층되고, 최상층으로부터 상기 기판까지 연통하면서 상기 단결정 실리콘막 패턴의 일부분을 노출시키는 콘택홀을 갖는 박막 구조물과, 상기 콘택홀 내부에 형성되고, 실리콘 게르마늄으로 이루어지고, 상기 기판 및 상기 단결정 실리콘막 패턴과 전기적으로 접속하는 콘택 플러그를 포함한다.
상기한 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 스택형 반도체 장치는, 기판 상에 형성되고 제1 불순물 영역 및 제1 게이트 전극을 포함하는 제1 도전형의 제1 트랜지스터들과, 상기 제1 불순물 영역 및 제1 게이트 전극의 일부를 동시에 노출시키는 제1 콘택홀을 갖는 제1 층간 절연막 패턴과, 상기 제1 층간 절연막 패턴 상에 형성되는 제1 단결정 실리콘막 패턴과, 상기 제1 단결정 실리콘막 패턴 상에 형성되고 제2 불순물 영역 및 제2 게이트 전극을 포함하는 제2 도전형의 제2 트랜지스터들과, 상기 제2 불순물 영역 및 제2 게이트 전극의 일부를 동시에 노출시키고 상기 제1 콘택홀과 연통하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴과, 상기 제2 층간 절연막 패턴 상에 형성되는 제2 단결정 실리콘막 패턴과, 상기 제2 단결정 실리콘막 패턴 상에 형성되고 제3 불순물 영역 및 제3 게이트 전극을 포함하는 제1 도전형의 제3 트랜지스터들과, 상기 제3 불순물 영역을 노출시키고 상기 제2 콘택홀과 연통하는 제3 콘택홀을 갖는 제2 층간 절연막 패턴 및 상기 제1 내지 제3 콘택홀 내부를 채우도록 형성되고 결정질의 실리콘 게르마늄으로 이루어지는 콘택 플러그를 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 스택형 반도체 장치의 제조 방법으로, 기판 상에, 층간 절연막 및 단결정 실리콘막 패턴이 순차적으로 적층된 예비 박막 구조물을 형성한다. 상기 층간 절연막을 식각하여, 예비 박막 구조물의 최상부로부터 상기 기판 표면까지 연통하고 상기 단결정 실리콘막 패턴의 일부분을 노출시키는 콘택홀을 갖는 박막 구조물을 형성한다. 상기 콘택홀 내부를 완전히 채우면서 상기 박막 구조물 상에 실리콘 게르마늄막을 형성한다. 상기 실리콘 게르마늄막을 평탄화하여 상기 기판 및 상기 단결정 실리콘막 패턴과 전기적으로 접속하는 콘택 플러그를 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 스택형 반도체 장치의 제조 방법으로, 우선 기판 상에 제1 불순물 영역 및 제1 게이트 전극을 포함하는 제1 도전형의 제1 트랜지스터들을 형성한다. 상기 제1 트랜지스터들을 매립하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제1 단결정 실리콘막 패턴을 형성한다. 상기 제1 단결정 실리콘막 패턴 상에 제2 불순물 영역 및 제2 게이트 전극을 포함하는 제2 도전형의 제2 트랜지스터들을 형성한다. 상기 제2 트랜지스터들을 매립하는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 패턴 상에 제2 단결정 실리콘막 패턴을 형성한다. 상기 제2 단결정 실리콘막 패턴 상에 제3 불순물 영역 및 제3 게이트 전극을 포함하는 제1 도전형의 제3 트랜지스터들을 형성한다. 상기 제3 트랜지스터들을 매립하는 제3 층간 절연막을 형성한다. 상기 제3 층간 절연막, 제2 층간 절연막 및 제1 층간 절연막의 일부분을 순차적으로 식각함으로서, 상기 제3 불순물 영역, 제2 불순물 영역, 제2 게이트 전극, 제1 불순물 영역 및 제1 게이트 전극의 일부분을 동시에 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내부를 완전히 채우면서 상기 제3 층간 절연막 패턴 상에 결정질의 실리콘 게르마늄막을 형성한다. 다음에, 상기 실리콘 게르마늄막을 평탄화하여 콘택 플러그를 형성한다.
상기 설명한 것과 같이, 실리콘 게르마늄을 사용하여 스택형 반도체 장치에 포함되는 콘택 플러그를 형성하는 경우, 종래와 같이 상기 콘택 플러그 내에 확산 방지용 베리어 금속막 및 오믹막을 형성하지 않아도 된다. 때문에, 상기 오믹막을 형성할 시에 빈번히 발생하였던 단결정 실리콘막 패턴의 침식을 방지할 수 있다. 또한, 상기 오믹막을 형성하기 위한 고온 열처리 공정이 요구되지 않기 때문에, 상기 단결정 실리콘막 패턴 상에 형성되는 트랜지스터의 특성 열화를 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 스택형 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 단결정 실리콘 기판(100) 상에, 층간 절연막 패턴들(102a,110a) 및 단결정 실리콘막 패턴(108)이 순차적으로 적층된 박막 구조물(111)이 형성된다. 상기 박막 구조물(111)에는, 최상부면 표면으로부터 상기 단결정 실리콘 기판(100)의 표면까지 연통하는 콘택홀(112)이 구비되어 있다. 또한, 상기 콘택홀(112)의 측벽으로 상기 단결정 실리콘막 패턴(108)의 일부분이 노출되어 있다.
본 실시예에서, 상기 박막 구조물은 제1 층간 절연막 패턴(102a), 단결정 실리콘막 패턴(108), 제2 층간 절연막 패턴(110a)이 적층된 형상을 갖는다.
상기 콘택홀(112)의 내부에는 결정질의 실리콘 게르마늄으로 이루어지는 콘택 플러그(114a)가 구비된다. 상기 콘택 플러그(114a)는 상기 단결정 실리콘 기판(100) 및 상기 단결정 실리콘막 패턴(108)과 서로 접촉함으로서 이들을 전기적으로 연결한다.
상기 콘택 플러그(114a)를 형성하는 실리콘 게르마늄에는 3족 또는 5족의 불순물이 도핑되어 있다. 구체적으로, 상기 실리콘 게르마늄에 도핑되어 있는 3족 불순물로는 붕소를 사용하고, 5족 불순물로는 인 또는 비소를 사용할 수 있다.
상기 실리콘 게르마늄을 포함하는 콘택 플러그(114a)는 400 내지 550℃의 온도하에서 화학 기상 증착법으로 증착시킴으로서 획득할 수 있다. 또는, 상기 실리콘 게르마늄을 포함하는 콘택 플러그(114a)는 에피택시얼 성장법으로 통해 획득할 수 있다.
도 2 내지 도 5는 도 1에 도시된 스택형 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 단결정 실리콘 기판(100) 상에 제1 층간 절연막(102)을 형성한다. 상기 제1 층간 절연막(102)은 실리콘 산화물을 증착시켜 형성할 수 있다.
구체적으로, 상기 제1 층간 절연막(102)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)를 증착시켜 형성할 수 있다. 여기서, 상기 단결정 실리콘 기판(100) 상에는 트랜지스터와 같은 반도체 단위 소자가 형성되어 있는 것이 바람직하다.
상기 제1 층간 절연막(102)을 부분적으로 식각함으로서 상기 단결정 실리콘 기판(100) 표면을 선택적으로 노출시키는 개구부(104)를 형성한다. 상기 개구부(104)를 형성한 이 후에, HF 용액 등을 사용하여 상기 단결정 실리콘 기판(100) 표면에 형성되는 자연 산화막을 제거하는 습식 표면 처리 공정을 더 수행할 수 있다.
상기 개구부(104) 저면에 노출되는 단결정 실리콘 기판(100)으로부터 상기 개구부(104) 내부를 완전히 채우도록 에피택시얼막(도시안됨)을 성장시킨다. 구체적으로, 상기 에피택시얼막을 성장시킬 때 공정 온도가 약 750℃ 미만이면 성장이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 상기 공정 온도가 약 1,250℃를 초과하면 에피택시얼막의 성장에 따른 공정 제어가 용이하지 않으므로 바람직하지 않다. 따라서, 상기 에피택시얼막의 성장은 약 750 내지 1,250℃의 온도에서 수행하는 것이 바람직하고, 약 800 내지 900℃의 온도에서 수행하는 것이 보다 바람직하다.
상기 에피택시얼막을 형성하기 위한 상기 반응 가스는 실리콘 소스 가스를 포함하는 것이 바람직하다. 상기 실리콘 소스 가스의 예로서는 실리콘테트라클로라 이드(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로염화실란(SiHCl3) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
상기 에피택시얼막을 연마함으로서 상기 제1 층간 절연막(102) 상부면과 동일 평면 상에 위치한 상부면을 갖는 에피택시얼 패턴(106)을 형성한다.
도 3을 참조하면, 상기 제1 층간 절연막(102) 및 에피택시얼 패턴(106) 상에 비정질 실리콘막(도시안됨)을 형성한다. 상기 비정질 실리콘막은 화학기상증착 공정에 의해 형성할 수 있다.
상기 비정질 실리콘막을 열처리하여 상기 비정질 실리콘막을 상변화시킴으로서 단결정 실리콘막(도시안됨)으로 전환한다. 구체적으로, 상기 열처리 공정에 의해 상기 비정질 실리콘막이 상변화되고, 이 때 상기 에피택시얼 패턴(106)의 실리콘 물질이 시드로 작용함으로서 상기 비정질 실리콘막의 결정 구조가 단결정으로 변화된다.
상기 단결정 실리콘막을 선택적으로 식각함으로서 단결정 실리콘막 패턴(108)을 형성한다. 상기 단결정 실리콘막 패턴(108)상에도 트랜지스터를 포함하는 단위 소자들을 다양하게 형성할 수 있다.
다음에, 상기 단결정 실리콘막 패턴(108) 및 제1 층간 절연막(102) 상에 제2 층간 절연막(110)을 형성한다. 상기 제2 층간 절연막(110)은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 4를 참조하면, 상기 제2 층간 절연막(110) 및 제1 층간 절연막(102)을 식각함으로서 상기 단결정 실리콘막 패턴(108)의 일부분 및 단결정 실리콘 기판(100) 표면의 일부분을 노출하는 콘택홀(112)을 형성한다. 상기 콘택홀(112)을 형성함으로서, 상기 제2 층간 절연막(110) 및 제1 층간 절연막(102)은 제2 층간 절연막 패턴(110a) 및 제1 층간 절연막 패턴(102a)으로 전환된다.
상기 공정을 수행함으로서, 제1 층간 절연막 패턴(102a), 단결정 실리콘막 패턴(108) 및 제2 층간 절연막 패턴(110a)이 적층되고, 최상층으로부터 단결정 실리콘 기판까지 연통하면서 상기 단결정 실리콘막 패턴(108)의 일부분이 노출되는 콘택홀(112)을 갖는 박막 구조물(111)이 완성된다.
도시된 것과 같이, 상기 콘택홀(116)이 상기 에피택시얼 패턴(106) 부위에 형성되는 경우에는 상기 제1 층간 절연막(102)뿐 아니라 상기 에피택시얼 패턴(106)을 식각하는 공정도 함께 수행하여야 한다.
도 5를 참조하면, 상기 콘택홀(112)의 내부를 완전히 채우면서 상기 박막 구조물(111) 상에 결정질의 실리콘 게르마늄막(114)을 형성한다. 상기 실리콘 게르마늄막(114)을 형성하는 공정 시에, 인시튜로 3족 또는 5족의 불순물을 도핑하는 공정을 더 수행할 수 있다.
상기 실리콘 게르마늄막(114)은 막을 구성하는 원자들이 제1 및 제2 층간 절연막 패턴(102a, 110a)으로 거의 확산되지 않으므로, 상기 콘택홀(116)의 내부 표면에 확산 방지를 위한 베리어막을 형성하지 않아도 된다. 또한, 상기 실리콘 게르마늄막(114)은 상기 단결정 실리콘 기판(100) 및 단결정 실리콘막 패턴(108)과 결 정 구조가 매우 유사하기 때문에, 상기 단결정 실리콘 기판(100) 및 단결정 실리콘막 패턴(108)의 접촉 부위에 별도의 오믹막을 형성하지 않아도 된다. 때문에, 상기 오믹막의 형성시에 빈번하게 발생되었던 상기 단결정 실리콘막 패턴(108)의 침식과 같은 문제를 일으키지 않는다.
상기 실리콘 게르마늄막(114)은 400 내지 550℃ 정도의 비교적 낮은 온도에서 증착, 그레인 성장 및 불순물의 활성화가 이루어진다. 따라서, 상기 실리콘 게르마늄막(114)의 형성 공정에 따른 열적 버짓이 거의 발생되지 않는다.
상기 실리콘 게르마늄막(114)은 저압 화학 기상 증착 공정 또는 에피택시얼 성장법을 통해 형성할 수 있다. 그러나, 상기 에피택시얼 성장법에 의해 상기 실리콘 게르마늄을 성장시키는 것은 장시간이 소요되는 단점이 있다. 때문에, 상기 실리콘 게르마늄막(114)은 저압 화학 기상 증착 공정에 의해 형성하는 것이 더 바람직하다.
이하에서는, 저압 화학 기상 증착 공정에 의해 상기 실리콘 게르마늄막을 형성하는 방법에 대해 좀 더 상세하게 설명한다.
상기 실리콘 게르마늄막(114)을 형성할 시에 400℃ 미만의 온도에서 공정을 수행하면 결정질의 실리콘 게르마늄막(114)을 수득하기가 어려우므로 바람직하지 않고, 550℃를 초과하면 실리콘 게르마늄막(114)의 형성시에 주변 패턴이나 단위 소자들이 열화될 수 있으므로 바람직하지 않다. 따라서, 상기 실리콘 게르마늄막(114)의 형성은 약 400 내지 550℃의 온도에서 수행하는 것이 바람직하고, 약 450 내지 500℃의 온도에서 수행하는 것이 보다 바람직하다.
또한, 결정질의 실리콘 게르마늄막(114)을 형성하기 위하여, 상기 실리콘 게르마늄막(114)을 형성할 시의 챔버 압력은 0.1 내지 1 Torr인 것이 바람직하고, 0.3 내지 0.5 Torr인 것이 보다 바람직하다.
상기 실리콘 게르마늄막(114)을 형성할 시에, 실리콘 소오스 가스는 SiH4를 사용할 수 있고, 게르마늄 소오스 가스는 GeH4를 사용할 수 있다. 이 때, 결정질의 실리콘 게르마늄막(114)을 형성하기 위해서 상기 실리콘 소오스 가스 및 게르마늄 소오스 가스의 유량비는 1 : 0.7 내지 1.3 이 되도록 하는 것이 바람직하다.
또한, 상기 실리콘 게르마늄막(114)에 인 시튜로 불순물을 도핑하기 위하여, 불순물 도핑 가스를 함께 유입한다. 구체적으로, 5족 불순물 도핑 가스로는 PH3, AsH3 등을 사용할 수 있고, 3족 불순물 도핑 가스로는 B2H6등을 사용할 수 있다.
상기와 같이, 400 내지 550℃의 비교적 낮은 증착 온도에서 공정을 진행하여 결정질을 갖는 실리콘 게르마늄막(114)을 수득할 수 있다. 또한, 상기 증착 공정 온도 하에서도 상기 실리콘 게르마늄막(114) 내에 도핑되어 있는 불순물의 활성화가 충분히 이루어짐으로서 불순물 활성화를 위한 열처리 공정이 별도로 수반되지 않아도 된다.
다음에, 도 1에 도시된 것과 같이, 상기 제2 층간 절연막 패턴(110a)이 노출될 때까지 상기 실리콘 게르마늄막(114)을 연마함으로서 상기 콘택홀 내에만 상기 게르마늄막(114)이 매립되는 콘택 플러그(114a)를 완성한다. 상기 연마는 화학 기계적 연마 공정을 통해 수행할 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 트리플 스택형 SRAM 장치의 단위 셀을 나타내는 단면도이다.
도 6을 참조하면, 표면이 단결정 실리콘으로 이루어지는 기판(200)에 하부 액티브 영역을 정의하는 소자 분리막(202)이 구비된다. 상기 소자 분리막은 셸로우 트렌치 소자 분리 공정을 통해 형성할 수 있다.
상기 하부 액티브 영역에는 풀다운(pull-down)소자로서 N형의 제1 트랜지스터들이 구비된다. Full CMOS SRAM 장치의 단위 셀 내에는 2개의 풀다운 트랜지스터가 포함된다.
상기 제1 트랜지스터들은 제1 게이트 절연막 패턴(204), 제1 도전막 패턴(206) 및 제1 소오스/드레인 영역(210)으로 이루어진다. 상기 제1 도전막 패턴(206)은 콘택 플러그에 의해 상부에 적층되는 트랜지스터들과 서로 연결되기 위하여 소자 분리막(202) 상부까지 연장되어 있다.
상기 단결정 실리콘 기판(200)에는 P-웰(도시안됨)이 형성되어 있다. 그리고, 상기 제1 소오스/드레인 영역(210)은 상기 P-웰의 내부에 부분적으로 N형 불순물이 도핑되어 있는 형상을 갖는다.
상기 제1 도전막 패턴(206)의 측면에는 게이트 스페이서(208)가 구비된다. 상기 게이트 스페이서(208), 제1 도전막 패턴(206) 및 단결정 실리콘 기판(200) 표면 상에 연속적으로 질화막 라이너(212)가 구비된다. 상기 질화막 라이너(212)는 콘택홀의 형성 시에 식각 저지막으로 제공된다.
상기 단결정 실리콘 기판(200) 및 상기 제1 도전막 패턴(206)의 일부분을 동시에 노출시키는 제1 콘택홀(244)을 갖는 제1 층간 절연막 패턴(214a)이 구비된다. 상기 제1 콘택홀(244)에 의해 노출되는 단결정 실리콘 기판(100) 표면 아래에는 상기 제1 소오스/드레인 영역(210)이 위치한다.
상기 제1 층간 절연막 패턴(214a)은 상기 제1 트랜지스터들을 완전히 매립하는 형상을 갖는다. 상기 제1 층간 절연막 패턴(214a)은 평탄한 상부면을 갖는다. 상기 제1 층간 절연막 패턴(214a)은 실리콘 산화물로 이루어질 수 있다. 예를 들어, 상기 제1 층간 절연막 패턴(214a)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)로 이루어질 수 있다.
상기 제1 층간 절연막 패턴(214a) 상에는 제1 상부 액티브 영역으로 제공되는 제1 단결정 실리콘막 패턴(218a)이 구비된다.
상기 제1 단결정 실리콘막 패턴(218a)에는 풀 업(pull-up)소자인 P형의 제2 트랜지스터들이 형성된다. Full CMOS SRAM 장치의 단위 셀에는 2개의 풀 업 트랜지스터가 포함된다.
상기 제2 트랜지스터는 제2 게이트 절연막 패턴(220), 제2 도전막 패턴(222) 및 제2 소오스/드레인 영역(224)으로 구성된다. 상기 제1 단결정 실리콘막 패턴(218a)에서 상기 제2 트랜지스터의 채널 영역은 N형 불순물로 도핑되어 있으며, 상기 제2 소오스/드레인 영역(224)은 P형 불순물로 도핑되어 있다. 상기 제2 소오스/드레인 영역(224)은 제1 단결정 실리콘막 패턴의 측단부까지 연장되어 있다. 또한, 상기 제2 도전막 패턴(222)은 일부분이 콘택 플러그와 접촉될 수 있도록 하기 위해 상기 제1 층간 절연막 패턴(214a) 상부면까지 연장되어 있다.
상기 제1 층간 절연막 패턴(214a) 상에는 상기 제1 콘택홀(244)과 연통하는 제2 콘택홀(242)을 갖는 제2 층간 절연막 패턴(226a)이 구비된다. 상기 제2 층간 절연막 패턴(226a)은 실리콘 산화물로 이루어질 수 있다. 상기 제2 콘택홀(242)의 일측벽에는 상기 제1 단결정 실리콘막 패턴(218a) 및 상기 제1 층간 절연막 패턴(214a)의 상부면까지 연장되어 있는 상기 제2 도전막 패턴(222)의 일부분이 동시에 노출되어 있다.
상기 제2 층간 절연막 패턴(226a)상에는 제2 상부 액티브 영역으로 제공되는 제2 단결정 실리콘막 패턴(230a)이 구비된다.
상기 제2 단결정 실리콘막 패턴(230a)에는 2개의 억세스(access) 소자로서 N형의 제3 트랜지스터들이 구비된다. Full CMOS SRAM 장치의 단위 셀에는 2개의 억세스 트랜지스터를 포함한다.
상기 제3 트랜지스터는 제3 게이트 절연막 패턴(232), 제3 도전막 패턴(234) 및 제3 소오스/드레인 영역(236)으로 이루어진다. 상기 제2 단결정 실리콘막 패턴(230a)에서 상기 제3 트랜지스터의 채널 영역은 P형 불순물로 도핑되어 있고, 상기 제3 소오스/드레인 영역(236)은 N형 불순물로 도핑되어 있다. 상기 제2 단결정 실리콘막 패턴(230a)의 측단부까지 상기 제3 소오스/드레인 영역(236)이 연장된다.
상기 제2 콘택홀(242)과 연통하는 제3 콘택홀(240)을 갖는 제3 층간 절연막 패턴(238a)이 구비된다. 상기 제3 층간 절연막 패턴(238a)은 실리콘 산화물로 이루어질 수 있다. 상기 제3 콘택홀(240)의 일측벽에는 상기 제2 단결정 실리콘막 패턴 (230a)의 일부분이 노출된다. 이하에서는, 서로 연통하는 제1 내지 제3 콘택홀(244, 242, 240)을 통칭하여 콘택홀(246)이라 하면서 설명한다.
상기 단결정 실리콘 기판(200)과 제1 단결정 실리콘막 패턴(218a) 사이에는 선택적 에피택셜 성장 공정에 의해 형성된 제1 에피택셜막 패턴(216)이 구비된다. 또한, 상기 제1 단결정 실리콘막 패턴(218a) 및 제2 단결정 실리콘막 패턴(230a) 사이에 선택적 에피택셜 성장 공정에 의해 형성된 제2 에피택셜막 패턴(228)이 구비된다. 상기 제1 에피택셜막 패턴(216) 및 제2 에피택셜막 패턴(228)의 일부분은 상기 콘택홀(246)에 의해 노출될 수 있다.
상기 콘택홀(246) 내부를 채우도록 형성되고 실리콘 게르마늄으로 이루어지는 콘택 플러그(250a)가 구비된다. 상기 콘택 플러그(250a)는 상기 제1 소오스/드레인 영역(210), 제1 도전막 패턴(206), 제2 소오스/드레인 영역(224), 제2 도전막 패턴(222), 제3 소오스/드레인 영역(236)과 전기적으로 접속하도록 형성된다.
도시되지는 않았지만, 상기 SRAM장치의 단위 셀에는 상기 제1 내지 제3 트랜지스터의 소오스/드레인 영역 및 게이트 전극을 서로 연결시키는 2개의 콘택 플러그가 구비된다.
상기 콘택 플러그(250a)의 실리콘 게르마늄에는 3족 또는 5족의 불순물이 도핑되어 있다.
상기 콘택 플러그(250a)로 형성되기 위한 상기 실리콘 게르마늄은 400 내지 550℃의 온도하에서 화학 기상 증착법으로 증착시킴으로서 획득할 수 있다. 또는, 상기 콘택 플러그(250a)로 형성되기 위한 상기 실리콘 게르마늄은 에피택시얼 성장 법으로 통해 획득할 수 있다.
도 7 내지 도 10은 도 6에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 표면이 단결정 실리콘으로 이루어지는 단결정 실리콘 기판(200)상에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막(202)을 형성한다. 상기 공정을 수행함으로서, 풀다운 소자를 형성하기 위한 하부 액티브 영역이 정의된다.
상기 하부 액티브 영역에 해당하는 단결정 실리콘 기판(200)상에 제1 게이트 절연막(도시안됨)을 형성한다. 상기 제1 게이트 절연막 상에 제1 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제1 게이트 절연막 패턴(204) 및 제1 도전막 패턴(26)이 적층된 제1 게이트 구조물을 형성한다. 상기 제1 도전막 패턴(206)은 N형 불순물이 도핑된 폴리실리콘 물질을 증착시켜 형성할 수 있다.
상기 제1 도전막 패턴은 이 후의 콘택 플러그 형성 공정 시에 상기 콘택 플려그와 연결되기 위한 영역을 확보하기 위하여 상기 소자 분리막(202) 상부까지 연장되어 있다. 상기 제1 게이트 구조물의 양측에 게이트 스페이서(208)를 형성한다. 상기 게이트 스페이서(208), 제1 도전막 패턴(206) 상부면 및 상기 단결정 실리콘 기판(100) 상에는 후속 공정에서 식각 저지막으로 사용하기 위한 질화막 라이너(212)를 형성한다.
상기 제1 게이트 구조물 양측에 노출된 단결정 실리콘 기판 아래로 N형 불순물을 주입함으로서 제1 소오스/드레인 영역(210)을 형성한다. 상기 공정을 수행함 으로서, 상기 단결정 실리콘 기판(200) 상에 풀-다운 소자를 이루는 N형의 제1 트랜지스터들을 완성한다.
상기 단결정 실리콘 기판(200) 상에 상기 제1 트랜지스터를 매몰하는 제1 층간 절연막(214)을 형성한다. 구체적으로, 상기 제1 트랜지스터를 매몰하도록 실리콘 산화물과 같은 절연 물질을 형성한 이 후에, 그 상부면이 평탄하게 되도록 상기 절연 물질의 표면을 연마함으로서 상기 제1 층간 절연막(214)을 형성할 수 있다.
상기 제1 층간 절연막(214)을 부분적으로 식각함으로서 상기 단결정 실리콘 기판(20) 표면을 노출시키는 제1 개구부(215)를 형성한다.
상기 제1 개구부 내부를 채우도록 제1 에피택시얼막 패턴(216)을 형성한다. 상기 제1 에피택시얼막 패턴(216)은 제1 예비 단결정 실리콘막을 형성하기 위한 시드로 제공된다.
이 후에, 상기 제1 에피택시얼막 패턴(216) 및 제1 층간 절연막(214)상에 풀-업 소자를 형성하기 위한 제1 상부 액티브 영역으로 제공되는 제1 예비 단결정 실리콘막 패턴(218)을 형성한다.
상기 제1 에피택시얼막 패턴 및 제1 예비 단결정 실리콘막 패턴(218)을 형성하는 공정은 실시예 1의 도 3을 참조로 설명한 것과 동일하다.
도 8을 참조하면, 상기 제1 예비 단결정 실리콘막 패턴(218) 상에 제2 게이트 절연막(도시안됨)을 형성한다. 상기 제2 게이트 절연막 상에 제2 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제2 게이트 절연막 패턴(220), 제2 도전막 패턴(222)이 적층된 제2 게이트 구조물을 형성한다. 상기 제2 게이트 구조물 양측 에 노출된 제1 예비 단결정 실리콘막 패턴(218)으로 P형 불순물을 주입함으로서 제2 소오스/드레인 영역(224)을 형성한다. 상기 공정에 의하면, 상기 제1 예비 단결정 실리콘막 패턴(218)의 가장자리 부위까지 상기 제2 소오스/드레인 영역(224)이 형성된다.
상기 제2 도전막 패턴(222)은 이 후의 콘택 플러그 형성 공정 시에 상기 콘택 플러그와 연결되기 위한 영역을 확보하기 위하여 상기 제1 층간 절연막(214) 상부까지 연장되어 있다. 상기 공정을 수행함으로서, 상기 제1 예비 단결정 실리콘막 패턴(218)에 풀 업 소자로 제공되기 위한 P형의 제2 트랜지스터를 완성한다.
상기 제1 예비 단결정 실리콘막 패턴(218) 및 제1 층간 절연막 (214)상에 제2 층간 절연막(226)을 형성한다.
상기 제2 층간 절연막(226)에 상기 제1 예비 단결정 실리콘막 패턴(218)을 노출시키는 제2 개구부(227)를 형성한다.
다음에, 상기 제2 개구부(227) 내부를 채우도록 제2 에피택시얼막 패턴(228)을 형성한다. 상기 제2 에피택시얼막 패턴(228)은 제2 예비 단결정 실리콘막을 형성하기 위한 시드로 제공된다.
이 후에, 상기 제2 에피택시얼막 패턴(228) 및 제2 층간 절연막(226)상에 풀-업 소자를 형성하기 위한 제2 상부 액티브 영역으로 제공되는 제2 예비 단결정 실리콘막 패턴(230)을 형성한다.
상기 제2 에피택시얼막 패턴(228) 및 상기 제2 예비 단결정 실리콘막 패턴(230)을 형성하는 공정은 실시예1의 도 3을 참조로 설명한 것과 동일하다.
상기 제2 예비 단결정 실리콘막 패턴(230) 상에 제3 게이트 절연막(도시안됨)을 형성한다. 상기 제3 게이트 절연막 상에 제3 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제3 게이트 절연막 패턴(232) 및 제3 도전막 패턴(234)이 적층된 제3 게이트 구조물을 형성한다. 상기 제3 게이트 구조물 양측에 노출된 제2 예비 단결정 실리콘막 패턴(230)으로 N형 불순물을 주입함으로서 제3 소오스/드레인 영역(236)을 형성한다.
상기 공정을 수행함으로서, 상기 제2 예비 단결정 실리콘막 패턴(230)에 억세스 소자를 이루는 N형의 제3 트랜지스터를 완성한다. 상기 제3 도전막 패턴(234)은 상기 제2 층간 절연막(226) 상부면까지 연장되어 있다.
상기 제2 예비 단결정 실리콘막 패턴(230) 및 제2 층간 절연막(226) 상에 상기 제3 트랜지스터를 매립하는 상기 제3 층간 절연막(238)을 형성한다.
도 9를 참조하면, 상기 제3 층간 절연막(238) 상에 하드 마스크막(도시안됨) 및 반사 방지막(도시안됨)을 형성한다. 상기 하드 마스크막은 실리콘 질화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 또한, 상기 반사 방지막은 실리콘 산질화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다.
상기 하드 마스크막 및 반사 방지막을 사진 및 식각 공정에 의해 패터닝함으로서, 콘택홀 형성을 위한 식각 마스크로 제공되는 하드 마스크 패턴(239) 및 반사 방지막 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴(239)에 의해 노출되는 부위는 상기 제1 및 제2 에피택시얼막 패턴(216, 228)이 형성된 부위의 윗부분과 일부분이 겹쳐질 수 있다.
상기 하드 마스크 패턴(239)을 식각 마스크로 하여 제3 층간 절연막(238) 및 상기 제2 예비 단결정 실리콘막 패턴(230)의 일부분을 식각함으로서 제3 콘택홀(240)을 형성한다. 상기 식각 공정에 의해 상기 제2 예비 단결정 실리콘막 패턴(230)의 일부가 제거됨으로서, 상기 제2 예비 단결정 실리콘막 패턴(230)은 제2 단결정 실리콘막 패턴(230a)으로 전환된다. 그리고, 상기 제3 콘택홀(240)의 측벽에는 상기 제2 단결정 실리콘막 패턴(230a)이 노출된다. 또한, 상기 제3 층간 절연막은 제3 콘택홀(240)을 갖는 제3 층간 절연막 패턴(238a)으로 전환된다.
본 실시예에서 형성하는 콘택 플러그는 풀 업 및 풀 다운 트랜지스터들이 플립-플롭 구조를 가질 수 있도록 서로를 연결시키기 위한 것이다. 그러므로, 상기 콘택 플러그는 상기 억세스 트랜지스터의 게이트 전극으로 제공되는 제3 도전막 패턴(234)과 접속하지 않는다. 때문에, 상기 제3 콘택홀(240)은 그 측벽에 억세스 트랜지스터의 게이트 전극으로 제공되는 제3 도전막 패턴(234)이 전혀 노출되지 않도록 형성되어야 한다.
상기 제3 콘택홀(240)의 저면에 노출되는 제2 에피택시얼막 패턴(228), 제1 예비 단결정 실리콘막 패턴(218) 및 제2 층간 절연막(226)을 식각함으로서 제2 콘택홀(242)을 형성한다.
상기 식각 공정에 의해 상기 제1 예비 단결정 실리콘막 패턴(218)의 일부가 제거됨으로서, 상기 제1 예비 단결정 실리콘막 패턴(218)은 제1 단결정 실리콘막 패턴(218a)으로 전환된다. 그리고, 상기 제2 콘택홀(242)의 측벽에는 상기 제1 단결정 실리콘막 패턴(218a)의 일부분이 노출된다. 또한, 상기 제2 층간 절연막(226) 은 제2 콘택홀(242)을 갖는 제2 층간 절연막 패턴(226a)으로 전환된다.
상기 제2 콘택홀(242)의 측벽에는 상기 제1 층간 절연막(214) 상부면까지 연장되어 있는 제2 도전막 패턴(222)의 일부분이 노출되어야 한다. 그리고, 상기 제1 단결정 실리콘막 패턴(218a) 상에 위치하는 제2 도전막 패턴(222)은 상기 제2 콘택홀(242)에 의해 노출되지 않아야 한다.
상기 제2 콘택홀(242)에 의해 노출되는 제1 에피택시얼막 패턴(216), 제1 층간 절연막(214) 및 질화막 라이너(212)를 식각함으로서 제1 콘택홀(244)을 형성한다. 상기 제1 콘택홀(244)의 측벽에 상기 단결정 실리콘 기판(200)의 표면 및 소자 분리막(202) 상으로 연장되어 있는 제1 도전막 패턴(206)이 노출되어야 한다. 상기 공정을 수행함으로서, 제1 층간 절연막(214)은 제1 콘택홀(244)을 갖는 제1 층간 절연막 패턴(214a)으로 전환된다.
상기 제1 콘택홀 내지 제3 콘택홀(244, 242, 240)을 형성하기 위한 식각 공정에서, 상기 반사 방지막 패턴 및 하드 마스크 패턴(239)도 대부분 제거된다.
도시된 것과 같이, 상기 제1 에피택시얼막 패턴(216) 및 제2 에피택시얼막 패턴(228)이 일부 잔류하여 상기 제1 내지 제3 콘택홀(244, 242, 240) 내벽에 노출될 수 있다. 상기 제1 콘택홀 내지 제3 콘택홀(244, 242, 240)은 서로 연통되어 있다. 이하에서는, 상기 제1 콘택홀 내지 제3 콘택홀(244, 242, 240)을 통칭하여 콘택홀(246)이라 하면서 설명한다.
도 10을 참조하면, 상기 콘택홀(246) 내부를 완전히 채우면서 상기 제3 층간 절연막 패턴(238a) 상에 실리콘 게르마늄막(250)을 형성한다. 상기 실리콘 게르마 늄막(250)을 형성하는 공정 시에 인 시튜로 3족 또는 5족 불순물을 도핑할 수 있다.
상기 실리콘 게르마늄막(250)은 제1 내지 제3 층간 절연막 패턴(214a, 226a, 238a)으로 거의 확산되지 않는다. 때문에, 상기 실리콘 게르마늄막(250)으로 상기 콘택홀(246)을 채우는 경우, 상기 콘택홀(246)의 내부 표면에 별도의 베리어막을 형성하지 않아도 된다. 또한, 상기 실리콘 게르마늄막(250)은 단결정 실리콘 기판(200), 제1 및 제2 단결정 실리콘막 패턴(218a, 230a)과 결정 구조가 매우 유사하기 때문에, 상기 단결정 실리콘 기판(200), 제1 및 제2 단결정 실리콘막 패턴(218a, 230a)의 접촉 부위에 별도의 오믹막을 형성하지 않아도 된다. 그러므로, 상기 오믹막의 형성시에 단결정 실리콘막 패턴이 침식되는 등의 문제를 일으키지 않는다.
상기 실리콘 게르마늄막(250)은 400 내지 550℃의 비교적 낮은 온도에서 증착, 그레인 성장 및 불순물의 활성화가 이루어진다. 따라서, 상기 실리콘 게르마늄막(250)의 형성 공정에 따른 반도체 장치의 열적 버짓이 거의 발생되지 않는다.
상기 실리콘 게르마늄막(250)은 저압 화학 기상 증착 공정 또는 에피택시얼 성장법을 통해 형성할 수 있다. 그러나, 상기 에피택시얼 성장법에 의해 상기 실리콘 게르마늄막(250)을 성장시키는 것은 장시간이 소요되는 단점이 있다. 때문에, 상기 실리콘 게르마늄막(250)은 저압 화학 기상 증착 공정에 의해 형성하는 것이 더 바람직하다.
이하에서는, 저압 화학 기상 증착 공정에 의해 상기 실리콘 게르마늄막을 형 성하는 방법에 대해 좀 더 상세하게 설명한다.
상기 실리콘 게르마늄막(250)을 형성할 시에 400℃ 미만의 온도에서 공정을 수행하면 결정질의 실리콘 게르마늄막(250)을 수득하기가 어려우므로 바람직하지 않고, 550℃를 초과하면 실리콘 게르마늄막(250) 형성시에 상기 콘택홀(246)과 인접하여 형성되어 있는 트랜지스터들을 열화시킬 수 있어 바람직하지 않다. 따라서, 상기 실리콘 게르마늄막(250)을 형성하는 공정은 약 400 내지 550℃의 온도에서 수행하는 것이 바람직하고, 약 450 내지 500℃의 온도에서 수행하는 것이 보다 바람직하다.
또한, 결정질의 실리콘 게르마늄막(250)을 형성하기 위하여, 상기 실리콘 게르마늄막(250)을 형성할 시의 챔버 압력은 0.1 내지 1 Torr인 것이 바람직하고, 0.3 내지 0.5 Torr인 것이 보다 바람직하다.
상기 실리콘 게르마늄막(250)을 형성할 시에 사용되는 반응 가스로서, 실리콘 소오스 가스로 SiH4를 사용하고 게르마늄 소오스 가스로 GeH4를 사용할 수 있다. 이 때, 상기 실리콘 소오스 가스 및 게르마늄 소오스 가스의 유량비는 1 : 0.7 내지 1.3 이 되도록 한다.
또한, 상기 실리콘 게르마늄막(250)에 인 시튜로 불순물을 도핑하기 위하여, 불순물 도핑 가스를 함께 유입한다.
상기와 같이, 400 내지 550℃의 비교적 낮은 증착 온도에서 공정을 진행하여 결정질을 갖는 실리콘 게르마늄막(250)을 수득할 수 있다. 또한, 상기 증착 공정 온도 하에서도 상기 실리콘 게르마늄막(250) 내에 도핑되어 있는 불순물의 활성화 가 충분히 이루어짐으로서 불순물 활성화를 위한 열처리 공정이 별도로 수반되지 않아도 된다. 따라서, 높은 온도하에서 수행되는 열처리 공정에 의해 상기 단결정 실리콘 기판(200), 제1 및 제2 단결정 실리콘막 패턴(218a, 230a)에 형성되어 있는 트랜지스터들의 특성이 열화되는 등의 문제를 감소시킬 수 있다.
다음에, 도 6에 도시된 것과 같이, 상기 제3 층간 절연막 패턴(238a)이 노출될 때까지 상기 실리콘 게르마늄막(250)을 연마함으로서 상기 콘택홀에만 상기 실리콘 게르마늄막(250)이 매립되는 콘택 플러그(250a)를 수득할 수 있다. 상기 연마는 화학 기계적 연마 공정을 통해 수행할 수 있다.
상술한 바와 같이 본 발명에 의하면, 결정질의 실리콘 게르마늄을 사용함으로서, 인접하는 단위 소자를 열화시키지 않을 정도로 충분히 낮은 온도로 콘택 플러그를 형성할 수 있다. 또한, 상기 실리콘 게르마늄으로 콘택홀을 형성하는 경우 베리어막 및 오믹막 형성 공정을 수행하지 않아도 되므로 공정이 단순화될 뿐 아니라, 상기 베리어막 및 오믹막을 형성할 시에 빈번히 발생하였던 단결정 실리콘막 패턴의 침식 등의 문제가 야기되지 않는다. 이로 인해, 스택형 반도체 장치의 수율 및 신뢰성이 향상되는 효과를 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 단결정 실리콘 기판 상에 형성되고, 층간 절연막 패턴 및 단결정 실리콘막 패턴이 순차적으로 적층되고, 최상층으로부터 상기 단결정 실리콘 기판까지 연통하면서 상기 단결정 실리콘막 패턴의 일부분을 노출시키는 콘택홀을 갖는 박막 구조물;
    상기 단결정 실리콘 기판 및 단결정 실리콘막 패턴에 구비되는 트랜지스터들; 및
    상기 콘택홀 내부에 형성되고, 결정질의 실리콘 게르마늄으로 이루어지고, 상기 단결정 실리콘 기판 및 상기 단결정 실리콘막 패턴과 전기적으로 접속하는 콘택 플러그를 포함하는 것을 특징으로 하는 스택형 반도체 장치.
  2. 제1항에 있어서, 상기 콘택 플러그의 실리콘 게르마늄에는 3족 또는 5족의 불순물이 도핑된 것을 특징으로 하는 스택형 반도체 장치.
  3. 제1항에 있어서, 상기 콘택 플러그의 실리콘 게르마늄은 400 내지 550℃의 온도에서 화학 기상 증착법을 수행하여 형성하는 것을 특징으로 하는 스택형 반도체 장치.
  4. 제1항에 있어서, 상기 콘택 플러그의 실리콘 게르마늄은 에피택시얼 성장법을 통해 형성하는 것을 특징으로 하는 스택형 반도체 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 콘택 플러그와 접속하는 상기 단결정 실리콘막 패턴의 측면 부위에는 상기 트랜지스터들의 소오스/드레인 영역이 형성된 것을 특징으로 하는 스택형 반도체 장치.
  7. 제1항에 있어서, 상기 콘택 플러그는 상기 트랜지스터들에 포함된 적어도 하나의 게이트 전극과 접속하는 것을 특징으로 하는 스택형 반도체 장치.
  8. 제1항에 있어서, 상기 층간 절연막에 상기 단결정 실리콘막 패턴을 형성하기 위한 시드로 제공되는 에피택시얼막 패턴을 더 포함하는 것을 특징으로 하는 스택형 반도체 장치.
  9. 단결정 실리콘 기판 상에, 층간 절연막 및 단결정 실리콘막 패턴이 순차적으로 적층된 예비 박막 구조물을 형성하는 단계;
    상기 단결정 실리콘 기판 및 단결정 실리콘막 패턴에 트랜지스터들을 형성하는 단계;
    상기 층간 절연막을 식각하여, 예비 박막 구조물의 최상부로부터 상기 단결정 실리콘 기판 표면까지 연통하고 상기 단결정 실리콘막 패턴의 일부분을 노출시키는 콘택홀을 갖는 박막 구조물을 형성하는 단계;
    상기 콘택홀 내부를 완전히 채우면서 상기 박막 구조물 상에 결정질의 실리콘 게르마늄막을 형성하는 단계; 및
    상기 실리콘 게르마늄막을 평탄화하여 상기 단결정 실리콘 기판 및 상기 단결정 실리콘막 패턴과 전기적으로 접속하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 실리콘 게르마늄막은 400 내지 500℃의 온도 하에서 화학 기상 증착 공정을 통해 형성하는 것을 특징으로 하는 스택형 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 실리콘 게르마늄막은 0.1 내지 1 Torr의 압력하에서 형성하는 것을 특징으로 하는 스택형 반도체 장치 제조 방법.
  12. 제10항에 있어서, 상기 실리콘 게르마늄막을 형성하기 위한 증착 공정에서 실리콘 소오스 가스로 SiH4를 사용하고 게르마늄 소오스 가스로 GeH4를 사용하는 것을 특징으로 하는 스택형 반도체 장치 제조 방법.
  13. 제9항에 있어서, 상기 실리콘 게르마늄막을 형성하는 단계는 에피택시얼 성장법을 통해 달성되는 것을 특징으로 하는 스택형 반도체 장치 제조 방법.
  14. 제9항에 있어서, 상기 실리콘 게르마늄막을 형성할 시에 인시튜로 3족 또는 5족의 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치 제조 방법.
  15. 삭제
  16. 제9항에 있어서, 상기 콘택홀의 측벽에 상기 트랜지스터들에 포함되는 적어도 하나의 게이트 전극이 부분적으로 노출되는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  17. 제9항에 있어서, 상기 층간 절연막에 상기 단결정 실리콘막 패턴을 형성하기 위한 시드로 제공되는 에피택시얼막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  18. 단결정 실리콘 기판 상에 형성되고, 제1 불순물 영역 및 제1 게이트 전극을 포함하는 제1 도전형의 제1 트랜지스터들;
    상기 제1 불순물 영역 및 제1 게이트 전극의 일부를 동시에 노출시키는 제1 콘택홀을 갖는 제1 층간 절연막 패턴;
    상기 제1 층간 절연막 패턴 상에 형성되는 제1 단결정 실리콘막 패턴;
    상기 제1 단결정 실리콘막 패턴 상에 형성되고 제2 불순물 영역 및 제2 게이트 전극을 포함하는 제2 도전형의 제2 트랜지스터들;
    상기 제2 불순물 영역 및 제2 게이트 전극의 일부를 동시에 노출시키고 상기 제1 콘택홀과 연통하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴;
    상기 제2 층간 절연막 패턴 상에 형성되는 제2 단결정 실리콘막 패턴;
    상기 제2 단결정 실리콘막 패턴 상에 형성되고 제3 불순물 영역 및 제3 게이트 전극을 포함하는 제1 도전형의 제3 트랜지스터들;
    상기 제3 불순물 영역을 노출시키고 상기 제2 콘택홀과 연통하는 제3 콘택홀을 갖는 제2 층간 절연막 패턴; 및
    상기 제1 내지 제3 콘택홀 내부를 채우도록 형성되고, 결정질의 실리콘 게르마늄으로 이루어지는 콘택 플러그를 포함하는 것을 특징으로 하는 스택형 반도체 장치.
  19. 제18항에 있어서, 상기 콘택 플러그의 실리콘 게르마늄에는 3족 또는 5족의 불순물이 도핑된 것을 특징으로 하는 스택형 반도체 장치.
  20. 제19항에 있어서, 상기 콘택 플러그의 실리콘 게르마늄은 400 내지 550℃의 온도에서 화학 기상 증착법을 수행하여 형성하는 것을 특징으로 하는 스택형 반도체 장치.
  21. 단결정 실리콘 기판 상에, 제1 불순물 영역 및 제1 게이트 전극을 포함하는 제1 도전형의 제1 트랜지스터들을 형성하는 단계;
    상기 제1 트랜지스터들을 매립하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제1 단결정 실리콘막 패턴을 형성하는 단계;
    상기 제1 단결정 실리콘막 패턴 상에 제2 불순물 영역 및 제2 게이트 전극을 포함하는 제2 도전형의 제2 트랜지스터들을 형성하는 단계;
    상기 제2 트랜지스터들을 매립하는 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 패턴 상에 제2 단결정 실리콘막 패턴을 형성하는 단계;
    상기 제2 단결정 실리콘막 패턴 상에 제3 불순물 영역 및 제3 게이트 전극을 포함하는 제1 도전형의 제3 트랜지스터들을 형성하는 단계;
    상기 제3 트랜지스터들을 매립하는 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막, 제2 층간 절연막 및 제1 층간 절연막의 일부분을 순차적으로 식각함으로서, 상기 제3 불순물 영역, 제2 불순물 영역, 제2 게이트 전극, 제1 불순물 영역 및 제1 게이트 전극의 일부분을 동시에 노출시키는 콘택홀을 형성하는 단계;
    상기 제 콘택홀 내부를 완전히 채우면서 상기 제3 층간 절연막 패턴 상에 결정질의 실리콘 게르마늄막을 형성하는 단계; 및
    상기 실리콘 게르마늄막을 평탄화하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 실리콘 게르마늄막에 3족 또는 5족의 불순물이 도핑하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  23. 제21항에 있어서, 상기 실리콘 게르마늄막을 형성하는 단계는 400 내지 550℃의 온도에서 화학 기상 증착법에 의해 수행되는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
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