KR100364813B1 - 반도체 소자의 에피택셜층 형성 방법 - Google Patents

Abstract

본 발명은 도핑 농도가 높은 in-situ P-doped SEG를 확보하여 소자의 콘택 저항을 줄이기 위한 반도체 소자의 에피택셜층 형성 방법에 관한 것으로, 기판을 장치내로 로딩한 후 세정 가스를 유입시켜 기판 표면을 세정하는 제 1 단계와, 장치내로 SiH₄, Si₂H₆, SiH₂Cl₂, TCS의 어느 하나 또는 GeH₄를 사용한 증착 가스와 PH₃, POCl₄, BH₃, B₂H₆도핑 가스를 유입시키는 제 2 단계와, 그리고 장치내로 도핑 가스만을 유입시키는 제 3 단계를 포함하고 이루어져 원하는 도핑 농도만큼 상기 제 2, 3 단계를 반복하여 기판상에 도핑 가스에 의한 불순물이 함유된 에피택셜층을 형성하는 것을 특징으로 한다.

Description

반도체 소자의 에피택셜층 형성 방법{Method for Forming Epitaxial Layer of Semiconductor Device}

본 발명은 반도체 소자에 관한 것으로, 특히 도핑 농도가 높은 in-situ P-doped SEG(Selective Epitaxial Growth)를 확보하여 소자의 콘택 저항을 줄이기 위한 반도체 소자의 에피택셜층 형성 방법에 관한 것이다.

반도체 소자가 고집적화 되어감에 따라 콘택 영역에 폴리 실리콘을 형성하는대신 SEG방법으로 콘택 공정을 대신하고 있다.

상기 SEG방법은 UHV-SEG(Ultra High Vacuum-Selective Epitaxial Growth)와 RP-SEG(Reduced Pressure-Selective Epitaxial Growth)가 있다.

먼저, UHV-SEG는 베이스 압력이 1E-10Torr의 초진공 장치에서 Si₂H₆를 전구체(precursor)로 이용하여 선택성을 가지는 Si(또는 Ge)를 에피택셜 성장시키는 방법이다.

초진공(High Vacuum)하에서 이루어짐으로써 Si와 유전체간에 인큐베이션(Incubation) 타임을 극대화시키는 것을 이용한 방법이다.

즉, 일정 시간 동안에 Si전구체를 뿌려주면 인큐베이션 타임이 0인 Si기판에서는 고상 Si막이 형성되는 반면 인큐베이션 타임을 갖는 이종의 유전체에서는 Si막이 형성되지 않아 선택적인 Si 에피택셜 성장이 가능하도록 하는 방법이다.

하지만, 이 방법은 유전체의 인큐베이션 타임을 넘어서게 되면 선택성은 깨어지게 되어 원하는 두꺼운 막의 성장에는 성장 속도와 선택성에서 문제가 있는 방법이다.

그리고, RP-SEG는 20∼50Torr 정도의 공정 압력하에서 DCS/HCl/H₂를 유입시키면서 Si(또는 Ge)를 에피택셜 성장시키는 방법이다.

이 방법은 850∼900℃의 증착 온도의 열에너지에 의해 DCS(SiH₂Cl₂)가 SiCl₂와 H₂로 분해되면 SiCl₂는 고상의 Si와 기상(Gas phase)의 HCl로 디소업션(desorption)되어 고상의 Si막을 얻게 된다.

선택성은 HCl의 양에 의해 결정되어지고, 일정 조건하에서는 증착 시간이 길어져도 선택성을 가지고 제조 비용 측면에서 장점을 갖고 있다.

그러나 상기와 같은 종래 기술의 에피택셜층 형성 방법은 다음과 같은 문제가 있다.

먼저, UHV-SEG는 도핑농도가 3E19atom/㎤보다 작고, 제조 비용 측면에서 불리하다.

또한, 이방성 에피택셜 성장을 위해서 사용하는 장비의 진공도가 1.0E9∼1.0E10Torr정도의 고진공 상태를 유지하여야 하는데, 이는 장비 및 공정의 유지 관리 측면에서 일반적인 에피택셜 성장에 비하여 불리하다.

그리고, RP-SEG는 in-situ로 1E20atom/㎤ 레벨의 SEG증착은 증착 속도가 느려지며 선택성의 확보가 어렵고 카이네틱(kinetic) 및 열역학 측면에서 1E20 atom/㎤ 레벨의 확보가 어렵다.

따라서, 기존의 방법으로는 충분한 콘택 저항의 확보를 위한 1E20atom/㎤ 레벨의 에피택셜층의 확보는 불가능하다.

도핑농도가 커지면서 선택성 확보를 위한 HCl양도 증가되어야 하고, HCl양과 P의 영향으로 에피택셜층의 증착 속도는 느려진다.

SiGe 에피택셜층을 GeH₄와 Si전구체를 동시에 유입하여 형성하면 P의 고용도는 커지나, 이 물질은 반도체 공정에 사용되지 않아서 식각이나 소자적으로 검증되는 않아 위험성이 크다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 도핑 농도가 높은 in-situ P-doped SEG(Selective Epitaxial Growth)를 확보하여 소자의 콘택 저항을 줄이기 위한 반도체 소자의 에피택셜층 형성 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 본 발명에 따른 에피택셜층 형성 공정을 적용한 콘택 플러그 형성 방법을 나타낸 레이아웃도

도 2는 SIMS로 측정한 깊이에 따른 P 농도를 나타낸 그래프

도 3은 콘택 저항에 따른 확률을 나타낸 그래프

도면의 주요 부분에 대한 부호 설명

11 : 활성 영역 12 : 소자 격리 영역

13 : 게이트 라인 14 : 셀 플러그 산화막

15 : SEG층

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 에피택셜층 형성 방법은 기판을 장치내로 로딩한 후 세정 가스를 유입시켜 기판 표면을 세정하는 제 1 단계와, 장치내로 SiH₄, Si₂H₆, SiH₂Cl₂, TCS의 어느 하나 또는 GeH₄를 사용한 증착 가스와 PH₃, POCl₄, BH₃, B₂H₆의 어느 하나를 사용한 도핑 가스를 유입시키는 제 2 단계와, 그리고 장치내로 도핑 가스만을 유입시키는 제 3 단계를 포함하고 이루어져 원하는 도핑 농도만큼 상기 제 2, 3 단계를 반복하여 기판상에 도핑 가스에 의한 불순물이 함유된 에피택셜층을 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 반도체 소자의 에피택셜층 형성 방법을 상세히 설명하면 다음과 같다.

도 1a 내지 도 1d는 본 발명에 따른 에피택셜층 형성 방법을 적용한 콘택 플러그 형성 방법을 나타낸 레이아웃도(Layout)이다.

먼저, 도 1a에서와 같이, 반도체 기판을 소자 격리 영역(12)에 STI(Shallow Trench Isolation) 공정으로 소자 격리층을 형성한다.

소자 격리층은 소자 격리 영역(12)을 일정 깊이 식각하여 트렌치를 형성하고전면에 CVD 공정으로 산화막을 증착한 후 CMP 공정으로 평탄화시켜 형성한다.

이어, 도 1b에서와 같이, 전면에 게이트 산화막을 형성한 후 상기 게이트 산화막상에 게이트 형성용 물질층을 증착한다.

그리고 상기 게이트 형성용 물질층상에 게이트 캡핑 물질층을 형성한다.

이어, 활성 영역(11)을 단축 방향으로 가로지르는 게이트 라인(13)을 형성한다. 게이트 라인(13)의 양측면에는 게이트 측벽이 형성되고 양측 활성 영역에는 소오스/드레인(도면에 표시되지 않음)을 위한 불순물 이온 주입이 이루어진다.

도 1c에서와 같이, SEG층의 과도한 측면 확산에 의해 액티브 영역간의 쇼트 발생을 억제하기 위하여 셀 플러그 산화막(14)을 형성한다.

이어, 도 1d에서와 같이, 고농도로 도핑된 SEG층(15)을 형성한다.

고농도로 도핑된(Highly doped) SEG층(15) 형성 방법은 먼저, RP-SEG 챔버내에서 F 또는 H₂O₂, HCl를 사용하여 세정을 한 후 H₂분위기에서 공정 온도를 600∼900℃까지 올린다.

이 때, 세정을 한 후, 다시 H₂분위기에서 기판 표면에 잔존하는 산소를 제거한다.

그리고, DCS/HCl/PH₃/H₂를 유입하여 SEG층(도면에 표시되지 않음)을 형성한다.

여기서, Si나 Ge 또는 이들의 혼합된 SEG층을 형성하기 위해서는 증착 가스인 SiH₄, Si₂H₆, SiH₂Cl₂, TCS의 어느 하나 또는 GeH₄를 사용하여 형성하고, SEG층을선택적으로 형성하기 위해서는 상기의 가스와 함께 식각 역할을 하는 HCl 또는 Cl₂를 사용하여 공정을 진행한다.

상기 SEG층을 형성한 후에 동일한 공정 온도에서 도핑가스인 PH₃을 유입한다.

상기 도핑가스인 PH₃대신에 POCl₄, BH₃, B₂H₆의 어느 하나를 사용할 수 있다.

다시 타겟이 되는 두께만큼 DCS/HCl/PH₃/H₂를 유입시켜 고농도로 도핑된 SEG층(15)을 형성하고, 원하는 도핑 농도만큼 상기의 단계들을 반복한다.

상기의 단계들이 반복됨으로서 추가적으로 P활성화 열처리는 필요없다.

도 2는 SIMS(Secondary Ion Mass Spectroscopy)로 측정한 깊이에 따른 P 농도를 나타낸 그래프로 일반적인 SEG층(21)와 본 발명에 따른 SEG층(22)을 비교하여 나타낸다.

일반적인 SEG층(21)보다 특정 깊이에서는 본 발명에 따른 SEG층(22)이 고농도로 도핑되었음을 알 수 있다.

도 3은 콘택 저항에 따른 확률을 나타낸 그래프로서, 일반적인 SEG층의 콘택저항(31)보다 본 발명에 따른 SEG층의 콘택 저항(32)이 현저히 줄어들었음을 볼 수 있다.

그리고, 본 발명에 따른 다른 실시예에 따르면, 64M-비트 DRAM 이상의 양산 공정 중에 사용되는 캐패시터 공정에 이용되는 HSG(Hemi Spherical Grain)공정에서 HSG를 형성하기 위해서는 저농도로 도핑된 Si이 필요하다.

저농도 도핑된 Si노드에 HSG를 형성하고 나면 캐패시터의 하부 전극으로 사용되기에는 농도가 낮기 때문에 외부의 장치를 이용하여 700∼900℃에서 PH₃가스유입을 통한 P 도핑 방법을 사용하고 있다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 에피택셜층 형성 방법은 다음과 같은 효과가 있다.

첫째, DRAM의 콘택 영역에 고농도로 도핑된 에피택셜층을 형성함과 동시에 활성화 열처리를 할 수 있어 공정을 단순화하는 효과가 있다.

특히, 별도의 이온 주입 장치, 세정 장치, 추가 열처리 장치의 도입을 필요로 하지 않음으로 제조 원가 측면에서 유리하다.

둘째, 콘택 영역에서 고농도로 도핑된 에피택셜층이 형성됨으로서 콘택 저항이 감소되는 효과가 있다.

Claims (5)

1. 기판을 장치내로 로딩한 후 세정 가스를 유입시켜 기판 표면을 세정하는 제 1 단계;

   장치내로 SiH₄, Si₂H₆, SiH₂Cl₂, TCS의 어느 하나 또는 GeH₄를 사용한 증착 가스와 PH₃, POCl₄, BH₃, B₂H₆의 어느 하나를 사용한 도핑 가스를 유입시키는 제 2 단계; 그리고

   장치내로 도핑 가스만을 유입시키는 제 3 단계를 포함하고 이루어져 원하는 도핑농도 만큼 상기 제 2, 3 단계를 반복하여 기판상에 도핑 가스에 의한 불순물이 함유된 에피택셜층을 형성하는 것을 특징으로 하는 반도체 소자의 에피택셜층 형성 방법.
2. 삭제
3. 제 1항에 있어서, 증착 가스를 유입시키는 것과 동시에 HCl 또는 Cl₂를 동시에 유입시키는 것을 특징으로 하는 반도체 소자의 에피택셜층 형성 방법.
4. 삭제
5. 제 1항에 있어서, 기판을 세정하는 단계에서 H₂O₂또는 HCl을 사용하여 1차로 세정한 후에 H₂분위기에서 2차로 다시 세정을 하는 것을 특징으로 하는 반도체 소자의 에피택셜층 형성 방법.