KR20010064119A - 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법 - Google Patents

선택적 에피택셜 성장법을 적용한 반도체소자 제조방법 Download PDF

Info

Publication number
KR20010064119A
KR20010064119A KR1019990062252A KR19990062252A KR20010064119A KR 20010064119 A KR20010064119 A KR 20010064119A KR 1019990062252 A KR1019990062252 A KR 1019990062252A KR 19990062252 A KR19990062252 A KR 19990062252A KR 20010064119 A KR20010064119 A KR 20010064119A
Authority
KR
South Korea
Prior art keywords
epitaxial silicon
film
germanium
epitaxial
silicon film
Prior art date
Application number
KR1019990062252A
Other languages
English (en)
Inventor
한승호
이정호
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990062252A priority Critical patent/KR20010064119A/ko
Publication of KR20010064119A publication Critical patent/KR20010064119A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 SEG의 접촉저항 및 전기전도도를 개선할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 그 측벽과 상부가 절연된 게이트를 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 제1에피택셜 실리콘막을 성장시키는 제2 단계; 상기 제1에피택셜 실리콘막 상부에 선택적으로 에피택셜 실리콘게르마늄막을 형성하는 제3 단계; 상기 에피택셜 실리콘게르마늄막의 상부에 선택적으로 제2에피택셜 실리콘막을 형성하는 제4 단계; 및 상기 제1에피택셜 실리콘막, 상기 에피택셜 실리콘게르마늄막 및 상기 제2에피택셜 실리콘막에 이온주입을 실시하는 제5 단계를 포함하여 이루어진다.

Description

선택적 에피택셜 성장법을 적용한 반도체소자 제조방법{A method for forming of semiconductor device using to Selective Epitaxial Growth}
본 발명은 고집적 반도체소자의 제조방법에 관한 것으로, 선택적 에피택셜 성장법(Selective Epitaxial Growth, 이하 SEG라 약칭함)을 적용한 반도체소자 제조방법에 관한 것이다.
반도체 소자의 특성을 개선하기 위한 여러가지 방법 중 하나로서, 모스 트랜지스터에 있어서는 얕은 소오스/드레인 접합이 요구되고 있다. 그런데, 소오스/드레인 접합이 얕아지면서 접합 저항이 증가하는 문제가 대두되었으며, 이를 해결하기 위한 구조로서 SEG를 적용한 엘리베이티드 소오스/드레인 구조가 제시되고 있다
한편, 반도체소자가 고집적화되어 패턴이 미세화됨에 따라 각 층간의 오버랩 마진이 작아지고 있다. 서로 다른 층의 도전막을 서로 연결하여 주기 위한 콘택의 경우, 하부 도전막과 콘택 사이의 충분한 오버랩 마진을 확보하기 위해 자기정렬콘택(self align contact, 이하 SAC이라 약칭함) 기술을 적용하고 있다. 그런데, SAC 공정은 오버랩 마진을 확보할 수는 있으나, 집적도 향상에 따르는 단차비(aspect ratio)의 증가에 의한 SAC 식각의 마진부족 및 SAC 식각 과정에서의 기판의 손실 등의 문제점을 가지고 있다. 이 문제점들을 해결하기 위한 하나의 방법으로, 최근에는 SAC 식각 이전에 식각 해당부위에 SEG(Silicon Epitaxtial Groth)를 이용한 에피택셜 실리콘막을 증착하는 방법이 사용하고 있다. 또한, 그 적용범위를 확대하여 일반적인 콘택 플러그로 사용되었던 도핑된 폴리실리콘막 대신에 에피택셜 실리콘막으로 대체하려는 시도도 병행되고 있다.
종래의 SEG를 적용한 SAC 패드 형성 시, 접촉저항의 감소를 목적으로 에피택셜 실리콘막을 도핑(doping)시켜 사용하는데, 이를 위해서는 이온주입법을 사용하거나 에피택셜 실리콘막 성장 중에 도핑가스를 함께 흘려주는 인-시츄(IN-SITU) 도핑방법을 사용하고 있다.
그러나, 증착 대상이 실리콘이므로 실리콘의 기본물성에 의한 접촉저항, 전기전도도 등에 제한이 있으며, 고집적화에 따른 접촉면적의 감소에 의하여 접촉부에서의 저항 증가가 큰 문제점으로 대두되고 있다. 또한, 공정의 단순화를 위하여 최근에는 인-시츄 도핑방법에 대한 선호 경향이 뚜렷하나, 일반적으로 사용되는 도펀트인 인(P)과 붕소(B)의 실리콘 내 최대 도핑농도는 각각 8 ×1018atoms/㎤, 2 ×1019atoms/㎤ 정도로 다소 도핑농도가 낮은 문제점이 있다.
본 발명은 SEG의 접촉저항 및 전기전도도를 개선할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다.
도1은 본 발명의 일 실시예에 따른 SEG를 적용한 SAC플러그 형성방법을 도시한 도면.
도2는 에피택셜 실리콘게르마늄막의 성장두께에 따른 게르마늄의 함량증가를 도시한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명
10 : 실리콘 기판 11 : 폴리실리콘막
12 : 게이트 전극용 전도막 13 : 마스크 산화막
14 : 측벽 스페이서 15 : 제1에피택셜 실리콘막
16 : 에피택셜 실리콘게르마늄막 17 : 제2에피택셜 실리콘막
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 그 측벽과 상부가 절연된 게이트를 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 제1에피택셜 실리콘막을 성장시키는 제2 단계; 상기 제1에피택셜 실리콘막 상부에 선택적으로 에피택셜 실리콘게르마늄막을 형성하는 제3 단계; 상기 에피택셜 실리콘게르마늄막의 상부에 선택적으로 제2에피택셜 실리콘막을형성하는 제4 단계; 및 상기 제1에피택셜 실리콘막, 상기 에피택셜 실리콘게르마늄막 및 상기 제2에피택셜 실리콘막에 이온주입을 실시하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도1은 본 발명의 일 실시예에 따른 SEG를 적용한 SAC플러그 형성방법을 도시한 것으로, 이하 이를 참조하여 설명한다.
도1에 도시된 바와 같이 우선, 실리콘 기판(10)에 폴리 실리콘막(11), 게이트 전극용 전도막(12) 및 마스크 산화막(13)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다.
다음으로, 게이트 측벽에 산화막을 사용하여 측벽 스페이서(14)를 형성한다.
이때, 산화막 대신에 질화막을 사용하여 측벽 스페이서를 형성할 수 있다.
이어서, 세정공정을 실시하여 게이트가 형성된 실리콘 기판(10)의 노출부의 탄화 수소막과 자연산화막을 익스-시츄(EX-SITU)로 제거한다. 이때, 세정 공정은 H2SO4- H2O2혼합용액(piranha) 세정을 거친 후 HF 세정으로 잔류 산화막이나 자연 산화막을 제거하게 되는데, 유기탄화수소막은 제거할 수가 없게 된다. 따라서, RCA세정, UV 오존 세정, H2SO4- H2O2혼합용액(piranha) 세정, SC1 세정 등을 선별, 혼합하여 실시할 수 있다.
이어서, 실리콘 기판(10)을 반응기(reactor)에 장입하고 인-시츄로 수소 베이크를 실시한다. 이는 익스-시츄 세정 후 시간지연 없이 반응기에 장입이 되더라도 SEG가 이루어질 실리콘 기판(10) 표면이 공기 중에 노출됨에 따라, 두께의 차이는 있으나 자연 산화막이 형성되는 것은 불가피하기 때문에 형성된 자연 산화막을 제거하기 위함이다. 여기서, 수소 베이크의 조건은 850∼900℃의 온도조건과 30torr정도 이하의 압력조건을 구비하고, 50slm정도의 유량을 가진 수소(hydrogen) 분위기에서 60초 정도 인-시츄(IN-SITU)로 베이크(bake)를 실시하여 자연산화막 형성을 방지한다.
다음으로, 노출된 실리콘 기판(10)의 노출된 부위에 제1에피택셜 실리콘막(15)을 저압화학기상증착(LPCVD)법으로 50Å 내지 100Å정도의 두께로 증착시킨다. 이는 후공정인 에피택셜 실리콘게르마늄막을 실리콘 기판(10)에 직접 성장시킬 경우에 발생할 수 있는 두 재료간 격자의 부정합에 의한 영향을 제거하기 위함이다. 이때, 증착 시 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 HCl의 혼합 가스를 사용하며, DCS/HCl의 유량비는 1.5 ~ 3, 유량은 5∼50sccm, 증착 압력은 5∼40torr 정도로 설정한다. 또한, 증착온도로는 800 ~ 900℃이며, 성장시간은 10 ~ 30초 정도의 조건에서 성장시킨다.
다음으로, 제1에피택셜 실리콘막(15)의 상부에 SEG방법으로 에피택셜 실리콘게르마늄막(16)을 500Å 내지 1000Å정도 증착한다. 여기서, 에피택셜 실리콘게르마늄막(16)의 형성방법에 대해 구체적으로 살펴보면, 에피택셜 실리콘층을 성장시키면서 에피택셜 실리콘층 내부에 게르마늄 농도구배를 형성시키게 되는데, 이를 위해서 안정적인 실리콘 게르마늄막(16)의 성장온도인 600 ~ 750℃로 온도를 감소시킴과 동시에 게르마늄(GeH4) 유량을 연속적으로 증가시킨다. 전체 에피택셜 실리콘게르마늄막(16)의 증착시간은 60 ~ 180초 정도로 하고, 목표두께에 따라 증착시간 및 하강속도를 결정한다. 이때, 에피택셜 실리콘게르마늄막(16)의 최상부, 즉 최대 게르마늄 함량이 최대인 곳은 20 ~ 30％의 게르마늄이 함유되도록 한다.
도2는 상기 에피택셜 실리콘게르마늄막(16)의 성장두께에 따른 게르마늄의 함량증가를 도시한 도면이다. 도시된 바와 같이 에피택셜 실리콘게르마늄막(16)의 표면 부위에서 게르마늄의 함량이 최대가 됨을 알 수 있다.
이와 같은 방법으로 목표두께의 에피택셜 실리콘게르마늄막(16)의 성장이 완료되면, 후공정인 제2에피택셜실리콘막(17)의 성장을 위한 온도인 800 ~ 900℃까지 상승시키는 동안에는 수소만을 흘려준다.
다음으로, 에피택셜 실리콘게르마늄막(16)의 상부에 제2에피택셜 실리콘막(17)을 50Å 내지 100Å정도 증착시킨다. 이때의 증착조건은 상기 제1에피택셜 실리콘막(15)의 조건과 동일하게 설정한다.
다음으로, 제2에피택셜 실리콘막(17), 에피택셜 실리콘게르마늄막(16) 및 제1에피택셜 실리콘막(15)의 적층구조로 형성된 SAC플러그에 도핑을 실시한다. 이때의 도핑방법으로는, 직접적으로 이온주입을 하여 도핑을 할 수가 있고, 제2에피택셜 실리콘막(17), 에피택셜 실리콘게르마늄막(16) 및 제1에피택셜 실리콘막(15) 각각을 형성할 때, 다이보레인(Diborane) 또는 포스핀(Phosphine)등의 도핑가스를흘려주어 도핑을 할 수도 있다.
이렇듯, 본 발명은 성장된 에피택셜 실리콘층 내에 게르마늄 농도구배를 형성하여 전자의 이동도를 증가시킴으로써, 소자의 전력 소비량을 감소시킬 수 있다. 또한, 게르마늄 농도구배 형성을 위하여 에피택셜 실리콘층 성장 후 에피택셜 실리콘게르마늄 성장을 위한 별도의 추가 단계 없이 온도를 낮추어줌과 동시에 GeH4가스를 증가시켜 GeH4가스 함량 증가와 더불어 온도하강에 의한 게르마늄 함량 증가효과를 동시에 얻음으로써, 급격한 농도구배를 형성할 수가 있다.
또한, 종래의 에피택셜 실리콘층에의 도핑 시에는 최대 도핑농도가 P이온 및 B이온 도핑 시 각각 8 ×1018atoms/㎤, 2 ×1019atoms/㎤정도인 반면, 본 발명의 에피택셜 게르마늄실리콘층의 도핑농도는 각각 1020atoms/㎤, 1021atoms/㎤ 이상으로 상승시킬 수가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 SEG의 접촉저항과 전기저항을 감소시켜 전자의 이동도를 증가시키는 효과 및 소자의 전력소비량을 감소시킬 수 있는 효과가 있다.

Claims (6)

  1. 실리콘 기판 상에 그 측벽과 상부가 절연된 게이트를 형성하는 제1 단계;
    상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 제1에피택셜 실리콘막을 성장시키는 제2 단계;
    상기 제1에피택셜 실리콘막 상부에 선택적으로 에피택셜 실리콘게르마늄막을 형성하는 제3 단계;
    상기 에피택셜 실리콘게르마늄막의 상부에 선택적으로 제2에피택셜 실리콘막을 형성하는 제4 단계; 및
    상기 제1에피택셜 실리콘막, 상기 에피택셜 실리콘게르마늄막 및 상기 제2에피택셜 실리콘막에 이온주입을 실시하는 제5 단계
    를 포함하여 이루어지는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제2 단계 수행 후,
    상기 실리콘 기판을 세정하는 제6단계; 및
    수소 베이크를 실시하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1에피택셜 실리콘막 및 제2에피택셜 실리콘막의 두께는 50 ~ 100Å이고, 상기 에피택셜 실리콘게르마늄막의 두께는 500 ~ 1000Å인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1에피택셜 실리콘막 및 제2에피택셜 실리콘막은 저압화학기상증착법으로 형성하되, 증착 시 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 HCl의 혼합 가스를 사용하고, DCS/HCl의 유량비는 1.5 ~ 3, 유량은 5∼50sccm, 증착 압력은 5∼40torr로 설정하며, 800 ~ 900℃의 온도에서 10 ~ 30초 동안 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 에피택셜 실리콘게르마늄막은 저압화학기상증착법으로 형성하되, 에피택셜 실리콘막을 형성시키면서 온도를 600 ~ 750℃로 감소시킴과 동시에 게르마늄 유량을 연속적으로 증가시켜 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 에피택셜 실리콘게르마늄막의 형성은,
    두께가 증가하면서 게르마늄 함량을 증가시켜, 표면에 게르마늄이 20 ~ 30% 함유되는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1019990062252A 1999-12-24 1999-12-24 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법 KR20010064119A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990062252A KR20010064119A (ko) 1999-12-24 1999-12-24 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990062252A KR20010064119A (ko) 1999-12-24 1999-12-24 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법

Publications (1)

Publication Number Publication Date
KR20010064119A true KR20010064119A (ko) 2001-07-09

Family

ID=19629802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990062252A KR20010064119A (ko) 1999-12-24 1999-12-24 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR20010064119A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583146B1 (ko) * 1999-12-28 2006-05-24 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법
KR100604667B1 (ko) * 2005-06-08 2006-07-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100832701B1 (ko) * 2002-12-28 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7816735B2 (en) 2006-10-13 2010-10-19 Samsung Electronics Co., Ltd. Integrated circuit devices including a transcription-preventing pattern

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583146B1 (ko) * 1999-12-28 2006-05-24 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법
KR100832701B1 (ko) * 2002-12-28 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100604667B1 (ko) * 2005-06-08 2006-07-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7816735B2 (en) 2006-10-13 2010-10-19 Samsung Electronics Co., Ltd. Integrated circuit devices including a transcription-preventing pattern

Similar Documents

Publication Publication Date Title
TWI816685B (zh) 半導體裝置及其製造方法
US9287399B2 (en) Faceted intrinsic epitaxial buffer layer for reducing short channel effects while maximizing channel stress levels
JP5287621B2 (ja) 半導体装置
KR20020003625A (ko) 금속 게이트 모스팻 소자의 제조방법
KR20120038195A (ko) 반도체 소자 및 이의 제조 방법
US6812073B2 (en) Source drain and extension dopant concentration
KR100637101B1 (ko) 에피택셜 스택과 금속층의 이중 구조로 된 콘택플러그를구비하는 반도체소자 및 그의 제조 방법
KR100430404B1 (ko) 구조 선택적 에피택시얼 성장 기술 및 선택적 실리콘 식각기술을 사용한 단결정 실리콘 패턴 형성 방법
KR20020083770A (ko) 반도체 소자의 콘택 플러그 형성방법
US20120299121A1 (en) Source/Drain Formation and Structure
KR20030029400A (ko) 반도체소자의 플러그 형성방법
KR100529395B1 (ko) 이중 에피층 콘택 플러그 구조를 구비하는 반도체 소자 및그 제조 방법
KR100451504B1 (ko) 반도체소자의 플러그 형성방법
KR100517328B1 (ko) 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR20010064119A (ko) 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법
KR100524802B1 (ko) 이중 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR100440078B1 (ko) 반도체소자의 제조방법
KR100583146B1 (ko) 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법
US7704843B2 (en) Method of manufacturing a semiconductor device
KR100955924B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR101204709B1 (ko) 반도체 소자의 제조 방법
KR100494127B1 (ko) 반도체소자의 플러그 형성방법
KR100733428B1 (ko) 반도체 소자의 콘택 제조 방법
KR100716653B1 (ko) 고상에피택시 방법을 이용한 반도체소자의 콘택 형성 방법
KR20050067556A (ko) 콘택을 포함하는 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination