KR100529395B1 - 이중 에피층 콘택 플러그 구조를 구비하는 반도체 소자 및그 제조 방법 - Google Patents

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Abstract

본 발명은 노출된 실리콘층 상에 선택적 에피 성장법으로 에피층을 형성하는 과정에서 에피층의 측면 과도성장을 효과적으로 억제할 수 있는 콘택플러그를 구비하는 반도체 소자 및 그 제조 방법에 관한 것으로, LPCVD 장치를 이용한 선택적 에피 성장 공정으로 SiGe 에피층 및 Si 에피층을 차례로 형성하여 Si 에피층만을 형성하는 경우 발생하는 측면 과도 성장을 효과적으로 억제하는데 특징이 있다. 즉, 본 발명은 Ge의 농도 조절을 통해 종래 Si 에피층 형성을 위한 선택적 에피 성장 온도에서 SiGe의 이동을 유도하고, SiGe의 내부 응력 및 SiGe 에피층과 Si 에피층간의 격자부정합(lattice mismatch) 특성을 이용하여 측면 과도 성장을 억제하고, 수소 열처리를 통하여 에피층의 표면 요철 상태를 개선한다

Description

이중 에피층 콘택 플러그 구조를 구비하는 반도체 소자 및 그 제조 방법{Semiconductor device having contact plug formed of dual epitaxial layer and method for fabricating the same}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 선택적 에피 성장(selective epitaxial growth)법으로 형성된 콘택플러그를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
종래 자기정렬콘택(self align contact) 방법은 플러그(plug)를 이용하지 않기 때문에 공정을 단순화시킬 수 있다. 그러나, 집적도 향상에 따른 단차의 증가로 자기정렬콘택 공정 여유도가 부족해지고, 식각과정에서 기판이 손상되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 식각공정을 실시하기 전에 선택적 에피 성장 공정을 먼저 실시하여 플러그를 이룰 에피층을 형성하는 방법에 대한 연구가 진행되고 있다. 한편, 선택적 에피 성장공정을 이용한 콘택플러그 형성 방법을 자기정렬콘택 형성 공정 뿐만 아니라 범용의 콘택 형성 공정에 적용하려는 시도 또한 병행되고 있다.
종래 콘택플러그 형성 공정은 자기정렬콘택 식각 공정 이전 또는 이후에 선택적 에피 성장법을 이용하여 약 1000 Å 두께의 에피층을 형성하는 과정으로 이루어진다. 어느 경우에서나 접촉저항 감소를 위하여 에피층을 도핑시켜야 하며, 도핑 방법으로는 이온주입법을 이용하거나 선택적 에피층 성장 과정 중에 도핑가스를 함께 흘려주는 인시튜(in-situ) 도핑 방법을 사용한다.
전술한 바와 같은 선택적 에피 성장 방법을 이용한 콘택 플러그 형성 공정은 각각의 문제점을 가지고 있다.
먼저, 자기정렬콘택 식각 공정 이전에 선택적 에피층을 형성하는 방법은 측면 과도성장(lateral overgrowth)에 의해 에피층의 성장 두께에 대한 제한을 받는다. 즉, 도1에 도시한 바와 같이 게이트 산화막(12) 상에 폴리실리콘막(13)과 금속막(14)으로 이루어지는 워드라인과 절연막 스페이서(15)를 형성한 후 노출된 실리콘 기판(10) 상에 선택적 에피 성장법으로 Si 에피층(16)을 형성할 때 일정 두께의 Si 에피층(16) 성장 이후에는 측면 과도성장이 함께 진행되고 이에 따라 필드산화막(11)까지 에피층(16)으로 덮여 단락(short)(A)이 일어나는 문제가 발생한다. 예를 들어, 종래 LPCVD(low pressure chemical vapor deposition) 방법을 이용한 선택적 에피층 성장 공정에서는 Si 에피층(16)을 통상적인 워드라인(게이트 전극)의 높이(약 3000 Å)까지 성장시키지 못하고 측면 과도성장을 고려하여 Si 에피층(16)의 두께를 약 1000 Å로 제한하여야 한다.
Si 에피층(15) 두께 제한의 문제점을 해결하기 위하여 UHVCVD(ultra high vacuum chemical vapor deposition) 장치를 이용한 선택적 에피층 성장 방법에 대한 연구가 활발히 진행되고 있으나, UHVCVD 장치는 LPCVD 장치에 비하여 가격 및 설치 공간 면적에서 뚜렷한 약점을 가지고 있다. 또한, 극고진공 유지를 위한 철저한 관리 및 이에 따른 추가 비용이 요구되어, 기술개발이 성공적으로 이루어지더라도 잦은 수리 등으로 인하여 양산에 적용될 가능성이 매우 희박하다.
한편, 자기정렬콘택 식각 공정 이후에 선택적 에피층을 형성하는 방법은 전술한 자기정렬콘택 식각 공정의 문제점이 해결되지 않고 그대로 남으며 성공적으로 공정이 진행되더라도, 비교적 간단한 공정인 다결정 실리콘 증착을 대신하여 수율이 낮은 선택적 에피층 성장 공정을 실시하는 형태로서 생산단가를 상승시키는 요인으로 작용한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 노출된 실리콘층 상에 선택적 에피 성장법으로 에피층을 형성하는 과정에서 에피층의 측면 과도성장을 효과적으로 억제할 수 있는 콘택플러그를 구비하는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
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상기 목적을 달성하기 위한 본 발명은, 필드산화막 형성이 완료된 실리콘 기판 상에 워드라인을 형성하는 단계; 상기 워드라인 상부 및 측벽에 각각 절연막 패턴 및 절연막 스페이서를 형성하는 단계; 및 선택적 에피 성장법으로 상기 절연막 스페이서 사이에 노출된 상기 실리콘 기판 상에 SiGe 에피층을 형성하는 단계; 및 선택적 에피 성장법으로 상기 SiGe 에피층 상에 Si 에피층을 형성하여, 상기 SiGe 에피층 및 상기 Si 에피층으로 이루어지는 콘택플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 LPCVD 장치를 이용한 선택적 에피 성장 공정으로 SiGe 에피층 및 Si 에피층을 차례로 형성하여, Si 에피층만을 형성하는 경우 발생하는 측면 과도 성장을 효과적으로 억제하는데 특징이 있다.
본 발명은 Ge의 농도 조절을 통해 종래 Si 에피층 형성을 위한 선택적 에피 성장 온도에서 SiGe의 이동(migration)을 유도하고, SiGe의 내부 응력 및 SiGe 에피층과 Si 에피층간의 격자부정합(lattice mismatch) 특성을 이용하여 측면 과도 성장을 억제하고, 수소 열처리를 통하여 에피층의 표면 요철 상태(topology)를 개선한다.
이하, 첨부된 도면 도2a 내지 도2c를 참조하여 본 발명의 실시예에 따른 선택적 에피층 성장 방법을 이용한 콘택 플러그 형성 방법을 설명한다.
먼저 도2a에 도시한 바와 같이 LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation) 공정을 통하여 필드산화막(21) 등과 같은 소자분리막 형성이 완료된 실리콘 기판(20) 상에 30 Å 내지 100 Å 두께의 게이트 산화막(22)을 형성하고, 폴리실리콘막과 텅스텐 또는 텅스텐 실리사이드로 이루어지는 워드라인(23)을 형성한 다음, 워드라인 상부 및 측벽에 각각 질화막 하드마스크 질화막(24) 및 절연막 스페이서(25)를 형성한다.
이때, 워드라인 측벽에 형성되는 절연막 스페이서(25)는 워드라인 형성이 완료된 실리콘 기판(20) 상에 100 Å 내지 500 Å 두께의 질화막을 형성하고 전면식각하여 형성한다.
이어서, 노출된 실리콘 기판(20) 상에 잔존하는 탄화수소막과 산화막 등을 제거하기 위하여 챔버 외부에서 H2O4와 H2O2의 혼합용액을 이용한 피란야(piranha) 세정 및 NH4OH, H2O2와 H2O의 혼합용액을 이용한 SC-1 세정을 실시하고 HF 용액에 담그어 처리한다. 이러한 세정 과정에서 이전 공정의 결과물인 잔류산화막이나 자연산화막 등이 제거된다. HF 용액 처리만으로는 유기탄화수소막을 제거할 수 없기 때문에 피란야 세정과 SC-1 세정을 실시하는 것이다. 한편, HF 용액 처리는 필드산화막의 손실을 최소화하기 위하여 30 초 내지 80 초 동안 실시한다.
다음으로, 세정이 완료된 실리콘 기판(20)을 반응기(reactor)에 인입한다. 전술한 세정 공정이 완료된 실리콘 기판(20)이 시간 지연 없이 반응기로 인입되더라도 선택적 에피 성장이 이루어질 실리콘 기판(20) 표면이 공기중에 노출되는 것은 불가피하여 불균일한 두께의 자연산화막이 형성된다. 또한, 장비 내에 인입된 후 위치 고정 등의 조작(handling) 과정에서도 자연산화막이 형성될 수 있다. 따라서, 실리콘 기판(20)을 반응기에 인입한 후에는 수소 분위기에서 베이크(bake) 공정을 실시하여 자연산화막을 제거한다. 이때, 수소 베이크는 825 ℃ 내지 900 ℃ 온도, 최대 30 torr의 압력 조건에서 50 slm의 유량으로 H2를 흘리면서 60초 정도 실시한다.
이어서 LPCVD 장치를 이용한 선택적 에피 성장 공정을 실시하여 도2a에 도시한 바와 같이 노출된 실리콘 기판(20) 표면에 SiGe 에피층(26)을 형성한다. 이때, 실리콘 에피층 형성 온도보다 상대적으로 낮은 온도에서 SiGe의 이동을 유도할 수 있도록 조성 및 온도 조건을 선정하여야 한다. SiGe 에피층 내에 Ge의 농도가 높을수록 이동을 발생시킬 수 있는 온도는 낮아지는 특징을 보인다. 따라서, 원하는 이동 정도, 전기적 성질, 열처리 조건 균형(thermal budget)을 고려하여 Ge 농도 및 공정 온도를 결정한다. 본 발명의 실시예에서는 최대 850 ℃ 온도에서 50 sccm 내지 300 sccm의 SiH2Cl2, 100 sccm 내지 200 sccm의 HCl 가스 및 100 sccm 내지 500 sccm의 GeH4를 유입하여 1000 Å 내지 2000 Å 두께의 SiGe 에피층(26)을 형성한다.
계속하여 선택적 에피 성장 방법을 이용하여 SiGe 에피층(26) 상에 Si 에피층(27)을 인시튜로 형성한다. 본 발명의 실시예에서는 800 ℃ 내지 900 ℃ 온도에서 50 sccm 내지 300 sccm의 SiH2Cl2 및 100 sccm 내지 200 sccm의 HCl 가스를 유입하여 워드라인 높이의 두께를 갖는 Si 에피층(27)을 형성한다.
이때, Si 에피층(27)의 두께/측면 과도성장 길이로 정의되는 종횡비(aspect ratio)가 작은 경우에는 1회의 Si 에피층(27) 성장으로 완료하고, 종횡비가 클 경우에는 Si 에피층 형성과 30초 이하의 수소 베이크를 반복적으로 실시한다. 수소 베이크 효과는 공정시간에 비례하나, 본 발명의 실시예에서는 30초 이하로도 충분한 효과를 갖는다. 한편, Si 에피층(27) 형성 전에 800 ℃ 내지 900 ℃ 온도에서 수소 베이크를 실시하여 SiGe 에피층(26) 표면을 처리하여 SiGe의 이동 효과를 강화시킨다.
다음으로 Si 에피층(27) 및 SiGe 에피층(26)을 도핑한다. 이때, 후속 금속 콘택 공정시 금속이 콘택되는 부위의 저항을 낮추기 위해 즉, 오믹 콘택(ohmic contact) 형성을 목적으로 에피층 상부에 이온주입 방법으로 추가 도핑을 실시할 수도 있다.
예를 들어 워드라인 양단의 실리콘 기판(20) 내에 형성된 소오스, 드레인(도시하지 않음)의 도전형이 p인 경우 Si 에피층(27) 및 SiGe 에피층(26)에는 B 또는 BF2 중 적어도 어느 하나를 이온주입한다. 즉, 각각 2 ×1015/㎠ 내지 1 ×1016/㎠ 도우즈의 B 또는 BF2를 이온주입하며 B는 20 KeV 내지 50 KeV의 에너지, BF2는 100 KeV 내지 250 KeV의 에너지로 이온주입한다. 그리고, 오믹 콘택 형성을 위해서 역시 B, BF2 또는 이들의 혼합을 이온주입하며 B 또는 BF2 각각의 도우즈는 1 ×1015/㎠ 내지 5 ×1015㎠가 되도록 하고, B는 1 KeV 내지 5 KeV의 에너지, BF2는 5 KeV 내지 20 KeV의 에너지로 이온주입한다.
한편, 소오스, 드레인이 n형으로 도핑된 경우 Si 에피층(27) 및 SiGe 에피층(26)에는 As 또는 P 중 적어도 어느 하나를 이온주입한다. 이때, As 또는 P는 각각 2 ×1015/㎠ 내지 1 ×1016/㎠의 도우즈로 이온주입하고, P는 50 KeV 내지 120 KeV의 에너지, As는 80 KeV 내지 200 KeV의 에너지로 이온주입한다. 그리고, 오믹 콘택 형성을 위해서 역시 As, P 또는 이들의 혼합을 이온주입하며 As 또는 P 각각의 도우즈는 1 ×1015/㎠ 내지 5 ×1015㎠가 되도록 하고, P는 1 KeV 내지 10 KeV의 에너지, As는 2 KeV 내지 20 KeV의 에너지로 이온주입한다.
또한, Si 에피층(27) 및 SiGe 에피층(26)의 도핑은 전술한 이온주입 공정 이외에도 인-시튜 도핑 방법을 이용할 수도 있다. 즉, Si 에피층(27) 및 SiGe 에피층(26) 성장 과정에서 원하는 도핑 농도에 따라 P 또는 As 등과 같은 가스를 수십 sccm 내지 수백 sccm 양으로 유입하여 Si 에피층(27) 및 SiGe 에피층(26)을 도핑한다.
도2c는 전술한 과정에 따라 SiGe 에피층(26)과 Si 에피층(27)으로 이루어지는 콘택플러그 형성이 완료된 전체 구조 상에 5000 Å 내지 15000 Å 두께의 층간절연막(28)을 형성하고 화학기계적 연마(CMP, chemical mechanical polishing) 공정으로 평탄화 작업을 진행한 후, 이를 선택적으로 식각하여 Si 에피층(27)을 노출시키는 콘택홀을 형성하고 콘택(29)을 형성한 상태를 보이고 있다. 상기 층간절연막(28)은 BPSG(borophosphosilicate glass), 고밀도 화학기상증착법(high density plasma chemical vapor deposition)으로 형성된 산화막 또는 APL(advanced planarization layer)로 이루어진다.
도3a 및 도3b는 본 발명과 종래 기술에 따라 형성된 콘택 플러그를 비교하여 보이는 SEM 사진으로, 도3a는 종래 기술에 따라 Si 에피층만으로 콘택 플러그를 형성한 경우 단락이 발생한 것을 보이고, 도 3b는 본 발명에 따라 Si 에피층과 SiGe 에피층으로 콘택 플러그를 형성할 경우 단락이 발생하지 않는 것으로 보인다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 고가의 UHVCVD 장비를 이용하지 않고 통상의 LPCVD 장치를 이용하여 선택적 에피 성장 과정에서 측면 과도성장 없이 에피층을 형성할 수 있어 에피층의 두께 제한에 따른 종래 문제점을 해결할 수 있다. 따라서, 게이트 높이 만큼의 에피층을 형성할 수 있으며 자기정렬콘택 플러그 형성 방법을 통상의 콘택 플러그 형성 방법으로도 대체할 수 있다.
또한, SiGe 에피층과 Si 에피층의 이중 구조로 이루어지는 콘택 플러그를 형성할 수 있기 때문에 에피층의 토폴로지를 개선할 수 있을 뿐만 아니라 전기적 특성을 개선할 수 있다. 즉, 전기전도도가 상대적으로 큰 SiGe 에피층으로써 플러그의 대부분을 형성함으로써 전반적으로 접촉 저항을 감소시킬 수 있다. 또한 SiGe 에피층 상에 Si 에피층이 존재함으로써 선택적 에피층 성장 공정 이후 실시되는 세정(cleaning) 공정 혹은 식각 공정에서의 Ge이 노출되는 것을 방지할 수 있을 뿐만 아니라, 종래 Si 단일 에피층을 형성한 경우와 동일하게 이후의 콘택 공정 등을 진행할 수 있다.
도1은 종래 기술에 따른 선택적 에피 성장법을 이용한 콘택 플러그 형성의 문제점을 보이는 공정 단면도,
도2a 내지 도2c는 본 발명의 실시예에 따른 선택적 에피 성장법을 이용한 콘택 플러그 형성 공정 단면도,
도3a 및 도3b는 본 발명과 종래 기술에 따라 형성된 콘택 플러그를 비교하여 보이는 SEM 사진.
*도면의 주요부분에 대한 도면 부호의 설명*
20: 실리콘 기판 21: 필드산화막
22: 게이트 산화막 23: 워드라인
24: 하드마스크 질화막 25: 절연막 스페이서
26: SiGe 에피층 27: Si 에피층
28: 층간절연막 29: 콘택

Claims (11)

  1. 삭제
  2. 삭제
  3. 반도체 소자 제조 방법에 있어서,
    필드산화막 형성이 완료된 실리콘 기판 상에 워드라인을 형성하는 단계;
    상기 워드라인 상부 및 측벽에 각각 절연막 패턴 및 절연막 스페이서를 형성하는 단계;
    선택적 에피 성장법으로 상기 절연막 스페이서 사이에 노출된 상기 실리콘 기판 상에 SiGe 에피층을 형성하는 단계; 및
    선택적 에피 성장법으로 상기 SiGe 에피층 상에 Si 에피층을 형성하여, 상기 SiGe 에피층 및 상기 Si 에피층으로 이루어지는 콘택플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 절연막 패턴 및 절연막 스페이서를 형성하는 단계 후,
    상기 실리콘 기판 상에 잔존하는 탄화수소막 및 산화막을 제거하기 위한 세정 공정을 실시하는 단계를 더 포함하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 세정 공정을 실시한 후,
    상기 실리콘 기판을 반응기 내에 인입하는 단계; 및
    자연산화막 제거를 위해 수소 분위기에서 베이크를 실시하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 4 항에 있어서,
    상기 SiGe 에피층을 형성하는 단계 후,
    수소 베이크를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 SiGe 에피층 및 상기 Si 에피층 각각을 인시튜로 도핑하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 5 항에 있어서,
    상기 콘택플러그를 형성한 후,
    상기 Si 에피층 및 상기 SiGe 에피층 각각을 이온주입으로 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 5 항에 있어서,
    상기 콘택플러그가 완료된 전체 구조 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 콘택 플러그를 노출시키는 단계; 및
    상기 콘택플러그와 접하는 콘택을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  10. 제 3 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 SiGe 에피층은 SiH2Cl2, HCl 가스 및 GeH4로 형성하고,
    상기 Si 에피층은 SiH2Cl2 및 HCl 가스로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 SiGe 에피층 및 상기 Si 에피층을 LPCVD법으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US7176109B2 (en) * 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
KR100927394B1 (ko) * 2002-12-26 2009-11-19 주식회사 하이닉스반도체 선택적 에피택셜 성장 방식을 이용한 반도체소자 및 그제조 방법
KR100632036B1 (ko) * 2002-12-30 2006-10-04 동부일렉트로닉스 주식회사 반도체 메모리 소자의 제조 방법
US20060276043A1 (en) * 2003-03-21 2006-12-07 Johnson Mark A L Method and systems for single- or multi-period edge definition lithography
KR100560815B1 (ko) 2004-03-16 2006-03-13 삼성전자주식회사 이형 반도체 기판 및 그 형성 방법
US7115955B2 (en) * 2004-07-30 2006-10-03 International Business Machines Corporation Semiconductor device having a strained raised source/drain
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US20070048956A1 (en) * 2005-08-30 2007-03-01 Tokyo Electron Limited Interrupted deposition process for selective deposition of Si-containing films
KR100625124B1 (ko) 2005-08-30 2006-09-15 삼성전자주식회사 스택형 반도체 장치의 제조 방법
JP4909733B2 (ja) * 2006-12-27 2012-04-04 株式会社東芝 半導体記憶装置
FR2913144A1 (fr) * 2007-02-28 2008-08-29 Microcomposants De Haute Secur Procede de fabrication de transistor a effet de champ.

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093275A (en) * 1989-09-22 1992-03-03 The Board Of Regents, The University Of Texas System Method for forming hot-carrier suppressed sub-micron MISFET device
JPH0786579A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 半導体装置
JPH10163124A (ja) * 1996-12-04 1998-06-19 Nec Corp 半導体装置およびその製造方法
JPH1126751A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd Ｍｏｓ型半導体素子、及びその製造方法
KR20000041382A (ko) * 1998-12-22 2000-07-15 김영환 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법
KR20010061290A (ko) * 1999-12-28 2001-07-07 박종섭 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093275A (en) * 1989-09-22 1992-03-03 The Board Of Regents, The University Of Texas System Method for forming hot-carrier suppressed sub-micron MISFET device
JPH0786579A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 半導体装置
JPH10163124A (ja) * 1996-12-04 1998-06-19 Nec Corp 半導体装置およびその製造方法
JPH1126751A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd Ｍｏｓ型半導体素子、及びその製造方法
KR20000041382A (ko) * 1998-12-22 2000-07-15 김영환 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법
KR20010061290A (ko) * 1999-12-28 2001-07-07 박종섭 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법

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