KR100632036B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 실리콘 기판 상부에 소자의 소자분리막 및 캐핑막을 형성하는 단계와, 소자분리막 사이의 기판을 애피택셜 실리콘 성장하여 애피택셜 활성 영역을 형성하는 단계와, 애피택셜 활성 영역 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 게이트 전극 양쪽 기판을 선택적 애피택셜 실리콘 성장하여 게이트 전극 측벽에 대해 소정 거리 이격된 비트라인 및 스토리지노드 콘택 플러그를 형성한 후에 기판내에 소오스/드레인을 형성하는 단계와, 결과물 전면에 하부 층간 절연막을 형성하고 하부 층간 절연막내에 비트라인 콘택 플러그와 연결되는 비트라인을 형성하는 단계와, 비트라인이 있는 구조물 전면에 상부 층간 절연막을 형성하고 상부 층간 절연막 및 하부 층간 절연막을 통해 스토리지노드 콘택 플러그와 연결되는 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 상부에 유전체막 및 플레이트노드 전극을 형성하는 단계를 포함한다. 따라서 본 발명은 애피택셜 실리콘 성장 공정으로 실리콘 기판의 활성 영역, 비트라인 또는 스토리지노드 전극용 콘택 플러그를 형성함으로써 축소된 소오스/드레인과 연결되는 비트라인 또는 스토리지노드 콘택 플러그를 위한 콘택홀 제조 공정을 생략할 수 있다.

Description

반도체 메모리 소자의 제조 방법{METHOD FOR MANUFACTURING MEMORY DEVICE}
도 1은 본 발명에 따른 반도체 메모리 소자에서 게이트 전극까지의 제조 공정을 설명하기 위한 수직 단면도,
도 2는 본 발명에 따른 반도체 메모리 소자에서 선택적 애피택셜 실리콘 성장으로 비트라인 및 스토리지노드 콘택 플러그를 형성하기까지의 공정을 설명하기 위한 수직 단면도,
도 3은 본 발명에 따른 반도체 메모리 소자에서 LDD 영역의 제조 공정을 설명하기 위한 수직 단면도,
도 4는 본 발명에 따른 반도체 메모리 소자에서 층간 절연막의 제조 공정을 설명하기 위한 수직 단면도,
도 5는 본 발명에 따른 반도체 메모리 소자에서 스토리지노드용 콘택홀 제조 공정까지를 설명하기 위한 수직 단면도,
도 6은 본 발명에 따른 반도체 메모리 소자에서 커패시터 제조 공정까지를 설명하기 위한 수직 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 실리콘 기판 12 : 소자분리막
14 : 캐핑막 16 : 활성 영역
18 : 게이트 절연막 20 : 게이트 전극
22 : 스페이서 절연막
24a, 24b : 비트라인/스토리지노드 콘택 플러그
26 : LDD 영역 26 : 하부 층간 절연막
28, 32 : 상부 층간 절연막 34 : 포토레지스트 패턴
36 : 스토리지노드용 콘택홀 38 : 스토리지노드 전극
40 : 유전체막 42 : 플레이트노드 전극
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 애피택셜 실리콘 성장(epitaxial silicon growth) 공정을 이용하여 비휘발성 DRAM의 활성 영역 및 콘택 플러그를 제조하는 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 데이터를 저장해두고 필요할 때에 꺼내어 읽어볼 수 있는 장치를 일컫는다. 주로, DRAM(Dynamic Random Access Memory) 등을 중심으로 하는 반도체 메모리로부터 마그네틱 디스크, 광 디스크 등 다양한 종류가 있다. 이중에서도 반도체 메모리는 소형이며 높은 신뢰도, 및 저렴한 가격이라는 장점이외에도 상대적으로 고속 동작이 가능해서 컴퓨터 내부에 위치하는 메인 메모리나 마이크로 프로세서내의 매몰 메모리, 캐쉬 메모리 형태로 널리 사용되고 있다.
비휘발성 메모리의 대표적인 예인 DRAM은 로우(row) 어드레스에 의해 구동되는 워드 라인(word line)과, 칼럼(column) 어드레스에 의해 구동되는 비트라인(bi line)을 포함하며 비트라인 및 워드 라인에 연결된 셀 트랜지스터와, 셀 트랜지스터에 연결되어 데이터가 기록되는 캐패시터로 이루어진다.
한편, 현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 메모리 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 메모리 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다. 미세화 기술로 반도체 소자가 축소되어감에 따라 셀 트랜지스터의 게이트 전극 또는 비트 라인 등의 배선 선폭, 소오스/드레인 정션 깊이 또한 줄어들고 있는 실정이다. 더욱이 이들 배선과 연결되는 콘택 전극 또한 축소되고 있는 실정이다.
이에 따라 층간 절연막에 콘택홀을 형성하고 콘택홀에 도전 물질을 증착하여 콘택 전극, 또는 콘택 플러그를 형성하는 콘택 공정 또한 콘택홀 크기가 점차 축소되기 때문에 고집적 반도체 메모리 소자에서는 제조 기술의 한계가 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 애피택셜 실리콘 성장 공정으로 실리콘 기판의 활성 영역, 비트라인 또는 스토리지노드 전극용 콘택 플러그를 형성함으로써 고집적 소자의 쇼트 채널 효과를 미연에 방지할 수 있으며 콘택홀 제조 공정을 생략할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 메모리 소자를 제조하는 방법에 있어서, 실리콘 기판 상부에 소자의 소자분리막을 형성하고 소자분리막 상부에 캐핑막을 형성하는 단계와, 소자분리막 사이의 기판을 애피택셜 실리콘 성장하여 애피택셜 활성 영역을 형성하는 단계와, 애피택셜 활성 영역 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 게이트 전극 양쪽 기판을 선택적 애피택셜 실리콘 성장하여 게이트 전극 측벽에 대해 소정 거리 이격된 비트라인 및 스토리지노드 콘택 플러그를 형성하는 단계와, 비트라인 및 스토리지노드 콘택 플러그가 형성된 기판 하부에 소오스/드레인을 형성하는 단계와, 결과물 전면에 하부 층간 절연막을 형성하고, 하부 층간 절연막내에 비트라인 콘택 플러그와 연결되는 비트라인을 형성하는 단계와, 비트라인이 있는 구조물 전면에 상부 층간 절연막을 형성하는 단계와, 상부 층간 절연막 및 하부 층간 절연막을 통해 스토리지노드 콘택 플러그와 연결되는 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 상부에 유전체막 및 플레이트노드 전극을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 소자에서 게이트 전극까지의 제조 공정을 설명하기 위한 수직 단면도이다.
도 1을 참조하면, 본 발명은 실리콘 기판(10) 상부에 소자의 활성 영역과 비활성 영역을 분리하는 소자분리막(12)을 형성하고 소자분리막(12) 상부에 캐핑막(capping layer)(14)으로서 실리콘질화막(Si3N4)을 얇게 형성한다. 이때 소자분리막(12)은 열 산화(thermal oxidation) 공정으로 형성한다. 그리고 소자분리막(12) 사이의 실리콘 기판(10)을 선택적 애피택셜 실리콘 성장(selective epitaxial silicon growth) 공정으로 실리콘을 소자분리막(12) 표면까지 성장시켜 애피택셜 활성 영역(16)을 형성한다. 이때 애피택셜 실리콘 성장 공정시 소자분리막(12) 상부에는 캐핑막(14)이 형성되어 있기 때문에 노출된 실리콘 기판(10)만 애피택셜 성장하게 된다.
계속해서 애피택셜 활성 영역(16) 상부에 게이트 절연막(18)으로서 실리콘산화막(SiO2)을 형성하고 그 위에 도전막으로서 도프트 폴리실리콘막을 증착하고 이를 패터닝하여 게이트 전극(20)을 형성한다. 그 다음 게이트 전극(20) 측벽에 스페이서 절연막(22)을 형성한다.
도 2는 본 발명에 따른 반도체 메모리 소자에서 선택적 애피택셜 실리콘 성장으로 비트라인 및 스토리지노드 콘택 플러그를 형성하기까지의 공정을 설명하기 위한 수직 단면도이다
도 2를 참조하면, 본 발명은 게이트 전극(20) 및 스페이서 절연막(22)을 마스크로 하여 게이트 절연막(18)을 패터닝하여 기판의 애피택셜 활성 영역(16) 표면을 노출시킨다. 그리고 게이트 전극(20) 양쪽 기판을 선택적 애피택셜 실리콘 성장 공정을 실시하여 게이트 전극(20) 양 측벽에 대해 소정 거리(23) 이격된 비트라인 또는 스토리지노드 콘택 플러그(24a, 24b)를 형성한다.
본 발명에서 비트라인 또는 스토리지노드 콘택 플러그(24a, 24b)가 n+/p+ 도 프트 실리콘막일 경우 어닐링 공정을 실시하여 상기 콘택 플러그(24a, 24b)의 n+/p+ 도펀트를 기판 하부로 확산시켜 소오스/드레인(25a, 25b)을 형성한다.
만약 비트라인 또는 스토리지노드 콘택 플러그(24a, 24b)가 언도프트 실리콘막일 경우 콘택 플러그(24a, 24b)에 도프트 이온 주입 공정을 실시하고, 어닐링 공정을 실시하여 이들 콘택 플러그(24a, 24b)의 도펀트를 기판 하부로 확산시켜 소오스/드레인(25a, 25b)을 형성한다.
그리고나서 스페이서 절연막(22)을 제거한다. 이때, 게이트 전극(20)과 비트라인 또는 스토리지노드 콘택 플러그(24a, 24b) 사이는 스페이서 절연막(22) 두께만큼 서로 간격(23)이 발생하고, 이 간격(23)은 이후 쇼트 채널 효과를 방지하기 위한 LDD 영역의 길이가 된다.
도 3은 본 발명에 따른 반도체 메모리 소저에서 LDD 영역의 제조 공정을 설명하기 위한 수직 단면도이다.
도 3을 참조하면, 본 발명은 n-/p- 이온 주입 공정을 실시하여 게이트 전극(20) 및 비트라인 또는 스토리지노드 콘택 플러그(24a, 24b) 사이의 기판 내에 LDD 영역(26)을 형성한다. 즉, 상기 공정에서 제거된 스페이서 절연막 하부의 기판 표면에 쇼트 채널 효과를 방지하기 위한 LDD 영역(26)을 형성하는 것이다.
도 4는 본 발명에 따른 반도체 메모리 소자에서 층간 절연막의 제조 공정을 설명하기 위한 수직 단면도이다.
도 4를 참조하면, 본 발명은 상기 결과물 전면에 하부 층간 절연막(28)을 형성하고 그 표면을 전면 식각 또는 CMP(Chemical Mechanical Polishing)로 평탄화하 여 비트라인 또는 스토리지노드 콘택 플러그(24a, 24b) 표면이 노출되도록 한다.
도 5는 본 발명에 따른 반도체 메모리 소자에서 스토리지노드용 콘택홀 제조 공정까지를 설명하기 위한 수직 단면도이다.
도 5를 참조하면, 평탄화된 하부 층간 절연막(28) 상부에 상부 층간 절연막(29)을 형성한다. 그리고 다마신 공정을 실시하여 상부 층간 절연막(29)을 식각하여 비트라인 콘택 플러그(24a) 표면이 노출되는 비트라인 개구부(미도시함)를 형성한다. 그 다음 상부 층간 절연막(29)의 개구부에 도전체로서 텅스텐을 매립하여 비트라인 콘택 플러그(24a)에 연결되는 비트라인(30)을 형성한다.
이어서 비트라인(30)이 있는 구조물 전면에 추가 상부 층간 절연막(32)을 형성한 후에 포토리소그래피 공정을 실시하여 상부 층간 절연막(32) 상부에 스토리지노드 콘택 플러그(24b) 영역을 오픈시키기 위한 포토레지스트 패턴(34)을 형성한다. 식각 공정으로 포토레지스트 패턴(34)에 의해 드러난 상부 층간 절연막들(32, 29)을 식각해서 스토리지노드 콘택 플러그(24b) 표면이 노출되는 콘택홀(36)을 형성한다. 그리고나서 포토레지스트 패턴(34)을 제거한다.
도 6은 본 발명에 따른 반도체 메모리 소자에서 커패시터 제조 공정까지를 설명하기 위한 수직 단면도이다.
도 6을 참조하면, 본 발명은 상부 층간 절연막들(32, 29)의 콘택홀에 도전막으로서 도프트 폴리실리콘 또는 금속을 증착하고 이를 패터닝하여 스토리지노드 콘택 플러그(24b)와 연결되는 스토리지노드 전극(38)을 형성한다.
본 발명의 스토리지노드 전극(38)은 증착 공정대신에 콘택 플러그(24b)의 실 리콘을 애피택셜로 성장시키고 이를 패터닝하여 형성할 수도 있다. 예를 들어, 비등방성 애피택셜 실리콘 성장으로 콘택 플러그(24b)의 실리콘을 원하는 높이까지 성장시키고, 스토리지노드 전극간에 쇼트(short)가 일어나지 않을 정도로 등방성 애피택셜 실리콘 성장을 실시한 후에 패터닝 공정을 진행할 수도 있다.
이어서 스토리지노드 전극(38) 상부에 유전체막(40)으로서 ONO(Oxide/Nitride/Oxide)막을 증착하고 도전막으로서 도프트 폴리실리콘 또는 금속을 증착하고 이를 패터닝하여 플레이트 노드 전극(42)을 형성하여 본 발명에 따른 반도체 메모리 소자를 완성한다.
한편, 본 발명의 제조 공정에 있어서, LDD 영역(26)의 제조 공정시 상술한 공정과 같이 이온 주입을 실시하지 않고 하부 층간 절연막(28)의 물질을 BSG(Boro Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)로 사용하여 LDD 영역(26)을 형성할 수도 있다. 즉 스페이서 절연막(22)을 제거하고, 상기 기판 전면에 BSG 또는 PSG 층간 절연막(28)을 형성한 후에, 어닐링 공정을 실시하여 게이트 전극(20)과 비트라인/스토리지노드 콘택 플러그(24a, 24b) 사이의 기판 내에 층간 절연막(28)의 B(p 도펀트) 또는 P(n 도펀트)를 확산시켜 LDD 영역(26)을 형성할 수 있다.
이상 설명한 바와 같이, 본 발명은 애피택셜 실리콘 성장 공정으로 실리콘 기판의 활성 영역, 비트라인 또는 스토리지노드 전극용 콘택 플러그 뿐만 아니라 스토리지노드 전극을 형성함으로써 LDD 및 소오스/드레인 이온 주입을 생략하여 고 집적 소자의 쇼트 채널 효과를 미연에 방지할 수 있으며 축소된 소오스/드레인과 연결되는 비트라인 또는 스토리지노드 콘택 플러그를 위한 콘택홀 제조 공정을 생략할 수 있어 고집적 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (13)

  1. 반도체 메모리 소자를 제조하는 방법에 있어서,
    실리콘 기판 상부에 소자의 소자분리막을 형성하고 소자분리막 상부에 캐핑막을 형성하는 단계;
    상기 소자분리막 사이의 기판을 애피택셜 실리콘 성장하여 애피택셜 활성 영역을 형성하는 단계;
    상기 애피택셜 활성 영역 상부에 게이트 절연막으로서 실리콘산화막을 형성하고 그 위에 도전막으로서 도프트 폴리실리콘막을 증착한 후에 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽에 스페이서 절연막을 형성한 후에 상기 게이트 전극의 양쪽 기판을 선택적 애피택셜 실리콘 성장하여 상기 게이트 전극 측벽에 대해 소정 거리 이격된 비트라인 콘택 플러그 및 스토리지노드 콘택 플러그를 형성하는 단계;
    상기 비트라인 콘택 플러그 및 스토리지노드 콘택 플러그에 대한 어닐링 공정을 실시하여 상기 비트라인 콘택 플러그 및 스토리지노드 콘택 플러그의 도펀트를 기판 하부로 확산시켜 소오스/드레인을 형성하는 단계;
    상기 스페이서 절연막을 제거한 후에 전면에 BSG(Boro Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)를 사용하여 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막에 대한 어닐링 공정을 실시하여 상기 게이트 전극과 비트라인 콘택 플러그 및 스토리지노드 콘택 플러그 사이의 기판 내에 상기 층간 절연막의 도펀트를 확산시켜 LDD 영역을 형성하는 단계;
    상기 하부 층간 절연막내에 상기 비트라인 콘택 플러그와 연결되는 비트라인을 형성하는 단계;
    상기 비트라인이 있는 구조물 전면에 상부 층간 절연막을 형성하는 단계;
    상기 상부 층간 절연막 및 하부 층간 절연막을 통해 상기 스토리지노드 콘택 플러그와 연결되는 스토리지노드 전극을 형성하는 단계; 및
    상기 스토리지노드 전극 상부에 유전체막 및 플레이트노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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  11. 제 1항에 있어서, 상기 스토리지노드 전극은 도프트 폴리실리콘 또는 금속막을 증착하고 이를 패터닝하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 제 1항에 있어서, 상기 스토리지노드 전극은 스토리지노드 콘택 플러그의 실리콘을 애피택셜로 성장시키고 이를 패터닝하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  13. 제 12항에 있어서, 상기 스토리지노드 전극은 비등방성 애피택셜 실리콘 성장으로 콘택 플러그의 실리콘을 원하는 높이까지 성장시키고, 설정된 높이까지 등방성 애피택셜 실리콘 성장을 실시한 후에 이를 패터닝하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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