JP2005197463A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】 パンチスルー特性の劣化を回避可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、半導体基板１内に形成されたトレンチの内面上に配設され、且つ上面が半導体基板の表面の高さ以上の高さに位置する第１絶縁膜１２、１４を含む。拡散層１１は、トレンチ深部周囲の半導体基板内に形成される。第１導電膜１３は第１絶縁膜を介してトレンチ内に埋め込まれる。ゲート電極２２は、半導体基板の表面上のゲート絶縁膜上に配設される。ソース／ドレイン拡散層２５は、ゲート電極下のチャネル領域を挟むように半導体基板の表面に形成される。第２導電膜３１は、第１導電膜上、第１絶縁膜上、およびソース／ドレイン拡散層のいずれか一方の上に延在する。
【選択図】 図１

Description

本発明は、半導体記憶装置およびその製造方法に関し、例えば、ダイナミック型ランダムアクセスメモリ（dynamic random access memory : ＤＲＡＭ）またはＤＲＡＭ混載デバイスに関する。

ＤＲＡＭまたはＤＲＡＭ混載デバイス（以下、単にＤＲＡＭ）において、ディープトレンチ（deep trench : ＤＴ）内に形成されたメモリ用のキャパシタと、能動領域（active area : ＡＡ）との接続に、表面ストラップ（surface strap : ＳＳ）型のコンタクトが知られている。ＳＳ型コンタクトは半導体基板上に設けられ、接続される２者の上に延在する導電性ポリシリコン等により形成される。このコンタクトにより、キャパシタと、半導体基板上に設けられたメモリセルの転送ゲート用のＭＯＳ（metal oxide semiconductor）トランジスタのソース／ドレイン拡散層と、が接続される。

図２３（ａ）および図２３（ｂ）、図２４（ａ）および図２４（ｂ）は、ＳＳ型コンタクトを有するＤＲＡＭの断面構造の製造工程の一部を示している。図２３（ａ）および図２３（ｂ）に示すように、コンタクト（接続導電層）の形成に先立ち、ストレージノード１０１を露出させるために、トレンチ上絶縁膜（trench top oxide : TTO）１０２および素子分離絶縁膜１０９の各表面の一部がエッチングにより除去される。この際、カラー酸化膜１０３の上部も同時に除去されるため、カラー酸化膜１０３上に溝１０４が形成されることにより、シリコン等の半導体基板１０５の側部が露出する。この結果、図２４（ａ）および図２４（ｂ）に示すように、接続導電層１０６が溝の内部にも形成される。

接続導電層１０６から半導体基板１０５の側面を介して侵入した不純物は、半導体基板１０５内で拡散し、ソース／ドレイン拡散層１０７ａより深い位置に不要な拡散層１０８を形成する。拡散層１０８の存在によって、拡散層１０８と、ゲートを挟んで対向するソース／ドレイン拡散層１０７ｂと、の間におけるパンチスルー特性が劣化する。

また、図２４（ｂ）に示すように、半導体基板１の表面が素子分離絶縁膜１０９から突出している。このため、接続導電層１０６が半導体基板１０５からのエピタキシャル成長により形成される場合、半導体基板１０５の側壁からもシリコンの結晶が成長する場合がある。このため、隣接する、半導体基板１の側壁上のシリコン同士が接触し、この部分でショートを引き起こすことがある。

この出願の発明に関連する先行技術文献情報としては次のものがある。
特開2000-294747号公報

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、トランジスタのソース／ドレイン拡散層より深い位置に不要な拡散層が形成されることを防止し、パンチスルー特性の劣化を回避可能な半導体記憶装置およびその製造方法を提供しようとするものである。

本発明の第１の視点による半導体記憶装置は、半導体基板と、前記半導体基板内に形成されたトレンチの内面上に配設され、且つ上面が前記半導体基板の表面の高さ以上の高さに位置する第１絶縁膜と、前記トレンチ深部周囲の前記半導体基板内に形成された拡散層と、前記第１絶縁膜を介して前記トレンチ内に埋め込まれた第１導電膜と、前記半導体基板の表面上のゲート絶縁膜上に配設されたゲート電極と、前記ゲート電極下のチャネル領域を挟むように前記半導体基板の表面に形成されたソース／ドレイン拡散層と、前記第１導電膜上、前記第１絶縁膜上、および前記ソース／ドレイン拡散層のいずれか一方の上に延在する第２導電膜と、を具備することを特徴とする。

本発明の第２の視点による半導体記憶装置の製造方法は、半導体基板内に形成された溝内に、上面が前記半導体基板の表面以上の第１高さを有する第１絶縁膜と、前記溝内に埋め込まれた第１導電膜と、を有するキャパシタを形成する工程と、前記溝の上方において前記第１絶縁膜と前記第１導電膜上に第２絶縁膜を形成する工程と、前記半導体基板上に、ゲート電極と、前記ゲート電極の下のチャネル領域を挟むように前記半導体基板の表面に形成されたソース／ドレイン拡散層と、を有するトランジスタを形成する工程と、前記第２絶縁膜を一部除去することにより、前記第１導電膜の上面を露出させる工程と、前記露出された前記第１導電膜上、および前記ソース／ドレイン拡散層の一方の上に延在する接続導電層を形成する工程と、を具備することを特徴とする。

更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。

本発明によれば、ソース／ドレイン拡散層より深い位置に不要な拡散層が形成されることを防止することにより、パンチスルー特性が良好なトランジスタを有する半導体記憶装置およびその製造方法を提供できる。

以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１実施形態）
図１（ａ）、図１（ｂ）は、本発明の第１実施形態に係る半導体記憶装置の断面図である。図１（ａ）と図１（ｂ）とは、相互に直交する位置関係を有する。図１（ａ）、図１（ｂ）に示すように、半導体基板１の表面にウェル領域２が形成されている。半導体基板１の表面内にはトレンチキャパシタＣが形成され、半導体基板１（アクティブエリア）上には、ＭＯＳトランジスタＴが形成される。キャパシタＣ、およびアレイトランジスタとして機能するＭＯＳトラジスタＴにより、ＤＲＡＭのメモリセルが構成される。

キャパシタＣは、プレート電極となる拡散層１１、キャパシタ絶縁膜１２、ストレージノード１３、カラー酸化膜１４等により構成される。拡散層１１は、例えばＡｓ等の不純物が拡散されることにより構成される。キャパシタ絶縁膜１２は、トレンチの深部の内面上に拡散層１１が形成される位置とほぼ同じ高さまで延在する。

カラー酸化膜１４は、例えばシリコン酸化膜により構成され、トレンチの内面（半導体基板１の側面）において、キャパシタ絶縁膜１２の上端から半導体基板１の表面に亘って延在する。カラー酸化膜１４の上端は、少なくとも半導体基板１の表面と同じ高さか、あるいは半導体基板１の表面から突出する。また、カラー酸化膜１４は、トレンチ内において少なくとも後述のソース／ドレイン拡散層２５の最深部（低部）以下の位置において、半導体基板１の側面を露出させないように、半導体基板１の側面と接触している。さらに好ましくは、カラー酸化膜１４は、トレンチ内で半導体基板１の側面を露出させないように、半導体基板１の表面までに亘って半導体基板１の側面に設けられる。トレンチ内でカラー酸化膜１４が半導体基板１の側面と接しているため、この部分において、カラー酸化膜１４と半導体基板１の側壁との間に空隙は形成されない。

カラー酸化膜１４の、半導体基板１の表面から露出した表面上には、スペーサ絶縁膜１５が設けられる。スペーサ絶縁膜１５は、後述するトランジスタのゲート電極構造の側壁上に設けられるスペーサ絶縁膜と同じ材料から構成され、典型的には、シリコン窒化膜から構成される。

ストレージノード１３は、トレンチ内部でキャパシタ絶縁膜１２、カラー酸化膜１４上に設けられ、トレンチを埋め込む。ストレージノード１３は、例えば不純物が注入されることにより導電性とされたポリシリコンにより構成される。また、ストレージノード１３の上端は、半導体基板１の表面より高い位置に位置する。

ストレージノード１３上において、ストレージノード１３の一端から中央近傍までの領域には、トレンチ上絶縁膜（trench top oxide）１６が設けられる。トレンチ上絶縁膜１６は、カラー酸化膜１４と同じ材料により構成され、典型的には、シリコン酸化膜により構成される。トレンチ上絶縁膜１６の厚さは、例えば５０ｎｍ〜１００ｎｍである。

トレンチ上絶縁膜１６の表面から半導体基板１内に亘って素子分離絶縁膜１７が設けられる。素子分離絶縁膜の一部は、ストレージノード１３の上面より突出し、この突出した部分において、トレンチ上絶縁膜１６と接触している。素子分離絶縁膜１７は、トレンチの上方、後述するゲート構造の相互間において溝１８を有し、この溝１８の底部はストレージノード１３の上面より若干低く、かつ半導体基板１の表面の高さ以上の位置に形成される。素子分離絶縁膜１７は、ＳＴＩ（shallow trench isolation）構造を有し、例えばシリコン酸化膜により構成される。

トランジスタＴは、図面と垂直な方向に延在するゲート構造を有する。ゲート構造は、半導体基板１上に順に積み重ねられたゲート絶縁膜２１、ゲート電極２２、シリサイド膜２３、キャップ絶縁膜２４から構成される。ゲート電極２２の側壁は酸化され、この位置に後酸化膜２６が形成される。ゲート構造は、キャパシタＣ（トレンチ上絶縁膜１６および素子分離絶縁膜１７上）では、ゲート絶縁膜２１が除かれた形で配置される。半導体基板１の表面（アクティブエリアの表面）には、ゲート構造の下のチャネル領域を挟むように、ソース／ドレイン拡散層２５が形成される。半導体基板１上で隣接するトランジスタのソース／ドレイン拡散層２５は、共通とされている。ゲート構造の側壁上には、スペーサ絶縁膜１５が設けられる。スペーサ絶縁膜１５はまた、素子分離絶縁膜１７の側壁上にも設けられる。

ゲート電極２２は、例えば不純物が導入されることにより導電性とされたポリシリコンから構成される。シリサイド膜２３は、例えばタングステンシリサイドから構成される。キャップ絶縁膜２４はスペーサ絶縁膜１５と同じ材料から構成され、典型的には、シリコン窒化膜から構成される。

トレンチ上のゲート構造は、トレンチ上絶縁膜１６上と、および素子分離絶縁膜１７のストレージノード１３から突出した部分上と、に亘って設けられる。素子分離絶縁膜１７の溝１８の側壁は、トレンチ上のゲート構造の縁の延長線上に位置する。

トレンチ上のゲート構造と、半導体基板１上のトラジスタＴとの間の領域には、表面ストラップ型の接続導電層３１が所定の高さまで埋め込まれる。すなわち、接続導電層３１は、ストレージノード１３上、カラー酸化膜１４上のスペーサ絶縁膜１５上、半導体基板１上（より具体的には、ソース／ドレイン拡散層２５上）に、延在する。接続導電層３１は、例えば不純物が導入されることにより導電性とされた単結晶シリコンまたはポリシリコンにより構成され、ストレージノード１３とソース／ドレイン拡散層２５とを電気的に接続する。上記したようにカラー酸化膜１４がトレンチ内において半導体基板１の側面の全てに亘って接触しているため、接続導電層３１が半導体基板１の側面において接触することはない。

接続導電層３１は、半導体基板１上のトランジスタＴ相互間の領域の半導体基板１上にも設けられる。半導体基板１上の全面に、例えばシリコン酸化（ＳｉＯ）膜から構成される層間絶縁膜３２が設けられる。層間絶縁膜３２内には、配線層３３およびコンタクト３４が設けられる。コンタクト３４は、配線層３３と、半導体基板１上のトランジスタＴのソース／ドレイン拡散層２５のうち、キャパシタＣと接続されない方と、電気的に接続する。キャップ絶縁膜２４は、図１（ａ）と異なる断面において一部が除去され、この位置にコンタクト（図示せぬ）が形成される。

次に、図１（ａ）および図１（ｂ）に示す半導体記憶装置の製造方法について、図２（ａ）および図２（ｂ）〜図１２（ａ）および図１２（ｂ）を参照して説明する。図２（ａ）〜図１２（ａ）は、図１（ａ）と同じ位置の断面における製造工程の一部を順に示している。図２（ｂ）〜図１２（ｂ）は、図１（ｂ）と同じ位置の断面における製造工程の一部を順に示している。なお、図３（ａ）および図３（ｂ）以降は、図１（ａ）および図１（ｂ）のウェル領域２より上の部分のみを示す。

図２（ａ）および図２（ｂ）に示すように、半導体基板１上に、シリコン酸化膜４１、例えばシリコン窒化膜等のパッド絶縁膜４２が順次形成される。パッド絶縁膜４２の厚さは、カラー酸化膜１４が半導体基板１の表面より突出する量を決定する一要因となる。すなわち、パッド絶縁膜４２の表面と同じ高さを有するカラー酸化膜１４の上端が、後の工程において、ストレージノード１３が確実に露出する条件でトレンチ上絶縁膜１６がエッチングされる条件下で、エッチバックされる。したがって、このような条件下のエッチングされた後でもカラー酸化膜１４の上端が半導体基板１の表面より突出させるために、パッド絶縁膜４２の厚さは、１５０ｎｍ〜２５０ｎｍとされる。

次に、リソグラフィー工程、およびＲＩＥ（reactive ion etching）等の異方性エッチングにより、パッド絶縁膜４２の表面から半導体基板１に達するトレンチ４３が形成される。次に、トレンチの深部の側面上に、例えばＡｓＳＧ等の材料膜を堆積後、熱処理を経ることにより、拡散層１１が形成される。

次に、図３（ａ）および図３（ｂ）に示すように、例えばＣＶＤ（chemical vapor deposition）法等により、トレンチ絶縁膜１６の下端が位置する予定の高さまでキャパシタ絶縁膜１２（図示せぬ）およびカラー酸化膜１４が形成され、トレンチ４３がストレージノード１３の材料膜により埋め込まれる。この結果、カラー酸化膜１４は、半導体基板１の表面から５０ｎｍ〜１００ｎｍ程度突出する。ストレージノード１３もカラー酸化膜１４と同じ高さまで形成される。次に、カラー酸化膜１４およびストレージノード１３上に、例えばＣＶＤ法、ＣＭＰ（chemical mechanical polishing）法等を用いて、パッド絶縁膜４２と同じ高さまでトレンチ上絶縁膜１６が形成される。

なお、この工程は、実際には、複数の工程により構成される。例えば、以下のような工程により実現される。まず、例えば、キャパシタ絶縁膜１２の形成後、キャパシタ絶縁膜１２の高さまでストレージノード１３の材料膜が埋め込まれる。次に、カラー酸化膜１４の材料膜がトレンチ４３の側壁からパッド絶縁膜４２上に形成され、次いでトレンチ４３内の所定の高さまでエッチバックされる。次に、ストレージノード１３の材料膜が、トレンチ４３内からパッド絶縁膜４２上に埋め込まれ、次いで、カラー酸化膜１４と同程度の高さまでエッチバックされる。

次に、図４（ａ）および図４（ｂ）に示すように、例えばリソグラフィー工程、およびＲＩＥ等の異方性エッチングを用いて、素子分離絶縁膜１７用のトレンチが形成される。次に、このトレンチ内に、例えばＣＶＤ法、およびＣＭＰ法等を用いて、素子分離絶縁膜１７の材料膜が埋め込まれる。この結果、素子分離絶縁膜１７が形成される。次に、イオン注入および熱拡散等により、ウェル領域２が形成される。

次に、図５（ａ）および図５（ｂ）に示すように、例えばウェットエッチング等を用いて、パッド絶縁膜４２、シリコン酸化膜４１が除去される。この結果、半導体基板１の表面が露出する。

次に、図６（ａ）および図６（ｂ）に示すように、例えば熱酸化法により、露出した半導体基板１の表面上に、ゲート絶縁膜２１の材料膜２１ａが形成される。次に、半導体基板１上の全面に、ゲート電極２２の材料膜２２ａが、例えばＣＶＤ法等により堆積される。次に、トレンチ上絶縁膜１６および素子分離絶縁膜１７をストッパーとして、ＣＭＰ法により、材料膜２２ａが平坦化される。

次に、図７（ａ）および図７（ｂ）に示すように、半導体基板１上の全面、すなわち材料膜２２ａ上、トレンチ上絶縁膜１６上、素子分離絶縁膜１７上にゲート電極２２の材料膜２２ｂが、例えばＣＶＤ法により形成される。次に、材料膜２２ｂ上の全面に、例えばスパッタリング法により、シリサイド膜２３の材料膜２３ａが形成される。次に、材料膜２３ａ上の全面に、例えばＣＶＤ法により、キャップ絶縁膜２４の材料膜２４ａが形成される。

次に、図８（ａ）および図８（ｂ）に示すように、材料膜２４ａ上にゲート電極のパターンが残存するように形成された開口を有するマスク材（図示せぬ）が形成され、このマスク材を用いたＲＩＥ法等の異方性エッチングにより材料膜２４ａがパターニングされる。この結果、キャップ絶縁膜２４が形成される。次に、マスク材が除去される。次に、キャップ絶縁膜２４をマスクとして用いたＲＩＥ法等の異方性エッチングにより、材料膜２３ａ、２２ａ、２２ｂがパターニングされる。この結果、ゲート電極２２、シリサイド膜２３が形成される。

次に、図９（ａ）および図９（ｂ）に示すように、例えば熱酸化法により、ゲート電極２２の側壁が酸化されることにより、後酸化膜２６が形成される。

次に、図１０（ａ）および図１０（ｂ）に示すように、キャップ絶縁膜２４をマスクとして用いたＲＩＥ法等の異方性エッチングにより、トレンチ上絶縁膜１６の一部、素子分離絶縁膜１７の一部が除去される。このエッチングの条件は、トレンチ上絶縁膜１６の膜厚のばらつきを考慮して、ストレージノード１３上のトレンチ上絶縁膜１６が確実に除去されることにより、ストレージノード１３の上面が露出するように設定される。すなわち、ややオーバーエッチング気味の条件に設定される。このため、トランジスタＴ相互間の素子分離絶縁膜１７の表面に、底部がストレージノード１３の上面より低い位置に位置する溝１８が形成される。

また、このエッチングにより、カラー酸化膜１４の上面が後退する。しかしながら、カラー酸化膜１４が半導体基板１の表面より上記した値程度突出するように形成しておくことにより、カラー酸化膜１４の上面は半導体基板１の表面以下までは後退しない。また、このエッチングの際、材料膜２１ａがパターニングされることにより、ゲート絶縁膜２１が形成される。なお、トランジスタＴのソース／ドレイン拡散層２５をＬＤＤ（lightly doped drain）構造とする場合、この工程のあと、材料膜２４ａをマスクとしたイオン注入により、ソース／ドレインエクステンション層（図示せぬ）が形成される。

次に、図１１（ａ）および図１１（ｂ）に示すように、例えばＣＶＤ法およびエッチバックを用いて、各ゲート構造の側壁上、トレンチ上絶縁膜１６の各側壁上、素子分離絶縁膜１７の溝１８の内壁上、カラー酸化膜１４上、にスペーサ絶縁膜１５が形成される。次に、スペーサ絶縁膜１５およびキャップ絶縁膜２４をマスクとしたイオン注入により、ソース／ドレイン拡散層２５が形成される。

次に、図１２（ａ）および図１２（ｂ）に示すように、選択的エピタキシャル成長により、半導体基板１の表面から成長したシリコン膜が所定の高さまで形成される。半導体基板１上のトランジスタＴの、キャパシタＣと向き合う側の半導体基板１から成長したシリコン膜は、ストレージノード１３上まで延出する。この結果、半導体基板１上のトランジスタＴと、トレンチ上のゲート構造との間は、シリコン膜により埋め込まれる。このシリコン膜に不純物が購入されることにより、接続導電層３１が形成される。

次に、図１（ａ）および図１（ｂ）に示すように、半導体基板１上の全面に例えばＣＶＤ法により層間絶縁膜３２の材料膜が堆積される。この結果、各トランジスタＴ相互間は、この材料膜により埋め込まれる。次に、この材料膜の表面がＣＭＰ法により平坦化されることにより、層間絶縁膜３２が形成される。次に、リソグラフィー工程、およびＲＩＥ等の異方性エッチングを用いて、コンタクト３４のためのコンタクトホールが形成される。次に、コンタクトホールが、例えばアモルファスシリコン等の導電材により埋め込まれることにより、コンタクト３４が形成される。次に、リソグラフィー工程、およびＲＩＥ等の異方性エッチングにより、配線層３３のための配線溝が形成される。次に、配線溝が導電材により埋め込まれることにより、配線層３３が形成される。

本発明の第１実施形態に係る半導体記憶装置によれば、トレンチ４３内のカラー酸化膜１４が、半導体基板１との間で空隙を形成することなく且つ半導体基板１より突出するように設けられる。したがって、接続導電層３１が、トレンチ内で半導体基板１の側壁に接することなく、半導体基板１およびストレージノード１３上に形成される。このため、不純物が、接続導電層３１からトレンチ４３の側壁を介して半導体基板１に侵入することを回避できる。したがって、ソース／ドレイン拡散層より深い位置に不要な拡散層が形成されることを防止することにより、パンチスルー特性が良好なトランジスタを有する半導体記憶装置を実現できる。

また、第１実施形態によれば、半導体基板１の表面が素子分離絶縁膜１７の表面より低い。このため、接続導電層３１がエピタキシャル成長により形成される場合、半導体基板１の側壁からシリコンが成長することを防止できる。したがって、露出している半導体基板１の各側壁上で成長したシリコンの結晶が、相互に接触する可能性を排除できる。

また、第１実施形態によれば、アクティブエリア（例えば図１（ｂ））において、半導体基板１の表面から素子分離絶縁膜１７の側壁に延在するスペーサ絶縁膜１５が設けられる。このようなスペーサ絶縁膜１５が設けられることなくエピタキシャル成長により半導体基板１の表面からシリコン結晶が形成される場合、シリコン結晶にファセット（facet）が形成される場合がある。すなわち、例えば半導体基板１の表面を底辺とする三角形等、半導体基板１の表面と角度を成す面を有するシリコン結晶が形成される。この場合、コンタクト３４の形成が困難となる。これに対して、第１実施形態によれば、スペーサ絶縁膜１５が設けられることにより、ファセットの形成を抑制し、半導体基板１の表面とほぼ平行な上面を有する接続導電層３１を形成することができる。また、カラー酸化膜１４上のスペーサ絶縁膜１５は、製造工程において、例えば半導体基板１の表面の自然酸化膜を除去するための薬液を用いた処理の際、カラー酸化膜１４が後退することを防止する機能等も有する。

（第２実施形態）
第２実施形態は、第１実施形態の半導体記憶装置の製造方法の他の例に関する。図１３（ａ）、図１３（ｂ）は、本発明の第２実施形態に係る半導体記憶装置の断面図である。図１３（ａ）と図１３（ｂ）とは、相互に直交する位置関係を有する。第２実施形態に係る半導体記憶装置は、以下の点を除いて第１実施形態と同じである。すなわち、後述するように、製造工程が第１実施形態と異なるため、図１３（ａ）および図１３（ｂ）に示すように、素子分離絶縁膜１７の溝１８の側壁上、およびトレンチ上絶縁膜１６の側壁上にスペーサ絶縁膜１５が形成されない。

次に、図１４（ａ）および図１４（ｂ）〜図１５（ａ）および図１５（ｂ）、図１７（ａ）および図１７（ｂ）を用いて本発明の第２実施形態に係る半導体記憶装置の製造方法について説明する。図１４（ａ）、図１５（ａ）、図１７（ａ）は、図１３（ａ）と同じ位置の断面における製造工程の一部を順に示している。図１４（ｂ）、図１５（ｂ）、図１７（ｂ）は、図１３（ｂ）と同じ位置の断面における製造工程の一部を順に示している。

まず、第１実施形態の図９までと同じ工程が行われる。次に、図１４（ａ）および図１４（ｂ）に示すように、例えばＣＶＤ法およびエッチバックを用いて、ゲート構造の側壁上にスペーサ絶縁膜１５が形成される。この後、第１実施形態と同様にしてソース／ドレイン拡散層２５が形成される。ソース／ドレイン拡散層２５をＬＤＤ構造とする場合、スペーサ絶縁膜１５の形成に先立ちイオン注入することにより、エクステンション層（図示せぬ）が形成される。

次に、図１５（ａ）および図１５（ｂ）に示すように、例えばＣＶＤ法により、半導体基板１上の全面に、膜厚のストッパー絶縁膜５１が堆積される。ストッパー絶縁膜５１は、後述するゲート構造間の材料膜３２ａを除去する際のストッパーとして機能し、例えばシリコン窒化膜が用いられる。次に、半導体基板１上の全面に、例えばＣＶＤ法により、層間絶縁膜３２の材料膜３２ａが形成される。この結果、各ゲート構造相互間は、材料膜３２ａにより埋め込まれる。次に、ＣＶＤ法、およびＲＩＥ等の異方性エッチングを用いて、材料膜３２ａ上の全面に、マスク材５２が形成される。このマスク材５２は、図１６に示ように、少なくともアクティブエリア（トランジスタＴが形成される領域）の上方に開口５３を有する。図１６において、ＷＬはゲート構造を示している。

次に、図１７（ａ）および図１７（ｂ）に示すように、マスク材５２を用いてＲＩＥ法等の異方性エッチングにより、材料膜３２ａの一部が除去される。次に、材料膜３２ａが除去された領域（開口部）のストッパー絶縁膜５１がエッチングにより除去される。次に、第１実施形態の図１０（ａ）および図１０（ｂ）の工程と同様に、ゲート構造およびスペーサ絶縁膜１５をマスクとして、ストレージノード１３の上面が露出するまでトレンチ上絶縁膜１６の一部、素子分離絶縁膜１７の一部が除去される。なお、図１７（ａ）および図１７（ｂ）に示すようなアクティブエリア以外の素子分離絶縁膜１７上には、層間絶縁膜３２が残存している。

この後の工程に関しては、第１実施形態の図１１（ａ）および図１１（ｂ）〜図１２（ａ）および図１２（ｂ）と同様である。すなわち、図１１（ａ）および図１１（ｂ）と同じ工程により、カラー酸化膜１４の表面上にスペーサ絶縁膜１５が形成される。

次に、図１２（ａ）および図１２（ｂ）と同じく、エピタキシャル成長により接続導電層３１が形成される。なお、この際、材料膜３２ａの開口内を不純物が導入されたポリシリコンによりＣＶＤ法により埋め込み、このポリシリコンを図１３（ａ）および図１３（ｂ）に示す高さまでエッチバックすることにより形成することも可能である。

次に、図１３（ａ）および図１３（ｂ）に示すように、材料膜３２ａの開口内が層間絶縁膜３２の材料膜３２ａにより再度埋め込まれ、表面が平坦化されることにより、層間絶縁膜３２が形成される。次に、第１実施形態と同じ工程により、コンタクト３４、配線層３３が形成される。

第２実施形態によれば、第１実施形態と同じ効果を得られる。

（第３実施形態）
第３実施形態は、第１実施形態の半導体記憶装置の製造方法の他の例に関し、半導体基板１上の全面に接続導電層３１が形成された後に、接続導電層３１の不要な部分が除去される。断面構造は、第２実施形態の図１３（ａ）および図１３（ｂ）と同じである。

次に、図１８（ａ）および図１８（ｂ）〜図２０（ａ）および図２０（ｂ）を用いて本発明の第３実施形態に係る半導体記憶装置の製造方法について説明する。図１８（ａ）、図１９（ａ）、図２０（ａ）は、図１３（ａ）と同じ位置の断面における製造工程の一部を順に示している。図１８（ｂ）、図１９（ｂ）、図２０（ｂ）は、図１３（ｂ）と同じ位置の断面における製造工程の一部を順に示している。

まず、第２実施形態の図１４（ａ）および図１４（ｂ）までと同じ工程が行われる。次に、図１８（ａ）および図１８（ｂ）に示すように、次に、第１実施形態の図１０（ａ）および図１０（ｂ）の工程と同じ工程により、ゲート構造およびスペーサ絶縁膜１５をマスクとして、ストレージノード１３の上面が露出するまでトレンチ上絶縁膜１６の一部、素子分離絶縁膜１７の一部が除去される。次に、例えばＣＶＤ法を用いて、カラー酸化膜１４上に、スペーサ絶縁膜１５が形成される。次に、イオン注入によりソース／ドレイン拡散層２５が形成される。ソース／ドレイン拡散層２５をＬＤＤ構造とする場合、スペーサ絶縁膜１５の形成に先立ちイオン注入することにより、エクステンション層（図示せぬ）が形成される。

次に、図１９（ａ）および図１９（ｂ）に示すように、各ゲート構造の相互間に、例えばＣＶＤ法により、接続導電層３１の材料膜３１ａが埋め込まれる。この材料膜３１ａとして、例えば導電性のポリシリコンが用いられる。次に、この材料膜３１ａが、図１３（ａ）および図１３（ｂ）に示す所定の高さまでエッチバックされる。

次に、図２０（ａ）および図２０（ｂ）に示すように、半導体基板１上の全面に、マスク材６１が形成される。マスク材６１は、図２１に示すように、少なくとも接続導電層３１が形成される予定の領域上に残存するパターンを有する。次に、マスク材６１をマスクとして、材料膜３１ａが、ＲＩＥ法等の異方性エッチングを用いて除去される。この結果、接続導電層３１が形成される。この後の工程に関しては、第２実施形態と同じである。

第３実施形態に係る半導体記憶装置によれば、第１実施形態と同じ効果を得られる。

（第４実施形態）
第４実施形態では、カラー酸化膜１４上にスペーサ絶縁膜１５が設けられない。図２２（ａ）および図２２（ｂ）は、本発明の第４実施形態に係る半導体記憶装置の断面図である。図２２（ａ）および図２２（ｂ）に示すように、カラー酸化膜１４上には、スペーサ絶縁膜１５が設けられることなく接続導電層３１が直接設けられる。その他の部分に関しては、第２、第３実施形態と同じである。

図２２（ａ）および図２２（ｂ）に示す半導体記憶装置の製造方法は、以下の点を除いて第２実施形態または第３実施形態と同じである。すなわち、第２実施形態においては、図１７（ａ）および図１７（ｂ）に示す工程の後、スペーサ絶縁膜１５が形成される工程が省略される。また、第３実施形態においては、図１８（ａ）および図１８（ｂ）に示す工程の際、スペーサ絶縁膜１５が形成される工程が省略される。その他の工程に関しては、第２、第３実施形態と同じである。

第４実施形態によれば、第１実施形態と同じ効果を得られる。また、第４実施形態によれば、第１実施形態中のスペーサ絶縁膜１５により得られる効果を得られないが、接続導電層３１とソース／ドレイン拡散層２５とが接する面積は、第１実施形態の場合より大きい。したがって、この部分における抵抗値を減少させることができる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明の第１実施形態に係る半導体記憶装置の断面図。 図１の半導体記憶装置の製造工程の一部を示す断面図。 図２に続く工程を示す断面図。 図３に続く工程を示す断面図。 図４に続く工程を示す断面図。 図５に続く工程を示す断面図。 図６に続く工程を示す断面図。 図７に続く工程を示す断面図。 図８に続く工程を示す断面図。 図９に続く工程を示す断面図。 図１０に続く工程を示す断面図。 図１１に続く工程を示す断面図。 本発明の第２実施形態に係る半導体記憶装置の断面図。 図１３の半導体記憶装置の製造工程の一部を示す断面図。 図１４に続く工程を示す断面図。 第２実施形態の製造工程で用いられるマスクの平面図。 図１４に続く工程を示す断面図。 本発明の第３実施形態に係る半導体記憶装置の製造工程の一部を示す断面図。 図１８に続く工程を示す断面図。 図１９に続く工程を示す断面図。 第３実施形態の製造工程で用いられるマスクの平面図。 本発明の第４実施形態に係る半導体記憶装置の断面図。 半導体記憶装置の従来の製造工程の一部を示す断面図。 図２３に続く工程を示す断面図。

符号の説明

１…半導体基板、２…ウェル領域、１１…拡散層、１２…キャパシタ絶縁膜、１３…ストレージノード、１４…カラー酸化膜、１５…スペーサ絶縁膜、１６…トレンチ上絶縁膜、１７…素子分離絶縁膜、１８…溝、２１…ゲート絶縁膜、２２…ゲート電極、２３…シリサイド膜、２４…キャップ絶縁膜、２５…ソース／ドレイン拡散層、２６…後酸化膜、２１ａ、２２ａ、２２ｂ、２３ａ、２４ａ、３１ａ、３２ａ…材料膜、３１…接続導電層、３２…層間絶縁膜、３３…配線層、３４…コンタクト、４１…シリコン酸化膜、４２…パッド絶縁膜、４３…トレンチ、５１…ストッパー絶縁膜、５２、６１…マスク材、５３…開口、Ｃ…キャパシタ、Ｔ…ＭＯＳトランジスタ。

Claims (5)

1. 半導体基板と、
   前記半導体基板内に形成されたトレンチの内面上に配設され、且つ上面が前記半導体基板の表面の高さ以上の高さに位置する第１絶縁膜と、
   前記トレンチ深部周囲の前記半導体基板内に形成された拡散層と、
   前記第１絶縁膜を介して前記トレンチ内に埋め込まれた第１導電膜と、
   前記半導体基板の表面上のゲート絶縁膜上に配設されたゲート電極と、
   前記ゲート電極下のチャネル領域を挟むように前記半導体基板の表面に形成されたソース／ドレイン拡散層と、
   前記第１導電膜上、前記第１絶縁膜上、および前記ソース／ドレイン拡散層のいずれか一方の上に延在する第２導電膜と、
   を具備することを特徴とする半導体記憶装置。
2. 前記第１絶縁膜は、前記トレンチ内で前記半導体基板の側面を露出させることなく前記トレンチの内面上に配設されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２導電膜は、前記半導体基板の側面に接することなく配設されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１導電膜の上面は、前記半導体基板の表面の高さ以上の高さに位置することを特徴とする請求項１に記載の半導体記憶装置。
5. 半導体基板内に形成された溝内に、上面が前記半導体基板の表面以上の第１高さを有する第１絶縁膜と、前記溝内に埋め込まれた第１導電膜と、を有するキャパシタを形成する工程と、
   前記溝の上方において前記第１絶縁膜と前記第１導電膜上に第２絶縁膜を形成する工程と、
   前記半導体基板上に、ゲート電極と、前記ゲート電極の下のチャネル領域を挟むように前記半導体基板の表面に形成されたソース／ドレイン拡散層と、を有するトランジスタを形成する工程と、
   前記第２絶縁膜を一部除去することにより、前記第１導電膜の上面を露出させる工程と、
   前記露出された前記第１導電膜上、および前記ソース／ドレイン拡散層の一方の上に延在する接続導電層を形成する工程と、
   を具備することを特徴とする半導体記憶装置の製造方法。

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