KR102269228B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에 있어서, 기판 상에 소자 분리막에 의해 서로 이격된 복수의 액티브 패턴들을 형성한다. 액티브 패턴들을 관통하여 소자 분리막 내로 연장되며, 액티브 패턴들 각각을 중앙부 및 중앙부에 대향하는 외곽부로 구분시키는 게이트 구조물을 형성한다. 소자분리막 상면 상에 노출되는 액티브 패턴들 각각의 돌출부를 형성한다. 돌출부를 실리사이드로 변환하여 액티브 패턴들 각각의 중앙부에 제1 실리사이드 오믹 패드를 형성하고, 액티브 패턴들 각각의 외곽부에 제2 실리사이드 오믹 패드를 형성한다. 제1 실리사이드 오믹 패드와 전기적으로 연결되는 도전라인 구조물을 형성한다. 제2 실리사이드 오믹 패드와 전기적으로 연결되는 도전 콘택을 형성한다. 도전 콘택과 전기적으로 연결되는 데이터 저장부를 형성한다.

Description

반도체 장치의 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 매립 게이트를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
디램(Dynamic Random Access Memory) 장치와 같은 반도체 장치가 고도로 집적화되고 대용량화됨에 따라, 배선, 콘택 등과 같은 도전성 구조물들 사이의 간격이 좁아지고 종횡비가 증가할 수 있다. 이에 따라, 상기의 도전성 구조물들의 물리적 불량이 발생할 수 있고, 상기 콘택의 접촉 면적이 감소하면서 콘택 저항이 증가할 수 있다.
따라서, 고집적화에 대응하여, 전기적 특성 및 기계적 특성의 열화 없이 상기 도전성 구조물들을 형성하는 방법이 개발될 필요가 있다.
본 발명의 일 과제는 전기적 특성 및 기계적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 일 과제는 전기적 특성 및 기계적 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 기판 상에 소자 분리막에 의해 서로 이격된 복수의 액티브 패턴들을 형성한다. 상기 액티브 패턴들을 관통하여 상기 소자 분리막 내로 연장되며, 상기 액티브 패턴들 각각을 중앙부 및 상기 중앙부에 대향하는 외곽부로 구분시키는 게이트 구조물을 형성한다. 상기 소자분리막 상면 상에 노출되는 상기 액티브 패턴들 각각의 돌출부를 형성한다. 상기 돌출부를 실리사이드로 변환하여 상기 액티브 패턴들 각각의 상기 중앙부에 제1 실리사이드 오믹 패드를 형성하고, 상기 액티브 패턴들 각각의 상기 외곽부에 제2 실리사이드 오믹 패드를 형성한다. 상기 제1 실리사이드 오믹 패드와 전기적으로 연결되는 도전라인 구조물을 형성한다. 상기 제2 실리사이드 오믹 패드와 전기적으로 연결되는 도전 콘택을 형성한다, 상기 도전 콘택과 전기적으로 연결되는 데이터 저장부를 형성한다,
예시적인 실시예들에 있어서, 상기 제1 및 제2 실리사이드 오믹 패드들은 금속 실리사이드 또는 탄소가 도핑된 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴들 내에 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역이 형성될 수 있다. 상기 제1 소오스/드레인 영역은 상기 액티브 패턴들 각각의 상기 중앙부에 형성되고, 상기 제2 소오스/드레인 영역은 상기 액티브 패턴들 각각의 상기 외곽부에 형성될 수 있다. 상기 제1 실리사이드 오믹 패드는 상기 제1 소오스/드레인 영역과 접촉하며, 상기 제2 실리사이드 오믹 패드는 상기 제2 소오스/드레인 영역과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 실리사이드 오믹 패드와 상기 제2 실리사이드 오믹 패드를 형성함에 있어서, 상기 소자 분리막의 일부를 리세스하여 상기 소자 분리막 상에 노출되는 상기 액티브 패턴의 상기 돌출부를 형성할 수 있다. 상기 돌출부 상에 금속막을 형성할 수 있다. 상기 돌출부와 상기 금속막 사이의 반응을 통해 상기 돌출부를 금속 실리사이드로 변환시켜, 상기 액티브 패턴의 상기 중앙부 및 상기 외곽부에 각각 상기 제1 실리사이드 오믹 패드 및 상기 제2 실리사이드 오믹 패드를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물들을 형성함에 있어, 상기 액티브 패턴들 각각을 관통하며 인접한 상기 소자 분리막으로 연장되는 서로 이격된 트렌치들을 형성할 수 있다. 상기 액티브 패턴의 상기 트렌치들의 내벽에 게이트 절연막을 형성할 수 있다. 상기 게이트 절연막이 형성된 상기 트렌치들을 채우도록 순차적으로 적층된 게이트 전극들과 게이트 마스크 패턴들을 형성할 수 있다. 하나의 상기 액티브 패턴을 2개의 상기 게이트 구조물들이 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인 구조물 및 상기 도전 라인 구조물은 각각 서로 교차하는 제1 방향 및 제2 방향으로 연장될 수 있다. 상기 액티브 패턴은 상기 제1 방향 및 상기 제2 방향과 소정의 각도로 경사진 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 실리사이드 오믹 패드들 각각은 상기 소자 분리막 상면 상으로 확장되어 상기 액티브 패턴의 폭보다 큰 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 실리사이드 오믹 패드들 각각의 저면은 상기 소자 분리막의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 및 제2 실리사이드 오믹 패드들을 덮는 캡핑막을 형성할 수 있다. 상기 캡핑막을 부분적으로 제거하여 상기 제1 실리사이드 오믹 패드를 노출시키는 그루브를 형성할 수 있다. 상기 그루브 내에 상기 도전 라인 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 라인 구조물을 덮는 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 층간 절연막을 부분적으로 제거하여 상기 제2 실리사이드 오믹 패드를 노출시키는 콘택 홀을 형성할 수 있다. 상기 콘택 홀 내에 상기 제2 실리사이드 오믹 패드와 전기적으로 연결되는 상기 도전 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 데이터 저장부는 커패시터 또는 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조체를 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 기판 상에 소자 분리막에 의해 서로 이격되는 복수의 액티브 패턴들을 형성한다. 상기 액티브 패턴들을 관통하며 상기 소자 분리막 내로 연장되는 게이트 구조물들을 형성한다. 상기 소자 분리막을 리세스하여 상기 액티브 패턴들의 상부를 노출시킨다. 상기 소자 분리막 상에 상기 액티브 패턴들을 덮는 금속막을 형성한다. 상기 금속막과 상기 액티브 패턴의 상기 상부를 반응시켜 상기 상부를 실리사이드 오믹 패드로 변환시킨다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성함에 있어, 상기 액티브 패턴 및 상기 소자 분리막 내에 트렌치를 형성할 수 있다. 상기 액티브 패턴의 상기 트렌치의 내벽에 게이트 절연막을 형성할 수 있다. 상기 게이트 절연막이 형성된 상기 트렌치를 채우도록 순차적으로 적층된 게이트 전극과 게이트 마스크 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴의 상기 상부에 탄소를 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴의 상기 상부를 상기 실리사이드 오믹 패드로 변환시킴에 있어, 상기 탄소가 도핑된 상기 액티브 패턴의 상기 상부와 상기 금속막을 반응시킬 수 있다.
예시적인 실시예들에 있어서, 상기 금속막을 형성하기 전에, 상기 액티브 패턴의 상기 상부를 선택적으로 에피텍셜 성장시켜 상기 상부의 크기를 확장시킬 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴의 상기 상부는 상기 소자 분리막의 상면 상으로 확장될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는 소자 분리막이 형성된 기판, 상기 기판으로부터 돌출되며 상기 소자 분리막에 의해 한정되어 서로 이격된 복수의 액티브 패턴들, 상기 액티브 패턴들을 관통하며상기 소자 분리막 내로 연장하는 게이트 구조물들, 및 상기 액티브 패턴 각각의 상부에 형성되며, 상기 소자 분리막의 상면으로부터 돌출되고, 상기 게이트 구조물들에 의해 제1 실리사이드 오믹 패드 및 제2 실리사이드 오믹 패드로 구분되는 실리사이드 오믹 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 실리사이드 오믹 패드는 금속 실리사이드 또는 탄소가 도핑된 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 실리사이드 오믹 패드와 접촉하며 상기 게이트 구조물과 교차하는 방향으로 연장되는 도전라인 구조물, 및 상기 제2 실리사이드 오믹 패드와 전기적으로 연결되는 데이터 저장부를 더 포함할 수 있다.
전술한 본 발명의 예시적인 실시예들에 따르면, 액티브 패턴 내부에 게이트 구조물을 형성하고, 상기 액티브 패턴 주위의 소자 분리막을 부분적으로 제거하여 상기 액티브 패턴의 상부를 노출시킬 수 있다. 이후, 상기 액티브 패턴 및 상기 게이트 구조물을 덮는 금속막을 형성하고, 상기 금속막과 상기 액티브 패턴의 상부를 열처리를 통해 반응시켜, 저저항 금속 실리사이드를 포함하는 오믹 패드를 형성할 수 있다.
상기 오믹 패드는 상기 금속막을 상기 액티브 패턴, 상기 소자 분리막 및 상기 게이트 구조물 상에 전체적으로 형성한 후, 상기 금속막과 상기 액티브 패턴 사이의 선택적인 반응을 통해 자기 정렬 방식으로 형성될 수 있다. 따라서, 오정렬 및 다른 구조물들의 식각 손상 등의 발생 없이 콘택 저항 감소를 위한 저저항 패턴을 형성할 수 있다.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 3 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 각각 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 예시적인 데이터 저장부를 나타내는 단면도이다.
도 12 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 22 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들에 대해 상세히 설명한다. 상기 도면들에 있어서, 기판 상면에 평행하며 서로 실질적으로 수직한 두 방향을 제1 방향 및 제2 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하게 적용될 수 있다.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 예를 들면, 도 1 및 도 2는 매립 게이트 를 포함하는 매립 셀 어레이 트랜지스터(buried cell array transistor: BCAT) 구조의 반도체 장치를 도시하고 있다.
도 2는 도 1에 표시된 I-I' 라인, II-II' 라인, III-III' 라인, 및 IV-IV' 라인 방향을 따라 절단한 서브 단면도들을 포함하고 있다.
상기 반도체 장치는 기판(100), 액티브 패턴들(105) 및 액티브 패턴(105) 상부를 관통하여 소자 분리막(102) 내로 연장하는 게이트 구조물들(118)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
액티브 패턴(105)은 소자 분리막(102)에 의해 한정된 섬(island) 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴(105)은 상기 제1 방향 또는 상기 제2 방향에 소정의 각도로 경사진 사선 방향으로 연장될 수 있다. 또한, 복수의 액티브 패턴들(105)이 상기 제1 및 제2 방향을 따라 형성될 수 있다. 액티브 패턴들(105)의 상기의 배열 형태에 의해, 이웃하는 액티브 패턴들(105) 사이의 소정의 이격 거리를 확보하면서 기판(100)의 단위 면적당 액티브 패턴들(105)의 밀집도를 향상시킬 수 있다.
소자 분리막(102)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
게이트 구조물(118)은 액티브 패턴들(105) 및 소자 분리막(102) 상부를 관통하며 상기 제1 방향을 따라 연장될 수 있다. 또한, 복수의 게이트 구조물들(118)이 상기 제2 방향을 따라 배치될 수 있다.
게이트 구조물(118)은 액티브 패턴(105) 에 매립된 형상을 가질 수 있다. 예를 들면, 게이트 구조물(118)은 액티브 패턴(105) 에 형성된 게이트 트렌치(110)를 채울 수 있다.
게이트 구조물(118)은 게이트 트렌치(110)의 저면으로부터 순차적으로 적층된 게이트 절연막(112), 게이트 전극(114) 및 게이트 마스크 패턴(116)을 포함할 수 있다. 예를 들면, 게이트 절연막(112)은 게이트 트렌치(110)에 의해 노출된 액티브 패턴(105)의 표면 상에 형성되고, 게이트 전극(114)은 게이트 절연막(112) 상에 형성되어 게이트 트렌치(110)의 저부를 채울 수 있다. 게이트 마스크 패턴(116)은 게이트 절연막(112) 및 게이트 전극(114) 상에 배치되어 게이트 트렌치(110)의 상부를 캡핑할 수 있다.
게이트 절연막(112)은 예를 들면, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 게이트 전극(114)은 예를 들면, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등과 같은 금속 질화물, 및/또는 탄탈륨, 알루미늄 또는 텅스텐과 같은 금속을 포함할 수 있다. 게이트 마스크 패턴(116)은 예를 들면, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 하나의 액티브 패턴(105)을 2 개의 게이트 구조물들(118)이 관통하며 연장될 수 있다. 이에 따라, 액티브 패턴(105)의 상부는 상기 2 개의 게이트 구조물들(118)에 의해 중앙부 및 2 개의 외곽부 혹은 단부로 구분될 수 있다.
액티브 패턴(105) 상에는 실리사이드 오믹 패드(ohmic pad)(130)가 형성될 수 있다. 실리사이드 오믹 패드(130)의 상면은 소자 분리막(102)의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예들에 따르면, 실리사이드 오믹 패드(130)는 저항이 감소된 금속 실리사이드를 포함할 수 있다. 예를 들면, 실리사이드 오믹 패드(130)는 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 백금 실리사이드(PtSi) 또는 몰리브덴 실리사이드(MoSi) 등을 포함할 수 있다. 일부 실시예들에 있어서, 실리사이드 오믹 패드(130)는 탄소가 도핑된 금속 실리사이드를 포함할 수 있다.
실리사이드 오믹 패드(130)는 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b)를 포함할 수 있다. 제1 실리사이드 오믹 패드(130a)는 액티브 패턴(105)의 상기 중앙부에 형성될 수 있으며, 제2 실리사이드 오믹 패드(130b)는 액티브 패턴(105)의 상기 외곽부 혹은 양 단부에 형성될 수 있다. 일부 실시예에 따르면, 실리사이드 오믹 패드(130)는 액티브 패턴(130)의 상면 상에서 소자 분리막(102)의 상면 상으로 확장될 수 있다.
액티브 패턴(105)에 매립된 게이트 구조물(118)의 일부는 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b)에 의해 사이에 위치할 수 있다. 예들 들면, 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b)는 게이트 구조물(118)의 게이트 마스크 패턴(116)의 측벽 일부와 접촉할 수 있다.
실리사이드 오믹 패드들(130)과 인접한 액티브 패턴(105) 상부에는 소오스/드레인(source/drain) 영역이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b)와 인접한 액티브 패턴(105) 상부에 각각 제1 소오스/드레인 영역(119a) 및 제2 소오스/드레인 영역(119b)이 형성될 수 있다. 예를 들면, 상기 소오스/드레인 영역들은 n형 또는 p형 불순물을 포함할 수 있다.
소자 분리막(102) 상에는 캡핑막(140)이 형성될 수 있다. 캡핑막(140)은 실리사이드 오믹 패드들(130) 및 게이트 구조물들(118)을 덮을 수 있다. 캡핑막(140)은 예를 들면, 실리콘 질화물과 같은 절연물질을 포함할 수 있다.
도 3 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 3 내지 도 8은 각각 도 1에 표시된 I-I' 라인, II-II' 라인, III-III' 라인, 및 IV-IV' 라인 방향을 따라 절단한 서브 단면도들을 포함하고 있다. 예를 들면, 도 3 내지 8은 도 1 및 도 2에 도시된 반도체 장치의 제조 방법을 도시하고 있다.
도 3을 참조하면, 기판(100) 상부에 소자 분리막(102) 및 액티브 패턴들(105)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(102) 및 액티브 패턴(105)은 얕은 트렌치 소자 분리(Shallow trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 기판(100) 상면 상에 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 이방성 식각 공정을 통해 기판(100) 상부를 제거하여 소자 분리 트렌치(101)를 형성할 수 있다.
이후, 소자 분리 트렌치(101)을 채우는 절연막을 기판(100) 및 하드 마스크 상에 형성할 수 있다. 이어서 상기 절연막 및 상기 하드 마스크를 액티브 패턴(105)의 상면이 노출될 때까지 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화하여 소자 분리막(102)을 형성할 수 있다. 소자 분리막은 예를 들면, 실리콘 산화물을 사용하여 형성될 수 있다.
소자 분리막 (102)이 형성됨에 따라, 소자 분리막(102)에 의해 서로 이격된 복수의 액티브 패턴들(105)이 형성될 수 있다. 도 1에 도시된 바와 같이, 각 액티브 패턴(105)은 상기 제1 방향 또는 상기 제2 방향에 소정의 각도로 경사진 사선 방향으로 연장될 수 있다. 또한, 복수의 액티브 패턴들(105)이 상기 제1 및 제2 방향을 따라 형성될 수 있다.
도 4를 참조하면, 액티브 패턴들(105) 내부에 매립되어 연장되는 게이트 구조물(118)을 형성할 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(102) 및 액티브 패턴들(105)의 상부를 식각하여 게이트 트렌치(110)를 형성할 수 있다. 예를 들면, 게이트 트렌치(110)는 소자 분리막(102) 및 액티브 패턴들(105)의 상부를 관통하며, 상기 제1 방향을 따라 연장될 수 있다. 또한, 복수의 게이트 트렌치들(110)이 상기 제2 방향을 따라 형성될 수 있다.
예시적인 실시예들에 따르면, 하나의 액티브 패턴(105)에 2 개의 게이트 트렌치들(110)이 형성될 수 있다.
이후, 게이트 트렌치(110)의 내벽 상에 게이트 절연막(112)을 형성할 수 있다. 예를 들면, 게이트 절연막(112)은 게이트 트렌치(110)에 의해 노출된 액티브 패턴(105)의 표면에 대해 열산화 공정을 수행하여 형성될 수 있다. 게이트 절연막(112)은 액티브 패턴(105)의 상기 표면 상에 예를 들면, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 형성될 수도 있다.
게이트 절연막(112) 상에 게이트 트렌치(110)를 채우는 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 액티브 패턴(105)의 상면이 노출될 때까지 상기 게이트 도전막을 평탄화하고, 에치-백(etch-back) 공정을 통해 게이트 트렌치(110) 내부에 형성된 게이트 절연막(112) 및 상기 게이트 도전막의 일부를 부분적으로 제거할 수 있다. 이에 따라, 게이트 트렌치(110)의 저부를 채우며, 게이트 절연막(112) 상에 배치되는 게이트 전극(114)을 형성할 수 있다.
상기 게이트 도전막은 예를 들면, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물 등과 같은 금속 질화물, 및/또는 탄탈륨, 알루미늄, 또는 텅스텐과 같은 금속을 포함할 수 있다. 상기 게이트 도전막은 예를 들면, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 스퍼터링(sputtering) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 또는 CVD 공정 등을 통해 형성될 수 있다.
게이트 절연막(112) 및 게이트 전극(114) 상에 게이트 트렌치(110)의 나머지 부분을 채우는 마스크 막을 형성한 후, 상기 마스크 막의 상부를 평탄화하여 게이트 마스크 패턴(116)을 형성할 수 있다. 상기 마스크 막은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정을 통해 형성될 수 있다.
이에 따라, 게이트 트렌치(110) 내부에 순차적으로 적층된 게이트 절연막(112), 게이트 전극(114) 및 게이트 마스크 패턴(116)을 포함하는 게이트 구조물(118)이 형성될 수 있다.
상술한 게이트 트렌치(110)의 배열 형태에 따라, 게이트 구조물(118)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수로 형성될 수 있다. 게이트 구조물(118)은 액티브 패턴(105)의 상부에 매립된 구조를 가지며, 액티브 패턴(105)의 상면은 2 개의 게이트 구조물들(118) 사이의 중앙부, 및 상기 2 개의 게이트 구조물들(118) 각각을 사이에 두고, 상기 중앙부와 대향하는 외곽부 또는 단부들로 구분될 수 있다.
게이트 구조물들(118)과 인접한 액티브 패턴(105)에 이온 주입 공정을 통해 제1 소오스/드레인 영역(119a) 및 제2 소오스/드레인 영역(119b)을 형성할 수 있다. 예를 들면, 액티브 패턴(105)의 중앙부에 제1 소오스/드레인 영역(119a)가 형성되고, 액티브 패턴(105)의 외곽부(예를 들면, 양 단부들)에 제2 소오스/드레인 영역(119b)이 형성될 수 있다.
도 5를 참조하면, 소자 분리막(102)을 리세스하여 액티브 패턴들(105)의 상부를 노출시킬 수 있다. 이에 따라, 소자 분리막(102) 상면 상에 노출된 액티브 패턴들(105)의 각각의 돌출부(107)가 형성될 수 있다. 또한, 액티브 패턴들(105)의 돌출부(107)에 포함된 제1 및 제2 소오스/드레인 영역들(119a, 119b)이 노출될 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(102)의 일부를 예를 들면, 에치-백 공정을 통해 제거하여 액티브 패턴들(105)의 상기 상부를 노출시킴으로써 돌출부들(107)을 형성할 수 있다. 이에 따라, 인접하는 돌출부들(107)의 사이에 리세스 영역(120)이 형성될 수 있다.
리세스 영역(120)이 형성됨에 따라, 게이트 구조물(118)도 부분적으로 노출될 수 있다. 예를 들면, 리세스 영역(120)에 의해 게이트 마스크 패턴(116)의 측벽이 노출될 수 있다.
도 6을 참조하면, 리세스 영역(120)에 의해 노출된 소자 분리막(102)의 상면, 돌출부들(107)의 표면들 및 게이트 구조물(118)의 표면들 상에 금속막(125)을 형성할 수 있다. 금속막(125)은 리세스 영역(120)을 채우며 돌출부들(107) 및 게이트 구조물들(118)을 커버할 수 있다.
예시적인 실시예들에 따르면, 금속막(125)은 액티브 패턴들(105)의 각각의 돌출부(107)와 실리사이데이션(silicidation) 반응성이 높은 물질을 사용하여 형성될 수 있다. 예를 들면, 금속막(125)은 텅스텐, 니켈, 코발트, 티타늄, 몰리브덴 또는 백금을 사용하여 형성될 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 금속막(125)은 예를 들면, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 금속막(125)을 형성하기 전에 돌출부들(107)에 탄소를 도핑할 수 있다. 예를 들면, 메틸 실란(SiH3CH3),메탄(CH4)또는 에탄(C2H6)과 같은 탄소 함유 가스를 사용한 이온 주입 공정을 통해 돌출부들(107)에 탄소를 도핑할 수 있다. 이에 따라, 돌출부(107)는 예를 들면, 실리콘 탄화물을 포함할 수 있다.
도 7을 참조하면, 금속막(125) 및 돌출부들(107)을 반응시켜 저저항을 갖는 실리사이드 오믹 패드들(130)을 형성할 수 있다.
예시적인 실시예들에 따르면, 어닐링(annealing) 공정과 같은 열처리 공정에 의해 금속막(125) 및 돌출부(107) 사이에 실리사이데이션 반응이 일어날 수 있다. 이에 따라, 돌출부(107)는 실리사이드로 변환될 수 있다, 예를 들면, 돌출부(107)는 금속 실리사이드를 포함하는 실리사이드 오믹 패드(130)로 변환될 수 있다. 일부 실시예들에 따르면, 실리사이드 오믹 패드(130)는 소자 분리막(102)의 상면 상으로 확장될 수 있다.
예를 들면, 금속막(125)이 텅스텐, 니켈 또는 코발트를 포함하는 경우, 실리사이드 오믹 패드(130)는 각각 텅스텐 실리사이드, 니켈 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
실리사이드 오믹 패드(130)는 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b)로 구분될 수 있다. 예를 들면, 2 개의 게이트 구조물들(118) 사이의 제1 소오스/드레인 영역(119a)이 형성된 돌출부(107)의 중앙부는 제1 실리사이드 오믹 패드(130a)로 변환될 수 있다. 제2 소오스/드레인 영역(119b)이 형성된 돌출부(107)의 단부들은 제2 실리사이드 오믹 패드(130b)로 변환될 수 있다. 액티브 패턴(105)에 매립된 게이트 구조물들(118)의 상부는 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b)에 의해 샌드위치된 형상을 가질 수 있다. 제1 실리사이드 오믹 패드(130a)는 제1 소오스/드레인 영역(119a)과 접촉하고, 제2 실리사이드 오믹 패드(130b)는 제2 소오스/드레인 영역(119b)과 접촉할 수 있다.
예시적인 실시예들에 따르면, 돌출부(107)와 미반응된 금속막(125)의 잔류 부분은 선택적으로 제거될 수 있다. 예를 들면, 금속막(125)의 상기 잔류 부분은 금속 물질에 식각 선택비를 갖는 식각액을 이용하는 습식 식각 공정을 통해 제거될 수 있다. 상기 식각액은 예를 들면, 과산화수소와 같은 퍼옥사이드(peroxide) 또는 황산, 인산과 같은 산 용액을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일 실시예에 있어서, 상술한 바와 같이 돌출부(107)에 탄소가 도핑된 경우, 실리사이드 오믹 패드(130)는 탄소가 도핑된 금속 실리사이드를 포함할 수 있다. 예를 들면, 탄소 원자들은 실리콘 원자 및 금속 원자의 결합 사이에 게재되어 상기 금속 실리사이드 성분이 불균일하게 확산되거나 성장되는 것을 억제할 수 있다. 이에 따라, 실리사이드 오믹 패드(130)가 돌출부(107) 아래의 액티브 패턴(105) 부분까지 불균일하게 확장되는 것을 방지할 수 있다.
도 8을 참조하면, 소자 분리막(102) 상에 실리사이드 오믹 패드들(130) 및 게이트 구조물들(118)을 덮는 캡핑막(140)을 형성할 수 있다. 캡핑막(140)은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정을 통해 형성될 수 있다.
상술한 예시적인 실시예들에 있어서, 실리사이드 오믹 패드들(130)은 BCAT 구조의 상기 반도체 장치 상에 형성되는 추가적인 도전성 구조물이 안착되거나 소오스/드레인 영역들(119a, 119b)과 전기적으로 연결되는 콘택 영역으로 제공될 수 있다.
비교예에 있어서, 상기 콘택 영역을 형성하기 위해 상기 소오스/드레인 영역들이 형성된 액티브 패턴을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 부분적으로 식각하여 상기 액티브 패턴을 노출시키는 콘택 홀을 형성할 수 있다. 이후, 상기 콘택 홀에 도핑된 폴리실리콘을 채워서 오믹 패턴을 형성하는 방법을 고려할 수 있다.
그러나, 이 경우 저저항의 오믹 패턴을 형성하기 위해 고농도 폴리실리콘을 미세한 홀에 증착시키는 것이 용이하지 않고, 상기 오믹 패턴 내부에 보이드와 같은 불량이 발생할 수 있다. 또한, 상기 반도체 장치의 집적도가 증가할수록, 상기 콘택 홀 또는 오믹 패턴의 오정렬 문제가 발생할 수 있다.
그러나 예시적인 실시예들에 따르면, 실리사이드 오믹 패드(130)는 금속막(125)을 전체적으로 형성하고, 액티브 패턴과의 선택적인 반응을 통해 자기 정렬 방식으로 형성될 수 있다. 따라서, 오정렬 및 다른 구조물들의 식각 손상 등의 발생 없이 저저항을 갖는 상기 콘택 영역을 형성할 수 있다. 추가적으로, 오믹 패드(130)는 금속 실리사이드를 포함하므로, 도핑된 폴리실리콘을 포함하는 상기 오믹 패턴에 비해 낮은 저항을 가질 수 있다.
도 9 및 도 10은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 도 11은 예시적인 실시예들에 따른 반도체 장치의 예시적인 데이터 저장부를 나타내는 단면도이다.
도 10은 도 9에 표시된 I-I' 라인 및 V-V' 라인방향을 따라 절단한 서브 단면도들을 포함하고 있다. 설명의 편의를 위해 도 9에서는 소자 분리막(102) 및 실리사이드 오믹 패드들(130a, 130b), 게이트 마스크 패턴(116) 및 도전라인 구조물(165)이 도시되고 나머지 구성들의 도시는 생략되었다.
예를 들면, 도 9 및 도 10은 도 1 및 도 2에 도시된 BCAT 구조를 포함하는 메모리 장치를 도시하고 있다. 따라서, 도 1 및 도 2를 참조로 설명한 구성 및/또는 구조들에 대한 상세한 설명은 생략한다.
도 9 및 도 10을 참조하면, 상기 반도체 장치는 액티브 패턴(105) 상부에 형성된 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b)와 각각 전기적으로 연결되는 도전라인 구조물(165) 및 도전 콘택(175)을 포함할 수 있다. 따라서, 하나의 액티브 패턴(105)의 양 단부 상에는 2개의 도전 콘택들(175)이 배치되며, 액티브 패턴(105)의 중앙부 상에는 도전 콘택들(175) 사이에서 연장되는 도전라인 구조물(165)이 배치될 수 있다. 각 도전 콘택(175) 상에 데이터 저장부 (187)가 배치될 수 있다.
도전라인 구조물(165)은 상기 제2 방향으로 연장하며 복수의 제1 실리사이드 오믹 패드들(130a)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 도전라인 구조물(165)은 별도의 연결 콘택 없이 제1 실리사이드 오믹 패드들(130a)과 직접 접촉할 수 있다. 도전라인 구조물(165)은 예를 들면, 상기 반도체 장치가 디램 장치일 경우 비트라인으로 제공될 수 있다. 일부 실시예들에 따르면, 도전라인 구조물(165)은 공통 소오스 라인(common source line: CSL)으로 제공될 수 있다.
도전라인 구조물(165)은 제1 실리사이드 오믹 패드(130a)로부터 순차적으로 적층되는 제1 도전막 패턴(152), 배리어 도전막 패턴(156) 및 제2 도전막 패턴(158)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 도전막 패턴(152)은 도핑된 폴리실리콘을 포함할 수 있다. 배리어 도전막 패턴(156)은 금속 질화물 또는 금속 실리사이드 질화물을 포함할 수 있다. 예를 들면, 배리어 도전막 패턴(156)은 티타늄 질화물(TiN), 티타늄 실리사이드 질화물(TiSiN), 탄탈륨 질화물(TaN) 또는 탄탈륨 실리사이드 질화물(TaSiN)을 포함할 수 있다. 제2 도전막 패턴(158)은 예를 들면, 텅스텐 또는 구리와 같은 금속을 포함할 수 있다. 일부 실시예들에 따르면, 도전라인 구조물(165)은 제1 도전막 패턴(152) 없이 베리어 도전막 패턴(156)과 제2 도전막 패턴(158)을 포함할 수 있다.
일부 실시예들에 있어서, 도전라인 구조물(165)은 제2 도전막 패턴(158) 상에 배치된 마스크 패턴(160)을 더 포함할 수 있다. 마스크 패턴(160)은 예를 들면, 실리콘 질화물을 포함할 수 있다.
도전라인 구조물(165)의 측벽 상에는 스페이서(167)가 형성될 수 있다. 스페이서(167)에 의해 도전라인 구조물(165) 및 인접하는 도전 콘택(175) 사이의 절연성이 확보될 수 있다.
예시적인 실시예들에 따르면, 제1 실리사이드 오믹 패드(130a)의 일부가 제거될 수 있으며, 이에 따라, 제1 실리사이드 오믹 패드(130a)의 상면은 제2 실리사이드 오믹 패드(130b)의 상면 보다 낮게 위치할 수 있다. 제1 실리사이드 오믹 패드(130a) 및 제2 실리사이드 오믹 패드(130b) 사이에 단차가 형성됨으로써, 도전 라인 구조물(165) 및 도전 콘택(175) 사이의 브릿지(bridge) 혹은 단락 발생이 추가적으로 억제될 수 있다.
도전 콘택(175)은 캡핑막(140), 제1 층간 절연막(145) 및 제2 층간 절연막(170)을 관통하여 제2 실리사이드 오믹 패드(130b)와 접촉할 수 있다. 도전 콘택(175)은 예를 들면, 텅스텐, 구리 등과 같은 금속 물질을 포함할 수 있다.
일부 실시예들에 있어서, 도전 콘택(175)의 측벽 및 저면을 감싸며 티타늄 질화물과 같은 금속 질화물을 포함하는 배리어 도전막이 더 형성될 수도 있다.
각 도전 콘택(175) 상에는 하부 전극(180), 유전막(183) 및 상부 전극(185)이 적층된 데이터 저장부(187)가 배치될 수 있다. 이 경우, 데이터 저장부(187)은 디램 장치의 커패시터 일 수 있다.
하부 전극(180)은 도전 콘택(175)과 접촉하며, 예를 들면 금속 혹은 금속 질화물을 포함할 수 있다. 유전막(183)은 실리콘 산화물 혹은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상부 전극(185)은 금속 혹은 금속 질화물을 포함할 수 있다.
데이터 저장부(187)는 실린더형의 커패시터일 수 있다. 이 경우, 하부 전극(180)은 컵 형상을 가질 수 있다. 일 실시예에 있어서, 데이터 저장부(187)는 적층형 커패시터일 수도 있다.
일부 실시예들에 따르면, 데이터 저장부(187)로서 도 11에 도시된 자기 저항 메모리(MRAM) 장치의 자기터널접합 구조체(400)가 도전 콘택(170) 상에 배치될 수 있다.
도 11을 참조하면, 자기터널접합 구조체(400)는 하부 전극(280), 상부 전극(380) 및 자기터널접합(magnetic tunnel junction: MTJ, 300)을 포함할 수 있다. 자기터널접합(300)은 하부 전극(280)과 상부 전극(380) 사이에 배치되며, 고정층(fixed layer, 320)과 자유층(free layer, 360), 및 이들 사이에 개재된 터널 배리어(340)를 포함할 수 있다. 하부 전극(280)은 도 10에 도시된 도전 콘택(175)과 연결될 수 있다.
자기터널접합(300)의 고정층(320)은 고정된 자화 방향을 갖도록 구성될 수 있다. 자기터널접합(300)의 자유층(360)은 고정층(320)의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 고정층(320) 및 자유층(360)은 자성 물질을 포함할 수 있다. 터널 배리어(340)는 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 및/또는 산화마그네슘붕소 중 적어도 하나를 포함할 수 있다. 하부 전극(280) 및 상부 전극(380)은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다
도 12 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 12 내지 도 19는 각각 도 9에 표시된 I-I' 라인 및 V-V' 라인 방향을 따라 절단한 서브 단면도들을 포함하고 있다. 예를 들면, 도 12 내지 도 19는 도 9 내지 도 11에 도시된 반도체 장치의 제조 방법을 도시하고 있다.
한편, 도 3 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 도 3 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 소자 분리막(102)에 의해 한정되어 서로 이격된 액티브 패턴들(105)을 형성하고, 액티브 패턴(105) 내부에 매립되며, 게이트 절연막(112), 게이트 전극(114) 및 게이트 마스크 패턴(116)을 포함하는 게이트 구조물(118)을 형성할 수 있다. 게이트 구조물(118)은 도 9에 표시된 상기 제1 방향으로 연장될 수 있다. 게이트 전극(114)은 상기 반도체 장치의 워드 라인으로 제공될 수 있다.
이후, 소자 분리막(102)의 일부를 제거하여 소자 분리막(102) 상면 상에서 노출된 액티브 패턴(105)의 돌출부(107, 도 5 참조)를 형성하고, 돌출부(107) 상에 금속막(125, 도 6참조)을 형성하고, 돌출부(107)와 금속층(125)을 반응시켜 돌출부(107)를 실리사이드로 변횐시킬 수 있다, 예를 들면, 돌출부(107)의 중앙부는 제1 실리사이드 오믹 패드(130a)로 변환되고, 돌출부(107)의 외곽부는 제2 실리사이드 오믹 패드(130b)로 변환시킬 수 있다. 일부 실시예들에 따르면, 제1 및 제2 실리사이드 오믹 패드들(130a, 130b)는 소자분리막(102) 상면 상으로 확장될 수 있다. 제1 및 제2 실리사이드 오믹 패드들(130a, 130b)을 덮는 캡핑막(140)을 형성할 수 있다.
캡핑막(140) 상에는 예를 들면, 실리콘 산화물을 사용하여 CVD 공정을 통해 제1 층간 절연막(145)을 형성할 수 있다.
도 13을 참조하면, 제1 층간 절연막(145) 및 캡핑막(140)을 부분적으로 식각하여 제1 실리사이드 오믹 패드들(130a)을 노출시키는 트렌치(148)를 형성할 수 있다.
트렌치(148)는 도 9에 표시된 상기 제2 방향을 따라 연장하며, 상기 제1 방향을 따라 복수로 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 층간 절연막(145) 상에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 제1 층간 절연막(145)을 부분적으로 식각할 수 있다. 이후, 캡핑막(140)을 부분적으로 식각하여 제1 실리사이드 오믹 패드들(130a)이 노출되는 그루브(groove)(148)를 형성할 수 있다. 캡핑막(140)은 실질적으로 식각 저지막 역할을 수행할 수 있다.
일부 실시예들에 있어서, 상기 식각 공정에 의해 제1 실리사이드 오믹 패드(130a)의 일부가 함께 제거될 수 있다. 이에 따라, 제1 및 제2 실리사이드 오믹 패드들(130a, 130b) 사이에 단차가 발생할 수 있으며, 후속 공정에서 형성되는 도전라인 구조물(165) 및 도전 콘택(175) 사이의 브릿지 또는 단락을 억제할 수 있다.
도 14를 참조하면, 제1 층간 절연막(145) 상에 그루브(148)을 채우는 제1 도전막(150)을 형성할 수 있다. 제1 도전막(150) 상에는 배리어 도전막(155) 및 제2 도전막(157)을 형성하고, 제2 도전막(157) 상에는 마스크 패턴(160)을 형성할 수 있다.
예를 들면, 제1 도전막(150)은 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 예를 들면. 배리어 도전막(155)은 금속 질화물 또는 금속 실리사이드 질화물을 사용하여 형성될 수 있다. 예를 들면, 제2 도전막(157)은 금속을 사용하여 형성될 수 있다. 제1 도전막(150), 배리어 도전막(155) 및 제2 도전막(157)은 예를 들면, 스퍼터링 공정, PVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
마스크 패턴(160)은 예를 들면, 실리콘 질화물을 포함하며, 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 마스크 패턴(160)의 폭은 그루브(148)의 폭보다 작을 수 있다. 또한, 마스크 패턴(160)은 제1 실리사이드 오믹 패드(130a) 보다 작은 상기 제1 방향으로의 폭을 가질 수 있다.
도 15를 참조하면, 마스크 패턴(160)을 식각 마스크로 사용하여 제2 도전막(157), 배리어 도전막(155) 및 제1 도전막(150)을 순차적으로 식각할 수 있다. 이에 따라, 제1 실리사이드 오믹 패드(130a) 상에 순차적으로 적층되는 제1 도전막 패턴(152), 배리어 도전막 패턴(156) 및 제2 도전막 패턴(158)이 형성될 수 있다.
이에 따라, 제1 도전막 패턴(152), 배리어 도전막 패턴(156), 제2 도전막 패턴(158) 및 마스크 패턴(160)을 포함하며, 제1 실리사이드 오믹 패드(130a) 상에서 상기 제2 방향을 따라 연장하는 도전라인 구조물(165)이 형성될 수 있다. 일부 실시예들에 따르면, 도전라인 구조물(165)은 제1 도전막 패턴(152)이 없이 배리어 도전막 패턴(156) 및 제2 도전막 패턴(158)을 포함할 수 있다. 도전라인 구조물(165)는 비트라인으로 제공될 수 있다. 일부 실시예들에 따르면, 도전라인 구조물(165)은 CSL로 제공될 수 있다.
예시적인 실시예들에 따르면, 도전라인 구조물(165)은 그루브(148) 보다 작은 폭을 가질 수 있다. 따라서, 도전라인 구조물(165)의 측벽은 그루브(148)의 측벽과 이격될 수 있다. 또한, 도전라인 구조물(165)은 제1 실리사이드 오믹 패드(130a)의 상기 제1 방향으로의 폭보다 작은 폭을 가질 수 있다.
도 16을 참조하면, 도전라인 구조물(165)의 상기 측벽 상에 스페이서(167)를 형성할 수 있다.
예를 들면, 실리콘 질화물을 사용하여 제1 층간 절연막(145) 상에 도전라인 구조물(165)을 덮는 스페이서막을 형성할 수 있다. 상기 스페이서막을 이방성 식각하여 스페이서(167)를 형성할 수 있다.
도 17을 참조하면, 제1 층간 절연막(145) 상에 도전라인 구조물(165)을 덮는 제2 층간 절연막(170)을 형성할 수 있다. 이후, 마스크 패턴(160) 상면이 노출될 때까지 CMP 공정을 통해 제2 층간 절연막(170)의 상부를 평탄화할 수 있다.
제2 층간 절연막(170)은 예를 들면, 실리콘 산화물을 사용하여 CVD 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 18을 참조하면, 제2 층간 절연막(170), 제1 층간 절연막(145) 및 캡핑막(140)을 부분적으로 식각하여 제2 실리사이드 오믹 패드(130b)를 노출시키는 콘택 홀(172)을 형성할 수 있다.
예시적인 실시예들에 따르면, 콘택 홀(172)은 각 제2 실리사이드 오믹 패드(130b) 마다 대응되어 형성될 수 있다. 이에 따라, 하나의 액티브 패턴(150)에 대응하여 2개의 콘택 홀들(172)이 형성될 수 있다. 콘택 홀(172)에 의해 스페이서(167)의 측벽도 노출될 수 있다.
일부 실시예들에 따르면, 콘택 홀(172)에 의해 제2 실리사이드 오믹 패드(130b)의 상면이 부분적으로 노출될 수 있다, 따라서, 도전 콘택(175) 및 도전라인 구조물(165) 사이의 절연 거리를 확보하고, 기생 커패시턴스를 감소시킬 수 있다.
콘택 홀들(172)을 채우는 콘택 도전막을 형성한 후, 상기 콘택 도전막(172)의 상부를 예를 들면, CMP 공정을 통해 마스크 패턴(160)의 상면이 노출될 때까지 평탄화할 수 있다. 이에 따라, 각 콘택 홀(172) 내부에 제2 실리사이드 오믹 패드(130b)와 접촉하는 도전 콘택(175)이 형성될 수 있다.
상기 콘택 도전막은 구리 또는 텅스텐과 같은 금속 물질을 사용하여 스퍼터링 공정, PVD 공정, ALD 공정, CVD 공정 등을 통해 형성될 수 있다.
일부 실시예들에 있어서, 상기 콘택 도전막은 도금법을 통해 형성될 수도 있다. 예를 들면, 콘택 홀(172) 내벽 상에 구리 씨드막(seed layer)을 형성하고 상기 씨드막을 전해 도금(electroplating) 법을 통해 성장시켜 콘택 홀(172)을 채우는 상기 콘택 도전막이 형성될 수 있다. 일 실시예에 있어서, 화학 도금법과 같은 무전해 도금(electroless plating)법을 통해 상기 콘택 도전막이 형성될 수도 있다.
일부 실시예들에 있어서, 콘택 홀(172) 내벽에 티타늄 질화물, 티타늄 등을 포함하는 배리어 도전막을 먼저 형성할 수도 있다.
도 19를 참조하면, 도전 콘택(175)과 전기적으로 연결되는 데이터 저장부(187)를 형성할 수 있다. 예시적인 실시예들에 따르면, 데이터 저장부(187)는 디램 장치의 커패시터로서 제공될 수 있다. 이 경우, 데이터 저장부(187)는 도전 콘택(175)과 연결되는 실린더 형태의 하부 전극(180), 하부 전극(180)을 차례로 덮는 유전막(183), 및 상부 전극(185)을 포함하며 실린더 구조를 갖도록 형성될 수 있다.
예를 들면, 마스크 패턴(160), 제2 층간 절연막(170) 및 도전 콘택(175) 상에 식각 저지막(도시되지 않음) 및 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 도전 콘택(175)의 상면을 노출시키는 개구부(도시되지 않음)를 형성할 수 있다.
상기 개구부의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성할 수 있다. 상기 하부 전극막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물 또는 루테늄 등과 같은 금속 혹은 금속 질화물을 사용하여 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 상부를 평탄화 할 수 있다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 하부 전극(180)을 형성할 수 있다.
이후, 상기 식각 저지막 및 하부 전극(180)의 표면을 따라 유전막(183)을 형성하고, 유전막(183) 상에 상부 전극(185)을 형성하여 데이터 저장부(187)를 형성할 수 있다. 유전막(183)은 실리콘 산화물 또는 고유전율의 금속 산화물을 사용하여 형성될 수 있다. 상부 전극(185)은 금속 또는 금속 질화물을 사용하여 형성될 수 있다.
일부 실시예들에 따르면, 상기 커패시터 대신에 데이터 저장부(187)로서 자기 저항 메모리(MRAM) 장치의 도 11에 도시된 바와 같은 자기터널접합 구조체(400)가 도전 콘택(170) 상에 배치되어 도전 콘택(170)과 전기적으로 연결될 수 있다. 예를 들면 하부 전극(280)이 도전 콘택(175)과 연결되도록 형성되고, 하부 전극(280) 상에 순차적으로 적층된 고정층(320), 터널 배리어(340) 및 자유층(360)을 포함하는 자기터널접합(300)이 형성될 수 있다. 자기터널접합(300) 상에는 자유층(360)과 연결되는 상부 전극(380)이 형성될 수 있다. 고정층(320) 및 자유층(360)은 자성 물질로 형성될 수 있다. 터널 배리어(340)는 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 및/또는 산화마그네슘붕소 중 적어도 하나로 형성될 수 있다. 하부 전극(280) 및 상부 전극(380)은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)로 형성될 수 있다.
도 20 및 도 21은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 예를 들면, 도 20 및 도 21은 예시적인 실시예들에 따른 BCAT 구조의 반도체 장치를 도시하고 있다.
도 21은 도 20에 표시된 I-I' 라인, II-II' 라인, III-III' 라인, 및 IV-IV' 라인 방향을 따라 절단한 서브 단면도들을 포함하고 있다.
도 20 및 도 21에 도시된 반도체 장치는 실리사이드 오믹 패드들의 형상을 제외하고는 도 1 및 도 2에 도시된 반도체 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 포함할 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 20 및 도 21을 참조하면, 상기 반도체 장치는 기판(100), 액티브 패턴들(105) 및 액티브 패턴(105) 상부를 관통하여 연장하는 게이트 구조물들(118)을 포함할 수 있다.
액티브 패턴(105)은 소자 분리막(102)에 의해 한정된 섬 형상을 가질 수 있다.
게이트 구조물(118)은 게이트 트렌치(110)의 저면으로부터 순차적으로 적층된 게이트 절연막(112), 게이트 전극(114) 및 게이트 마스크 패턴(116)을 포함할 수 있다.
액티브 패턴(105)의 상부에는 소자 분리막(102)의 상면과 일부 오버랩되는 실리사이드 오믹 패드(131)가 형성될 수 있다. 실리사이드 오믹 패드(131)는 금속 실리사이드 혹은 탄소가 도핑된 금속 실리사이드를 포함할 수 있다. 실리사이드 오믹 패드(131)는 제1 실리사이드 오믹 패드(131a) 및 제2 실리사이드 오믹 패드(131b)를 포함할 수 있다. 제1 실리사이드 오믹 패드(131a)는 액티브 패턴(105)의 중앙부에 형성될 수 있으며, 제2 실리사이드 오믹 패드(131b)는 액티브 패턴(105)의 양 단부에 형성될 수 있다.
예시적인 실시예들에 따르면, 실리사이드 오믹 패드(131)는 액티브 패턴(105)의 상면을 덮고 소자 분리막(102)의 상면 상으로 확장된 형상을 가질 수 있다. 예를 들면, 도 21에 도시된 바와 같이 실리사이드 오믹 패드(131)는 인접한 액티브 패턴(105)의 부분보다 넓은 너비 혹은 폭을 가질 수 있다. 일 실시예에 있어서, 각 실리사이드 오믹 패드(131)의 저면은 실리사이드 오믹 패드(131)와 접촉하는 액티브 패턴(105) 부분의 상면 보다 넓은 면적을 가질 수 있다. 각 실리사이드 오믹 패드(131)의 저면은 소자 분리막(102)의 상면과 접촉할 수 있다.
일부 실시예들에 있어서, 실리사이드 오믹 패드(131)는 게이트 구조물(118)의 상면으로부터 돌출될 수 있다. 예를 들면, 각 실리사이드 오믹 패드(131)의 상면은 게이트 마스크 패턴(116)의 상면보다 높게 위치할 수 있다.
일부 실시예들에 있어서, 도 9 내지 도 11을 참조로 설명한 구조물들이 추가적으로 배치될 수 있다. 예를 들면, 도전라인 구조물(165)이 제1 실리사이드 오믹 패드(131a)와 접촉 혹은 전기적으로 연결되어, 상기 제2 방향을 따라 연장될 수 있다. 또한, 도전 콘택(175)이 제2 실리사이드 오믹 패드(131b)와 접촉 혹은 전기적으로 연결되며, 도전 콘택(175) 상에 커패시터, 또는 자기터널접합(300)을 포함하는 자기터널접합 구조체(400)와 같은 데이터 저장부(187)가 배치될 수 있다.
도 20 및 도 21에 도시된 예시적인 실시예들에 따르면, 실리사이드 오믹 패드(131)의 면적 혹은 너비가 도 1 및 도 2에 도시된 실리사이드 오믹 패드(130) 보다 확장될 수 있다. 따라서, 도전 라인 구조물 및 도전 콘택(175)이 각각 제1 실리사이드 오믹 패드(131a) 및 제2 실리사이드 오믹 패드(131b)와 접촉 혹은 정렬될 수 있는 허용 면적이 증가할 수 있으며, 이들 사이의 접촉 저항이 보다 감속될 수 있다.
도 22 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 22 내지 도 25는 각각 도 20에 표시된 I-I' 라인, II-II' 라인, III-III' 라인, 및 IV-IV' 라인 방향을 따라 절단한 서브 단면도들을 포함하고 있다. 예를 들면, 도 22 내지 25는 도 20 및 도 21에 도시된 반도체 장치의 제조 방법을 도시하고 있다.
한편 도 3 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략한다.
도 22를 참조하면, 도 3 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(100) 상부에 소자 분리막(102) 및 액티브 패턴들(105)을 형성하고, 액티브 패턴들(105) 내부에 매립되어 연장되는 게이트 구조물(118)을 형성하고, 제1 및 제2 소오스/드레인 영역들(119a, 119b)을 형성할 수 있다. 이후, 소자 분리막(102)을 리세스하여 액티브 패턴들(105)의 상부를 노출시킬 수 있다. 이에 따라, 소자 분리막(102) 상면 상으로 노출된 액티브 패턴들(105)의 각각의 돌출부(107)가 형성될 수 있다. 인접하는 돌출부들(107) 사이에는 리세스 영역(120)이 형성될 수 있다.
도 23을 참조하면, 액티브 패턴(105)의 돌출부(107)를 성장시켜 확장 돌출부(108)를 형성할 수 있다.
예시적인 실시예들에 따르면, 확장 돌출부(108)는 돌출부(107)를 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 통해 형성될 수 있다. 이에 따라, 확장 돌출부(108)는 돌출부(107)로부터 확장된 너비 및/또는 높이를 가질 수 있다. 일부 실시예들에 있어서, 확장 돌출부(108)의 저면은 소자 분리막(102)의 상기 상면과 접촉할 수 있다. 또한, 확장 돌출부(108)의 상면은 게이트 마스크 패턴(116)의 상면보다 높게 위치할 수 있다.
일부 실시예들에 있어서, 상기 SEG 공정 수행시, 탄소 함유 가스가 돌출부(107) 상에 공급될 수 있다. 상기 탄소 함유 가스로서 예를 들면, 메틸 실란, 메탄 또는 에탄을 사용할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 이 경우, 확장 돌출부(108)는 실리콘 탄화물과 같은 탄소가 도핑된 실리콘 계열 물질을 포함할 수 있다. 탄소 성분에 의해 확장 돌출부(108)의 불균일한 성장을 억제할 수 있다.
도 24를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 소자 분리막(102) 상에 확장 돌출부들(108) 및 게이트 구조물들(118)을 덮는 금속막(125)을 형성할 수 있다.
도 25를 참조하면, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 금속막(125)과 확장 돌출부들(108)을 반응시켜 확장 돌출부(108)를 실리사이드 오믹 패드들(131)로 변환시킬 수 있다. 실리사이드 오믹 패드(131)는 제1 실리사이드 오믹 패드(131a) 및 제2 실리사이드 오믹 패드(131b)로 구분될 수 있다. 예를 들면, 2 개의 게이트 구조물들(118) 사이의 제1 소오스/드레인 영역(119a)이 형성된 확장 돌출부(108)의 중앙부는 제1 오믹 패드(131a)로 변환될 수 있다. 제2 소오스/드레인 영역(119b)이 형성된 확장 돌출부(108)의 단부들은 제2 실리사이드 오믹 패드(131b)로 변환될 수 있다.
액티브 패턴(105)에 매립된 게이트 구조물(118)의 상부는 제1 실리사이드 오믹 패드(131a) 및 제2 실리사이드 오믹 패드(131b)에 의해 샌드위치된 형상을 가질 수 있다. 제1 실리사이드 오믹 패드(131a)는 제1 소오스/드레인 영역(119a)과 접하고, 제2 실리사이드 오믹 패드(131b)는 제2 소오스/드레인 영역(119b)와 접할 수 있다.
확장 돌출부(108)와 미반응된 금속막(125)의 잔류 부분은 예를 들면, 퍼옥사이드 및/또는 산 용액을 사용하는 습식 식각 공정을 통해 선택적으로 제거될 수 있다.
실리사이드 오믹 패드(131) 형성 후, 소자 분리막(102) 상에 실리사이드 오믹 패드들(131) 및 게이트 구조물들(118)을 덮는 캡핑막(140)을 형성할 수 있다.
일부 실시예들에 있어서, 도 12 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 추가적으로 수행할 수 있다.
이에 따라, 제1 실리사이드 오믹 패드(131a) 및 제2 실리사이드 오믹 패드(131b)에 각각 접촉하거나 전기적으로 연결되는 도전라인 구조물(165) 및 도전 콘택(175)을 형성할 수 있다. 제1 실리사이드 오믹 패드(131a) 및 제2 실리사이드 오믹 패드(131b)는 확장된 단면적을 가질 수 있으므로, 도전라인 구조물(165) 및 도전 콘택(175)의 정렬 오차가 감소될 수 있다.
이후, 도전 콘택(175)과 접촉하거나 전기적으로 연결되는 데이터 저장부(187)를 형성할 수 있다. 데이터 저장부(187)는 커패시터 또는 자기터널접합 구조체(400)를 포함할 수 있다. 이에 따라, BCAT 구조를 갖는 디램 장치 또는 자기저항 메모리 장치가 제조될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 예를 들면 BCAT 구조의 게이트 구조물에 인접한 액티브 패턴 상부에 금속막과의 반응을 통해 자기 정렬 방식의 저저항 실리사이드 오믹 패드를 형성할 수 있다. 상기 저저항 실리사이드 오믹 패드는 디램 장치, 가변 저항 메모리 장치 등과 같은 고집적 반도체 장치의 각종 배선 콘택으로 활용될 수 있다.
100: 기판 101: 소자 분리 트렌치
102: 소자 분리막 105: 액티브 패턴
107: 돌출부 108: 확장 돌출부
110: 게이트 트렌치 112: 게이트 절연막
114: 게이트 전극 116: 게이트 마스크 패턴
118: 게이트 구조물 119a: 제1 소오스/드레인영역
119b: 제2 소오스/드레인 영역
120: 리세스 영역 125: 금속막
130, 131: 실리사이드 오믹 패드
130a, 131a: 제1 실리사이드 오믹 패드
130b, 131b: 제2 실리사이드 오믹 패드
140: 캡핑막 145: 제1 층간 절연막
148: 그루브 150: 제1 도전막
152: 제1 도전막 패턴 155: 배리어 도전막
156: 배리어 도전막 패턴 157: 제2 도전막
158: 제2 도전막 패턴 160: 마스크 패턴
165: 도전라인 구조물 167: 스페이서
170: 제2 층간 절연막 172: 콘택 홀
175: 도전 콘택 180, 280: 하부 전극
183: 유전막 185, 380: 상부 전극
187: 데이터 저장부 300: 자기터널접합
320: 고정층 340: 터널 배리어
360: 자유층 400: 자기터널접합 구조체

Claims (10)

  1. 기판 상에 소자 분리막에 의해 서로 이격된 복수의 액티브 패턴들을 형성하고;
    상기 액티브 패턴들을 관통하여 상기 소자 분리막 내로 연장되며, 상기 액티브 패턴들 각각을 중앙부 및 상기 중앙부에 대향하는 외곽부로 구분시키는 게이트 구조물을 형성하고;
    상기 소자분리막 상면 상에 노출되는 상기 액티브 패턴들 각각의 돌출부를 형성하고;
    상기 돌출부에 탄소를 도핑하고;
    상기 돌출부를 실리사이드로 변환하여 상기 액티브 패턴들 각각의 상기 중앙부에 제1 실리사이드 오믹 패드를 형성하고, 상기 액티브 패턴들 각각의 상기 외곽부에 제2 실리사이드 오믹 패드를 형성하고;
    상기 제1 실리사이드 오믹 패드와 전기적으로 연결되는 도전라인 구조물을 형성하고;
    상기 제2 실리사이드 오믹 패드와 전기적으로 연결되는 도전 콘택을 형성하고; 그리고
    상기 도전 콘택과 전기적으로 연결되는 데이터 저장부를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 실리사이드 오믹 패드들은 탄소가 도핑된 금속 실리사이드를 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 실리사이드 오믹 패드와 상기 제2 실리사이드 오믹 패드를 형성하는 것은,
    상기 소자 분리막의 일부를 리세스하여 상기 소자 분리막 상에 노출되는 상기 액티브 패턴의 상기 돌출부를 형성하고;
    상기 돌출부 상에 금속막을 형성하고; 그리고
    상기 돌출부와 상기 금속막 사이의 반응을 통해 상기 돌출부를 금속 실리사이드로 변환시켜, 상기 액티브 패턴의 상기 중앙부 및 상기 외곽부에 각각 상기 제1 실리사이드 오믹 패드 및 상기 제2 실리사이드 오믹 패드를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 실리사이드 오믹 패드들 각각은 상기 소자 분리막 상면 상으로 확장되어 상기 액티브 패턴의 폭보다 큰 폭을 가지는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 데이터 저장부는 커패시터 또는 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조체를 포함하는 반도체 장치의 제조 방법.
  6. 기판 상에 소자 분리막에 의해 서로 이격되는 복수의 액티브 패턴들을 형성하고;
    상기 액티브 패턴들을 관통하며 상기 소자 분리막 내로 연장되는 게이트 구조물들을 형성하고;
    상기 소자 분리막을 리세스하여 상기 액티브 패턴들의 상부를 노출시키고;
    상기 액티브 패턴들의 상기 상부에 탄소를 도핑하고;
    상기 소자 분리막 상에 상기 액티브 패턴들을 덮는 금속막을 형성하고; 그리고
    상기 금속막과 상기 액티브 패턴의 상기 상부를 반응시켜 상기 상부를 실리사이드 오믹 패드로 변환시키는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 게이트 구조물을 형성하는 것은,
    상기 액티브 패턴 및 상기 소자 분리막 내에 트렌치를 형성하고;
    상기 액티브 패턴의 상기 트렌치의 내벽에 게이트 절연막을 형성하고; 그리고
    상기 게이트 절연막이 형성된 상기 트렌치를 채우도록 순차적으로 적층된 게이트 전극과 게이트 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 실리사이드 오믹 패드는 탄소가 도핑된 금속 실리사이드를 포함하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 액티브 패턴의 상기 상부를 상기 실리사이드 오믹 패드로 변환시키는 것은 상기 탄소가 도핑된 상기 액티브 패턴의 상기 상부와 상기 금속막을 반응시키는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서, 상기 금속막을 형성하기 전에, 상기 액티브 패턴의 상기 상부를 선택적으로 에피텍셜 성장시켜 상기 상부의 크기를 확장시키는 것을 더 포함하는 반도체 장치의 제조 방법.
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