KR20160067445A - 반도체 소자용 액티브 구조물 및 이의 형성 방법 - Google Patents

반도체 소자용 액티브 구조물 및 이의 형성 방법 Download PDF

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Abstract

반도체 소자의 액티브 구조물의 형성 방법으로, 기판의 일부를 식각하여, 제1 방향으로 연장되고 제1 폭을 갖는 제1 예비 액티브 패턴들과, 상기 제1 액티브 패턴들 사이에 상기 제1 폭의 2배보다 크고 3배보다 작은 폭을 갖는 트렌치들을 각각 형성한다. 상기 트렌치들의 내부 폭이 상기 제1 폭과 동일하게 되도록 상기 트렌치의 양 측벽에 절연 스페이서를 형성한다. 상기 트렌치 저면에 노출된 기판 표면을 시드로 하여 에피택셜 성장 공정을 수행하여 상기 트렌치 내부에 상기 제1 폭을 갖는 제2 예비 액티브 패턴을 형성한다. 상기 제1 및 제2 예비 액티브 패턴의 일부분을 식각하여 고립된 형상을 갖는 제1 및 제2 액티브 패턴과, 상기 제1 및 제2 액티브 패턴 사이의 개구부를 각각 형성한다. 그리고, 상기 개구부 내부를 채우는 절연 패턴을 형성한다. 상기 액티브 구조물은 소자 분리막 패턴에 보이드 또는 시임 불량이 감소될 수 있다.

Description

반도체 소자용 액티브 구조물 및 이의 형성 방법{ACTIVE STRUCTURE OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자용 액티브 구조물 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 라인 형상의 액티브 구조물 및 이의 형성 방법에 관한 것이다.
최근의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 증가로 인해, 액티브 패턴들의 폭이 매우 감소되고 있으며 상기 액티브 패턴들 사이의 간격도 매우 좁아지고 있다. 따라서, 미세한 폭 및 간격을 갖는 액티브 구조물의 형성 방법이 요구되고 있다.
본 발명의 과제는 미세한 폭 및 간격을 갖는 액티브 구조물의 형성 방법을 제공하는데 있다.
본 발명의 과제는 미세한 폭 및 간격을 갖는 액티브 구조물을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 액티브 구조물의 형성 방법으로, 기판의 일부를 식각하여, 제1 방향으로 연장되고 제1 폭을 갖는 제1 예비 액티브 패턴들과, 상기 제1 액티브 패턴들 사이에 상기 제1 폭의 2배보다 크고 3배보다 작은 폭을 갖는 트렌치들을 각각 형성한다. 상기 트렌치들의 내부 폭이 상기 제1 폭과 동일하게 되도록 상기 트렌치의 양 측벽에 절연 스페이서를 형성한다. 상기 트렌치 저면에 노출된 기판 표면을 시드로 하여 에피택셜 성장 공정을 수행하여 상기 트렌치 내부에 상기 제1 폭을 갖는 제2 예비 액티브 패턴을 형성한다. 상기 제1 및 제2 예비 액티브 패턴의 일부분을 식각하여 고립된 형상을 갖는 제1 및 제2 액티브 패턴과, 상기 제1 및 제2 액티브 패턴 사이의 개구부를 각각 형성한다. 그리고, 상기 개구부 내부를 채우는 절연 패턴을 형성한다.
예시적인 실시예에 있어서, 상기 기판 상에 상기 트렌치를 형성하기 위한 하드 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 하드 마스크 패턴은 상기 절연 스페이서와 동일한 절연 물질을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 하드 마스크 패턴 및 절연 스페이서는 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 예비 액티브 패턴을 형성한 다음에, 상기 제1 예비 액티브 패턴보다 높게 위치하는 절연 스페이서와 상기 하드 마스크 패턴을 제거할 수 있다.
예시적인 실시예에 있어서, 상기 제1 예비 액티브 패턴보다 높게 위치하는 절연 스페이서와 하드 마스크 패턴을 제거하는 공정은 습식 식각 공정을 통해 수행할 수 있다.
예시적인 실시예에 있어서, 상기 제2 예비 액티브 패턴은 상기 제1 예비 액티브 패턴과 실질적으로 동일한 높이를 갖도록 형성할 수 있다.
예시적인 실시예에 있어서, 상기 제1 폭은 사진 공정에 의해 형성되는 최소 피치 크기보다 큰 폭일 수 있다.
예시적인 실시예에 있어서, 상기 절연 스페이서를 형성하는 것은, 상기 트렌치들의 내부 폭이 상기 제1 폭과 동일하게 되도록 상기 트렌치의 내부 표면을 따라 원자층 적층 방법으로 절연 스페이서막을 형성하고, 상기 절연 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 개구부는 상기 제1 방향과 다른 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
예시적인 실시예에 있어서, 상기 개구부는 고립된 홀 형상을 갖도록 형성될 수 있다.
예시적인 실시예에 있어서, 상기 제2 예비 액티브 패턴은 상기 제1 예비 액티브 패턴과 동일한 반도체 물질을 포함하도록 형성되는 반도체 소자의 액티브 패턴 형성 방법.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 액티브 구조물은, 기판으로부터 돌출되고, 제1 방향을 길이 방향으로 하는 고립된 형상을 갖고, 홀수행에 배치되고, 상기 기판과 실질적으로 동일한 물질로 이루어지는 제1 액티브 패턴들이 구비된다. 상기 기판으로부터 돌출되고, 제1 방향을 길이 방향으로 하는 고립된 형상을 갖고, 짝수행에 배치되고, 에피택셜 성장 공정에 의해 형성된 반도체 물질을 포함하는 제2 액티브 패턴들이 구비된다. 그리고, 상기 제1 및 제2 액티브 패턴들 사이에 소자 분리막 패턴이 구비된다.
예시적인 실시예에 있어서, 상기 제1 및 제2 액티브 패턴은 상기 제1 방향과 수직한 방향으로 제1 폭을 갖고, 상기 제1 및 제2 액티브 패턴 사이에 개재되는 상기 소자 분리막 패턴의 최소 폭은 상기 제1 폭의 0.5배보다 크고 상기 제1 폭보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 폭은 사진 공정에 의해 형성되는 최소 피치 크기보다 큰 폭일 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자의 액티브 구조물은 기판이 식각되어 형성된 제1 액티브 패턴과, 에피택셜 성장 공정을 통해 형성된 제2 액티브 패턴 및 절연 스페이서를 포함하는 소자 분리막 패턴이 구비된다. 상기 소자 분리막 패턴은 보이드 또는 시임과 같은 불량이 감소될 수 있다. 또한, 상기 제1 및 제2 액티브 패턴은 상부 면적이 증가될 수 있다. 따라서, 상기 액티브 구조물 상에 고집적도를 갖는 반도체 소자를 형성할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 액티브 구조물을 설명하기 위한 단면도 및 평면도이다.
도 3 내지 도 14는 도 1 및 도 2에 도시된 반도체 소자의 액티브 구조물을 형성하는 방법을 설명하기 위한 단면도 및 평면도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 액티브 구조물을 설명하기 위한 평면도이다.
도 16은 도 15에 도시된 반도체 소자의 액티브 패턴의 형성 방법을 설명하기 위한 평면도이다.
도 17 및 18은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 19 및 20은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 21은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 액티브 구조물을 설명하기 위한 단면도 및 평면도이다.
도 1 및 도 2를 참조하면, 상기 반도체 소자의 액티브 구조물은 기판(100)으로부터 돌출되는 제1 및 제2 액티브 패턴들(100b, 110a)과 상기 제1 및 제2 액티브 패턴들(100b, 110a) 사이의 소자 분리막 패턴(126)을 포함한다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다.
상기 제1 액티브 패턴들(100b)은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 방향은 상기 기판(100)의 플랫존 또는 낫칭을 기준으로 수직 또는 수평하지 않은 방향일 수 있다. 다른 실시예에서, 상기 제1 방향은 기판(100)의 플랫존 또는 낫칭을 기준으로 수직 또는 수평한 방향일 수도 있다.
상기 제1 액티브 패턴들(100b)은 상기 제1 방향으로 일렬 배치될 수 있다. 상기 제1 액티브 패턴들(100b)은 초기 상태의 기판(100)의 상부면을 식각하여 형성될 수 있다. 따라서, 상기 제1 액티브 패턴들(100b)은 상기 기판(100)과 일체로 구비될 수 있다. 또한, 상기 제1 액티브 패턴들(100b)은 상기 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제2 액티브 패턴들(110a)은 상기 제1 방향을 길이 방향으로 하는 고립된 형상을 가질 수 있다. 상기 제2 액티브 패턴들(110a)은 상기 제1 방향으로 일렬 배치될 수 있다. 상기 제2 액티브 패턴들(110a)은 상기 에피택셜 성장 공정에 의해 형성된 반도체 물질을 포함할 수 있다. 상기 제2 액티브 패턴(110a)은 상기 제1 액티브 패턴(100b)과 동일한 반도체 물질을 포함할 수 있다. 예를들어, 상기 제1 및 제2 액티브 패턴들(100b, 110a)은 단결정 실리콘을 포함할 수 있다.
상기 제1 및 제2 액티브 패턴들(100b, 110a)은 각 행별로 서로 번갈아가며 배치될 수 있다. 예를들어, 상기 제1 액티브 패턴들(100b)은 홀수행에 배치될 수 있고, 상기 제2 액티브 패턴들(110a)은 짝수행에 배치될 수 있다.
상기 제1 및 제2 액티브 패턴(100b, 110a)은 상기 제1 방향과 수직한 제2 방향으로 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 사진 공정에 의해 형성되는 최소 피치 크기보다 큰 폭일 수 있다. 이와같이, 상기 제1 및 제2 액티브 패턴(100b, 110a)의 폭이 증가됨으로써, 상기 반도체 소자의 액티브 영역의 상부 표면적이 증가될 수 있다.
상기 소자 분리막 패턴(126)은 실리콘 산화물을 포함할 수 있다. 상기 소자 분리막 패턴(126)은 상기 제1 및 제2 액티브 패턴(100b, 110a)의 측벽 상에 구비되는 절연 스페이서(106a)와, 상기 제1 및 제2 액티브 패턴(100b, 110a)이 각각 상기 제1 방향으로 절단되는 부위에 형성되는 절연 패턴(124)을 포함할 수 있다. 예시적인 실시예에 있어서, 상기 절연 패턴(124)은 필러 형상을 가질 수 있다.
상기 절연 스페이서(106a)는 상기 제2 방향으로 제2 폭(W2)을 가질 수 있으며, 상기 제2 폭(W2)은 상기 제1 폭(W1)의 0.5보다 크고 상기 제1 폭(W1)보다 작을 수 있다. 그러므로, 상기 제1 및 제2 액티브 패턴들(100b, 110a) 사이에 개재되는 상기 소자 분리막 패턴(126)의 최소 폭은 상기 제2 폭(W2)일 수 있다.
상기 제1 및 제2 액티브 패턴(100b, 110a)은 10 내지 30 : 1의 종횡비를 가질 수 있다. 이와같이, 상기 제1 및 제2 액티브 패턴(100b, 110a)의 종횡비가 커짐에 따라 상기 제1 및 제2 액티브 패턴(100b, 110a) 사이의 간격이 감소되더라도 상기 제1 및 제2 액티브 패턴(100b, 110a)이 상기 소자 분리막 패턴(126)에 의해 전기적으로 절연될 수 있다.
이와같이, 상기 액티브 구조물에는 기판이 식각되어 형성된 제1 액티브 패턴(100b)과 에피택셜 성장 공정을 통해 형성되는 제2 액티브 패턴(110a)이 행 별로 번갈아가면서 배치될 수 있다. 상기 소자 분리막 패턴(126)은 상기 제1 및 제2 액티브 패턴(100b, 110a)의 측벽 상에 스페이서 형상을 갖도록 형성되므로, 상기 소자 분리막 패턴(126)은 보이드나 시임과 같은 불량이 감소될 수 있다.
따라서, 상기 액티브 구조물 상에 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
도 3 내지 도 14는 도 1 및 도 2에 도시된 반도체 소자의 액티브 구조물을 형성하는 방법을 설명하기 위한 단면도 및 평면도들이다. 도 4, 6, 8, 10, 12 및 14는 평면도들이고, 도 3, 5, 7, 9, 11 및 13은 각 평면도의 I_I' 부위의 단면도들이다.
도 3 및 도 4를 참조하면, 기판(100) 상에 하드 마스크 패턴(102)을 형성한다.
상기 하드 마스크 패턴(102)은 제1 예비 액티브 패턴(100a)이 형성될 부위의 기판을 덮는 형상을 가질 수 있다. 따라서, 상기 하드 마스크 패턴(102)은 상기 제1 폭(W1)을 갖고, 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 하드 마스크 패턴들(102) 사이의 갭은 상기 제1 폭(W1)의 2배보다 크고 3배보다는 작을 수 있다. 상기 제1 폭(W1)은 사진 공정에 의해 형성되는 최소 피치 크기보다 큰 폭 일 수 있다.
상기 하드 마스크 패턴(102)은 후속 공정에서 형성되는 절연 스페이서와 동일한 물질을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 하드 마스크 패턴(102)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 하드 마스크 패턴(102)은 기판의 플랫존 또는 낫칭과 수직 또는 수평하지 않도록 연장될 수 있다. 다른 실시예에서, 상기 하드 마스크 패턴은 기판의 플랫존 또는 낫칭을 기준으로 수직 또는 수평한 방향으로 연장될 수도 있다.
상기 하드 마스크 패턴(102)을 이용하여 상기 기판(100)을 식각함으로써, 제1 예비 액티브 패턴(100a)을 형성한다. 상기 제1 예비 액티브 패턴(100a)은 상기 제1 폭(W1)을 갖고, 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 예비 액티브 패턴(100a)은 10 내지 30 : 1의 높은 종횡비를 가질 수 있다.
상기 제1 예비 액티브 패턴(100a) 사이에는 상기 제1 방향으로 연장되는 제1 트렌치(104)가 형성될 수 있다. 상기 제1 트렌치(104)는 상기 제1 폭(W1)의 2배보다는 크고 상기 제1 폭(W1)의 3배보다는 작은 폭을 가질 수 있다.
도 5 및 도 6을 참조하면, 상기 제1 트렌치(104) 및 상기 하드 마스크 패턴(102) 표면에 제2 폭(W2)을 갖는 제1 예비 절연 스페이서(106)를 형성한다.
구체적으로, 상기 제1 트렌치(104) 및 상기 하드 마스크 패턴(102) 표면을 따라 컨포멀하게 절연 스페이서막(도시안됨)을 형성한다. 이 후, 상기 절연 스페이서막을 이방성 식각하여 제1 예비 액티브 패턴(100a) 측벽 및 하드 마스크 패턴(102) 측벽에 제1 예비 절연 스페이서(106)를 형성할 수 있다.
상기 제1 예비 절연 스페이서(106)가 형성됨으로써, 상기 제1 트렌치(104) 내부 폭이 감소되어 제2 트렌치(104a)가 형성된다. 상기 제2 트렌치(104a)는 상기 제1 폭(W1)과 실질적으로 동일한 내부 폭을 가질 수 있다. 상기 제2 트렌치(104a)의 저면에는 상기 기판(100) 표면이 노출될 수 있다.
상기 제2 트렌치(104a)가 상기 제1 폭(W1)을 갖도록 형성하기 위하여, 상기 절연 스페이서막은 상기 제1 폭(W1)보다 얇은 두께로 형성될 수 있다. 또한, 액티브 패턴들 간의 절연을 위하여, 상기 절연 스페이서막은 상기 제1 폭(W1)의 0.5배보다 두꺼울 수 있다. 이와같이, 상기 얇은 두께를 갖는 절연 스페이서막을 형성하기 위하여, 상기 절연 스페이서막은 원자층 적층 공정(ALD)을 통해 형성할 수 있다.
따라서, 상기 제1 예비 절연 스페이서(106)는 상기 제1 폭(W1)의 0.5배보다 두껍고, 상기 제1 폭(W1)보다 얇은 상기 제2 폭을 가질 수 있다. 상기 제1 예비 절연 스페이서(106)는 후속 공정을 통해 소자 분리막 패턴으로 제공될 수 있다. 상기 제1 예비 절연 스페이서(106)는 실리콘 산화물을 포함할 수 있다.
상기 제1 예비 절연 스페이서(106)는 좁은 개구부 내부를 채우도록 형성되는 것이 아니라 상대적으로 넓은 폭을 갖는 제1 트렌치(104)의 측벽에 형성된다. 그러므로, 상기 소자 분리막 패턴 내에 보이드나 심과 같은 불량이 발생되는 것을 억제할 수 있다.
도 7 및 도 8을 참조하면, 상기 제2 트렌치(104a) 내부에 제2 예비 액티브 패턴(110)을 형성한다.
상기 제2 예비 액티브 패턴(110)은 상기 제2 트렌치(104a) 저면에 노출된 기판을 시드로 하여 에피택셜 성장 공정을 수행하여 형성된다. 상기 제2 예비 액티브 패턴(110)은 상기 제1 예비 액티브 패턴(100a)과 동일한 물질을 포함할 수 있다. 상기 제2 예비 액티브 패턴(110)은 상기 제1 폭(W1)을 가질 수 있다. 즉, 상기 제1 및 제2 예비 액티브 패턴(100a, 110)은 동일한 폭을 가질 수 있다.
또한, 상기 제2 예비 액티브 패턴(110)은 상기 제1 예비 액티브 패턴(100a)과 동일한 높이를 갖도록 형성될 수 있다. 따라서, 상기 제1 및 제2 예비 액티브 패턴(100a, 110)은 10 내지 30:1의 종횡비를 가질 수 있다.
도 9 및 도 10을 참조하면, 상기 제1 예비 액티브 패턴(100a)의 상부면보다 높게 위치하는 제1 예비 절연 스페이서(106)와 상기 하드 마스크 패턴(102)을 식각한다. 따라서, 상기 하드 마스크 패턴(102)은 완전하게 제거되고, 상기 제1 예비 절연 스페이서(106)는 상부가 일부 제거되어 절연 스페이서(106a)가 형성된다.
상기 하드 마스크 패턴(102) 및 제1 예비 절연 스페이서(106)는 습식 식각 공정을 통해 제거될 수 있다. 따라서, 상기 제1 및 제2 예비 액티브 패턴(100a, 110)의 표면 손상을 감소시킬 수 있다.
상기 하드 마스크 패턴(102) 및 제1 예비 절연 스페이서(106)가 동일한 물질을 포함하므로, 상기 식각 공정을 통해 동시에 제거할 수 있다. 상기 하드 마스크 패턴(102) 및 제1 예비 절연 스페이서(106)가 실리콘 산화물을 포함하는 경우, 희석된 불산을 포함하는 식각액을 사용하여 하드 마스크 패턴(102) 및 제1 예비 절연 스페이서(106)를 제거할 수 있다.
상기 공정에 의하면, 각 행별로 상기 제1 및 제2 예비 액티브 패턴(100a, 110)이 번갈아가며 형성될 수 있다. 예를들어, 홀수행에는 상기 제1 예비 액티브 패턴(100a)이 형성되고, 짝수행에는 상기 제2 예비 액티브 패턴(110)이 형성될 수 있다. 상기 제1 및 제2 예비 액티브 패턴(100a, 110) 사이에는 상기 절연 스페이서들(106a)이 형성될 수 있다.
예시적인 실시예에서, 라인 및 스페이스가 반복되는 액티브 구조물을 형성하는 경우에는 이 후의 공정들을 수행하지 않을 수 있다. 따라서, 상기 제1 및 제2 예비 액티브 패턴(100a, 110) 및 절연 스페이서(106a)는 반도체 소자의 액티브 구조물로 제공될 수 있다.
도 11 및 도 12를 참조하면, 상기 제1 및 제2 예비 액티브 패턴(100a, 110)에서 절단되어야 할 부위를 노출하는 마스크 패턴(120)을 형성한다. 상기 마스크 패턴(120)은 포토레지스트 패턴을 포함할 수 있다. 상기 마스크 패턴(120)에는 상기 제1 및 제2 예비 액티브 패턴(100a, 110)의 절단될 부위에 각각 홀이 형성될 수 있다.
상기 마스크 패턴(120)을 이용하여, 상기 제1 및 제2 예비 액티브 패턴(100a, 110)을 식각하여 제1 및 제2 액티브 패턴(100b, 110a)을 형성한다. 또한, 상기 제1 및 제2 액티브 패턴(100b, 110a) 사이의 식각된 부위에는 제1 홀들(122)이 형성될 수 있다.
도 13 및 도 14를 참조하면, 상기 제1 홀들(122) 내부에 절연 패턴(124)을 형성한다.
구체적으로, 상기 제1 홀들(122) 내부를 완전하게 채우도록 제1 절연 막(도시안됨)을 형성한다. 상기 제1 절연막은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 일 예로, 상기 제1 절연막은 상기 절연 스페이서(106a)와 동일한 물질을 포함할 수 있다. 이 후, 상기 제1 절연막을 평탄화하여 상기 절연 패턴(124)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다. 상기 절연 패턴(124)은 필러 형상을 가질 수 있다.
상기 공정을 수행하면, 상기 절연 스페이서(106a) 및 절연 패턴(124)을 포함하는 소자 분리막 패턴(126)이 형성된다.
상기 제1 및 제2 액티브 패턴(100b, 110a)은 제1 폭(W1)을 갖고, 상기 절연 스페이서(106a)는 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 이와같이, 상기 절연 스페이서(106a)의 폭이 감소됨에 따라, 상기 제1 및 제2 액티브 패턴(100b, 110a)의 상부면 면적이 더 증가될 수 있다. 또한, 상기 절연 스페이서(106a)를 형성하는 공정에서 보이드 또는 시임과 같은 불량이 발생되지 않으므로, 10 내지 30: 1의 높은 종횡비를 갖는 제1 및 제2 액티브 패턴(100b, 110a)을 형성할 수 있다.
상기 액티브 구조물을 이용하여, 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 액티브 구조물을 설명하기 위한 평면도이다.
이하에서 설명하는 반도체 소자의 액티브 구조물은 각 구성 요소들의 배치 및 형상을 제외하고는 도 1 및 2에 도시된 반도체 소자의 액티브 구조물과 동일하다.
도 15를 참조하면, 상기 반도체 소자의 액티브 구조물은 기판으로부터 돌출되는 제1 및 제2 액티브 패턴들(101a, 111a)과 상기 제1 및 제2 액티브 패턴들(101a, 111a) 사이의 소자 분리막 패턴(144)을 포함한다.
상기 소자 분리막 패턴(144)은 상기 제1 및 제2 액티브 패턴의 측벽 상에 구비되어 상기 제1 방향으로 연장되는 절연 스페이서(106a)와, 상기 제1 및 제2 액티브 패턴(101a, 111a)이 상기 제1 방향으로 절단되는 부위에 형성되는 절연 패턴(142)을 포함할 수 있다. 상기 절연 패턴(142)은 상기 제1 방향과 다른 제3 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 절연 패턴(142)이 제3 방향으로 연장되는 형상을 가지므로, 상기 제1 및 제2 액티브 패턴(101a, 111a)은 상기 제3 방향으로 서로 나란하게 번갈아가며 배치될 수 있다.
도 16은 도 15에 도시된 반도체 소자의 액티브 패턴의 형성 방법을 설명하기 위한 평면도이다.
도 16을 참조하면, 도 3 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행하여, 도 10에 도시된 구조를 형성한다.
상기 제1 및 제2 예비 액티브 패턴(100a, 110)에서 절단되어야 할 부위를 선택적으로 노출하는 마스크 패턴(도시안됨)을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다. 상기 마스크 패턴의 노출부는 상기 제1 및 제2 예비 액티브 패턴(100a, 110)에서 절단되어야 할 부위를 포함하도록 연장되는 라인 형상을 가질 수 있다. 즉, 상기 마스크 패턴의 노출부는 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 마스크 패턴을 이용하여, 상기 제1 및 제2 예비 액티브 패턴(100a, 110)과 절연 스페이서(106a)를 식각하여 제1 및 제2 액티브 패턴(101a, 111a)을 형성한다. 또한, 상기 식각에 의해 형성된 개구부들(140)은 라인 형상을 가질 수 있다.
다시 도 15를 참조하면, 상기 개구부들(140) 내부에 절연 패턴(142)을 형성한다. 상기 절연 패턴(142)은 상기 제1 방향과 다른 제3 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 공정에 의해 형성된 액티브 구조물을 이용하여, 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
도 17 및 18은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다. 도 18은 도 17의 II-II' 부위의 단면도이다.
도 17 및 18은 에 도시된 반도체 소자는 도 1 및 도 2에 도시된 액티브 구조물 상에 형성되는 디램 소자일 수 있다. 도 17에서는 커패시터 및 콘택 플러그 부위가 생략되어 있다.
도 17 및 도 18을 참조하면, 상기 반도체 소자는 제1 및 제2 액티브 패턴들(100b, 110a)과 소자 분리막 패턴(126)이 형성된 기판(100)이 마련된다. 상기 기판(100)에는 매립 게이트 구조물(150), 제1 및 제2 불순물 영역(152a, 152b), 제1 및 제2 콘택 플러그(158, 164), 비트 라인(160) 및 커패시터(166)가 구비될 수 있다.
상기 제1 및 제2 액티브 패턴들(100b, 110a) 및 소자 분리막 패턴(126)은 도 1 및 도 2를 참조로 설명한 것과 동일할 수 있다.
상기 제1 및 제2 액티브 패턴들(100b, 110a) 및 소자 분리막 패턴(126)에는 매립 게이트 구조물(150), 제1 및 제2 불순물 영역(152a, 152b)을 포함하는 매립 트랜지스터가 구비된다.
구체적으로, 상기 제1 및 제2 액티브 패턴들(100b, 110a) 및 소자 분리막 패턴(126)에는 상기 제1 방향과 다른 방향인 제4 방향으로 연장되는 게이트 트렌치가 포함된다. 예시적인 실시예에서, 상기 제4 방향은 상기 제1 방향과 예각을 이룰 수 있다. 다른 실시예에서, 상기 제4 방향은 상기 제1 방향과 직교할 수도 있다. 상기 게이트 트렌치의 저면은 상기 소자 분리막 패턴(126)의 저면보다 높게 위치할 수 있다.
상기 매립 게이트 구조물(150)은 상기 게이트 트렌치 내부에 위치할 수 있다. 상기 매립 게이트 구조물(150)은 게이트 절연막 패턴(150a), 게이트 전극(150b) 및 캡핑막 패턴(150c)을 포함할 수 있다.
상기 게이트 절연막 패턴(150a)은 상기 게이트 트렌치 표면을 따라 형성되며 실린더 형상을 가질 수 있다. 상기 게이트 절연막 패턴(150a)은 상기 제1 및 제2 액티브 패턴들(100b, 110a)의 측벽을 열산화시켜 형성될 수 있다. 따라서, 상기 게이트 절연막 패턴(150a)은 열 산화물을 포함할 수 있다. 상기 열 산화물은 화학 기상 증착 또는 원자층 적층 공정을 통해 형성되는 산화물에 비하여 계면 특성이 더 우수하다. 때문에, 상기 게이트 절연막 패턴(150a)을 열 산화물을 사용하여 형성함으로써 트랜지스터의 전기적 특성을 향상시킬 수 있다.
상기 게이트 전극(150b)은 상기 게이트 절연막 패턴(150a)과 접하면서 상기 게이트 트렌치 내에 구비될 수 있다. 상기 게이트 전극(150b)은 금속 물질을 포함할 수 있다. 상기 게이트 전극(150b)은 베리어 금속막 및 금속막의 적층 구조를 가질 수 있으며, 예를들어, 텅스텐 질화물, 텅스텐 등을 포함할 수 있다. 다른 예로, 상기 게이트 전극(150b)은 폴리실리콘 물질을 포함할 수도 있다.
또한, 상기 캡핑막 패턴(150c)은 상기 게이트 전극(150b) 상에서 상기 매립 게이트 트렌치를 채우도록 형성될 수 있다. 상기 캡핑막 패턴(150c)은 질화물을 포함할 수 있으며, 예를들어 실리콘 질화물을 포함할 수 있다.
상기 매립 게이트 구조물(150)의 양 측의 제1 및 제2 액티브 패턴(100b, 110a)에는 소스/드레인으로 제공되는 제1 및 제2 불순물 영역(152a, 152b)이 구비될 수 있다.
상기 매립 게이트 구조물(150), 제1 및 제2 액티브 패턴(100b, 110a) 및 소자 분리막 패턴(126) 상에는 식각 저지막(154) 및 제1 층간 절연막(156)이 구비될 수 있다. 상기 식각 저지막(154)은 실리콘 질화물과 같은 질화물을 포함하고, 상기 제1 층간 절연막(156)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 콘택 플러그(158)는 제1 층간 절연막(156) 및 식각 저지막(154)을 관통하여 상기 제1 불순물 영역(152a)과 접촉할 수 있다.
상기 비트 라인(160)은 상기 제1 층간 절연막(156) 상에 배치되며, 상기 매립 게이트 구조물의 연장 방향인 제4 방향과 수직한 방향으로 연장될 수 있다. 상기 비트 라인(128)은 상기 제1 콘택 플러그(158) 상부면과 접하도록 배치된다. 상기 비트 라인(160) 상에는 하드 마스크 패턴(도시안됨)이 형성될 수 있다. 상기 비트 라인(160) 및 하드 마스크 패턴 측벽에는 스페이서(도시안됨)가 형성될 수 있다.
상기 제1 층간 절연막(156) 상에는 상기 비트 라인(160)을 덮는 제2 층간 절연막(162)이 구비될 수 있다.
상기 제2 콘택 플러그(164)는 상기 제2 층간 절연막(162), 제1 층간 절연막(156) 및 식각 저지막(154)을 관통하야 상기 제2 불순물 영역(152a)과 접촉할 수 있다. 상기 제2 콘택 플러그(164)는 상기 비트 라인(160)과 쇼트되지 않도록 배치될 수 있다.
상기 제1 및 제2 액티브 패턴(100b, 110a)의 상부면의 폭이 사진 공정의 최소 피치보다 넓게 형성될 수 있다. 이와같이, 상기 제1 및 제2 액티브 패턴(100b, 110a)의 상부면 면적이 증가되기 때문에, 상기 제1 및 제2 콘택 플러그(158, 164)의 저항이 감소될 수 있다.
상기 커패시터(166)는 상기 제2 콘택 플러그(164)와 접하도록 배치된다. 상기 커패시터(164)는 하부 전극(166a), 유전막(166b) 및 상부 전극(166c)을 포함할 수 있다.
상기 반도체 소자에 포함되는 매립 트랜지스터에는 열 산화물을 포함하는 게이트 절연막 패턴(150a)이 형성될 수 있다. 또한, 상기 액티브 패턴들의 상부면 면적이 증가되어 콘택 저항이 감소될 수 있다. 그리고, 상기 액티브 패턴들 사이의 소자 분리막 패턴(126)은 보이드나 시임과 같은 불량이 감소될 수 있다. 따라서, 상기 보이드나 시임의 발생에 의해 이웃하는 상기 매립 트랜지스터들이 쇼트되는 것을 감소시킬 수 있다. 그러므로, 상기 반도체 소자는 고집적도를 가지면서도 우수한 특성을 가질 수 있다.
도 19 및 20은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다. 도 20은 도 19의 III-III' 부위의 단면도이다.
도 19 및 20에 도시된 반도체 소자는 도 1 및 도 2에 도시된 액티브 구조물상에 형성되는 저항 메모리 소자일 수 있다. 도 19에서는 소스 라인 부위가 생략되어 있다.
도 19 및 20을 참조하면, 상기 반도체 소자는 제1 및 제2 액티브 패턴들(100b, 110a)과 소자 분리막 패턴(126)이 형성된 기판(100)이 마련된다. 상기 기판(100)에는 매립 게이트 구조물(150), 제1 및 제2 불순물 영역(152a, 152b), 소스 라인(180), 콘택 플러그(182), 가변 저항 구조물(184) 및 비트 라인(190)을 포함할 수 있다.
상기 제1 및 제2 액티브 패턴들(100b, 110a) 및 소자 분리막 패턴(126)에는 상기 매립 게이트 구조물(150)과, 제1 및 제2 불순물 영역(152a, 152b)을 포함하는 매립 트랜지스터가 구비된다. 상기 매립 트랜지스터는 도 17 및 18을 참조로 설명한 것과 동일할 수 있다.
상기 매립 게이트 구조물(150), 제1 및 제2 액티브 패턴(100b, 110a) 및 소자 분리막 패턴(126) 상에는 식각 저지막(154) 및 제1 층간 절연막(156)이 구비될 수 있다. 상기 식각 저지막(154)은 실리콘 질화물과 같은 질화물을 포함하고, 상기 제1 층간 절연막(156)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 소스 라인(180)은 상기 제1 층간 절연막(156) 및 식각 저지막(154)을 관통할 수 있다. 상기 소스 라인(180)은 상기 제1 불순물 영역(152a)과 접촉하면서 연장될 수 있다. 상기 소스 라인(180)은 금속 물질을 포함할 수 있다.
상기 제1 층간 절연막(156) 및 소스 라인(180) 상에는 제2 층간 절연막(162)이 구비될 수 있다.
상기 콘택 플러그(182)는 상기 제2 층간 절연막(162), 제1 층간 절연막(156) 및 식각 저지막(154)을 관통하고, 상기 제2 불순물 영역(152b)과 접촉한다. 상기 콘택 플러그(182)는 금속 물질을 포함할 수 있다.
상기 가변 저항 구조물(190)은 상기 콘택 플러그(182) 상에 구비되고, 고립된 섬 형상을 가질 수 있다. 상기 가변 저항 구조물(190)은 하부 전극(184), 가변 저항 패턴 및 상부 전극(188)이 적층된 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 자기 메모리(Magnetic Random Access Memory: MRAM) 소자일 수 있다.
도시된 것과 같이, 상기 가변 저항 패턴은 고정막 패턴(186a), 터널 베리어막 패턴(186b) 및 자유막 패턴(186c)을 포함하는 MTJ(magnetic tunnel junction)패턴일 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 소자일 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상변화에 따라 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 상변화 메모리(Phase Change Random Access Memory: PRAM) 소자일 수 있다. 예를 들어, 상기 가변 저항 패턴은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다.
상기 가변 저항 구조물들(190) 사이를 채우는 제3 층간 절연막(192)이 구비될 수 있다.
상기 비트 라인(194)은 상기 제3 층간 절연막(192) 및 상기 가변 저항 구조물(190) 상에 구비된다. 상기 비트 라인(194)은 상기 가변 저항 구조물(190)의 상부면과 접촉하면서 상기 제4 방향과 수직한 방향으로 연장될 수 있다. 상기 비트 라인(194)은 베리어 금속막 및 금속막이 적층되는 구조를 가질 수 있다.
상기 반도체 소자에 포함되는 매립 트랜지스터는 게이트 절연막 패턴에 열산화물을 포함할 수 있다. 또한, 상기 액티브 패턴들의 상부면 면적이 증가되어 콘택 저항이 감소될 수 있다. 그리고, 상기 액티브 패턴들 사이의 소자 분리막 패턴은 보이드나 시임과 같은 불량이 감소될 수 있다. 그러므로, 상기 반도체 소자는 고집적도를 가지면서도 우수한 특성을 가질 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 21은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 21을 참조하면, 시스템(300)은 메모리(310), 메모리(310)의 동작을 제어하는 메모리 컨트롤러(320), 정보를 출력하는 표시부재(330), 정보를 입력받는 인터페이스(340) 및 이들을 제어하기 위한 메인 프로세서(350)를 포함한다. 메모리(310)는 본 발명의 실시예들에 따른 액티브 패턴에 형성된 반도체 소자일 수 있다. 메모리(310)는 메인 프로세서(350)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(300)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 보이드 또는 시임 불량이감소되는 액티브 패턴이 제공된다. 상기 액티브 패턴 상에 다양한 반도체 소자가 제조될 수 있다.
100 : 기판 100b, 101a : 제1 액티브 패턴
110a, 111a : 제2 액티브 패턴 126, 144 : 소자 분리막 패턴
106 : 제1 예비 절연 스페이서 106a : 절연 스페이서
124, 142 : 절연 패턴 102 : 하드 마스크 패턴
100a : 제1 예비 액티브 패턴 104 : 제1 트렌치
104a : 제2 트렌치 110 : 제2 예비 액티브 패턴
120 : 마스크 패턴 122 : 제1 홀들
150 : 매립 게이트 구조물
152a, 152b: 제1 및 제2 불순물 영역

Claims (10)

  1. 기판의 일부를 식각하여, 제1 방향으로 연장되고 제1 폭을 갖는 제1 예비 액티브 패턴들과, 상기 제1 액티브 패턴들 사이에 상기 제1 폭의 2배보다 크고 3배보다 작은 폭을 갖는 트렌치들을 각각 형성하고;
    상기 트렌치들의 내부 폭이 상기 제1 폭과 동일하게 되도록 상기 트렌치의 양 측벽에 절연 스페이서를 형성하고;
    상기 트렌치 저면에 노출된 기판 표면을 시드로 하여 에피택셜 성장 공정을 수행하여 상기 트렌치 내부에 상기 제1 폭을 갖는 제2 예비 액티브 패턴을 형성하고;
    상기 제1 및 제2 예비 액티브 패턴의 일부분을 식각하여 고립된 형상을 갖는 제1 및 제2 액티브 패턴과, 상기 제1 및 제2 액티브 패턴 사이의 개구부를 각각 형성하고; 그리고
    상기 개구부 내부를 채우는 절연 패턴을 형성하는 반도체 소자의 액티브 패턴 형성 방법.
  2. 제1항에 있어서, 상기 기판 상에 상기 트렌치를 형성하기 위한 하드 마스크 패턴을 형성하는 것을 더 포함하는 반도체 소자의 액티브 패턴 형성 방법.
  3. 제2항에 있어서, 상기 하드 마스크 패턴은 상기 절연 스페이서와 동일한 절연 물질을 포함하는 반도체 소자의 액티브 패턴 형성 방법.
  4. 제2항에 있어서, 상기 하드 마스크 패턴 및 절연 스페이서는 실리콘 산화물을 포함하는 반도체 소자의 액티브 패턴 형성 방법.
  5. 제2항에 있어서, 상기 제2 예비 액티브 패턴을 형성한 다음에, 상기 제1 예비 액티브 패턴보다 높게 위치하는 절연 스페이서와 상기 하드 마스크 패턴을 제거하는 것을 더 포함하는 반도체 소자의 액티브 패턴 형성 방법.
  6. 제5항에 있어서, 상기 제1 예비 액티브 패턴보다 높게 위치하는 절연 스페이서와 상기 하드 마스크 패턴을 제거하는 공정은 습식 식각 공정을 포함하는 반도체 소자의 액티브 패턴 형성 방법.
  7. 제1항에 있어서, 상기 제2 예비 액티브 패턴은 상기 제1 예비 액티브 패턴과 실질적으로 동일한 높이를 갖도록 형성하는 반도체 소자의 액티브 형성 방법.
  8. 제1항에 있어서, 상기 제1 폭은 사진 공정에 의해 형성되는 최소 피치 크기보다 큰 폭이 되도록 하는 반도체 소자의 액티브 형성 방법.
  9. 제1항에 있어서, 상기 절연 스페이서를 형성하는 것은,
    상기 트렌치들의 내부 폭이 상기 제1 폭과 동일하게 되도록 상기 트렌치의 내부 표면을 따라 원자층 적층 방법으로 절연 스페이서막을 형성하고;
    상기 절연 스페이서막을 이방성 식각하는 것을 포함하는 반도체 소자의 액티브 패턴 형성 방법.
  10. 제1항에 있어서, 상기 제2 예비 액티브 패턴은 상기 제1 예비 액티브 패턴과 동일한 반도체 물질을 포함하도록 형성되는 반도체 소자의 액티브 패턴 형성 방법.
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