KR20070032474A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판의 소자분리 예정 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계와, 상기 측벽산화막을 포함한 결과물 전면 상에 선형질화막과 선형산화막을 차례로 형성하는 단계와, 상기 선형산화막, 선형질화막 및 측벽산화막을 이방성 식각하여 트렌치 저면의 기판 부분을 노출시키는 단계와, 상기 노출된 기판 부분으로부터 선택적 에피택셜 성장법에 의해 실리콘막을 성장시켜 트렌치 하부 일부 공간을 메우는 단계와, 상기 하부 일부 공간이 메워진 트렌치를 절연막으로 매립하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따라 소자분리막을 형성시킨 반도체 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 실리콘기판 200' : 실리콘막
201 : 버퍼산화막 202 : 패드질화막
203 : 측벽산화막 204 : 선형질화막
205 : 선형산화막 206 : 절연막
206a : 소자분리막 T : 트렌치
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 소자분리막 하부의 기판 영역을 통한 펀치-쓰루(punch-through) 현상을 억제함과 아울러 소자분리막 형성시의 트렌치 매립 특성을 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
주지된 바와 같이, 최근 반도체 소자의 제조 기술에서는 소자들 간을 전기적으로 분리시키는 소자분리막을 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고 있다. 이것은 기존 로코스(LOCOS) 공정의 경우는 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 활성영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우는 작은 폭으로의 소자분리막 형성이 가능하여 활성영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.
이하에서는 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하도록 한다.
도 1a를 참조하면, 실리콘기판(100) 상에 버퍼산화막(101)과 패드질화막(102)을 차례로 형성한 후, 상기 패드질화막(102)과 버퍼산화막(101)을 식각하여 기판(100)의 소자분리 예정 영역을 노출시킨다. 그런다음, 상기 패드질화막(102)을 식각장벽으로 이용해서 노출된 기판(100) 영역을 식각하여 트렌치(T)를 형성한다.
도 1b를 참조하면, 상기 트렌치(T) 표면 상에 열산화 공정을 통하여 측벽산화막(103)(wall oxide)을 형성하고, 이어서, 상기 측벽산화막(103)을 포함한 결과물 전면 상에 선형질화막(104)(liner nitlide)과 선형산화막(105)(liner oxide)를 차례로 형성한다.
여기서, 상기 측벽산화막(103)은 후속하여 증착되는 선형질화막(104)의 증착특성을 향상시킬 목적으로 형성하고, 상기 선형질화막(104)은 소자분리영역과 활성영역의 계면에서 발생하는 누설전류에 의한 리프레쉬 특성 열화를 억제할 목적으로 형성하며, 한편, 상기 선형산화막(105)은 HDP(High Density Plasma)-CVD 방식으로 트렌치(T)를 매립할 때 플라즈마에 의한 선형질화막(104)의 산화를 방지하기 위하여 형성한다.
다음으로, 상기 선형산화막(105)이 형성된 트렌치(T)를 완전 매립하도록 기판 결과물 전면 상에 HDP-CVD 방식으로 절연막(106)을 증착한다.
도 1c를 참조하면, 상기 절연막(106)을 패드질화막(102)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하고 나서, 식각장벽으로 이용된 패드질화막(102)을 인산용액을 이용한 습식 식각으로 제거하고, 연이어, 불화수소 용액을 이용한 습식 세정으로 버퍼산화막(101)을 제거하여 활성영역을 한정하는 트렌치형의 소자분리막(106a)을 형성한다.
그러나, 반도체 소자의 고집적화로 디자인 룰이 100nm급 이하로 감소함에 따라 활성영역 대비 소자분리막 면적이 감소하고, 아울러 소자분리막의 깊이도 다소 얕아지게 되는데, 이로 인해, 소자분리막 하부의 기판 영역을 통한 원치 않는 전류 흐름 현상인 ISO(isolation) 펀치-쓰루(punch-through) 현상이 증가한다는 문제점이 유발된다. 상기 ISO 펀치-쓰루 현상이 증가하면 소자의 오프-누설전류(off- leakage) 발생량이 증가하여 데이타 유지 시간(data retention time)이 감소하고 리프레쉬 특성이 열화된다.
또한, 반도체 소자의 고집적화가 진행됨에 따라 소자분리막 깊이 대비 폭의 감소폭이 크므로 트렌치(T)의 에스펙트 비(aspect ratio)가 크게 증가하여, 전술한 종래의 소자분리막 형성방법은 트렌치 매립의 한계 문제에 직면하고 있다. 실제, 100nm급 이하의 고집적 소자에서는 트렌치 매립시 보이드(void)와 심(seam)과 불량이 발생하고 있고, 차세대 고집적 소자의 구현을 위해 상기와 같은 매립 불량을 해결할 수 있는 기술 개발이 요구되고 있다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 소자분리막 형성시의 트렌치 매립 특성을 개선함과 아울러 소자분리막 하부의 기판 영역을 통한 펀치-쓰루(punch-through) 현상을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 실리콘기판의 소자분리 예정 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 결과물 전면 상에 선형질화막과 선형산화막을 차례로 형성하는 단계; 상기 선형산화막, 선형질화막 및 측벽산화막을 이방성 식각하여 트렌치 저면의 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분으로부터 선택적 에피택셜 성장법에 의해 실리콘막을 성장시켜 트렌치 하부 일부 공간을 메우는 단계; 및 상기 하부 일부 공간이 메워진 트렌치를 절연막으로 매립하는 단계;를 포함한다.
여기서, 상기 실리콘막은 300∼1000Å의 두께로 성장시킨다.
또한, 본 발명은 상기 실리콘막을 성장시키는 단계 후, 그리고, 상기 트렌치를 절연막으로 매립하는 단계 전, 상기 실리콘막 표면 상에 제2측벽산화막을 형성하는 단계; 및 상기 제2측벽산화막 및 트렌치 측벽의 선형산화막 상에 제2선형질화막과 제2선형산화막을 차례로 형성하는 단계를 더 포함할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘기판(200) 상에 버퍼산화막(201)과 패드질화막(202)을 차례로 형성한 후, 공지의 포토리소그라피(photo lithography) 공정에 따라 상기 패드질화막(202)과 버퍼산화막(201)을 패터닝하여 기판(200)의 소자분리 예정 영역을 노출시킨다. 그런다음, 상기 패터닝된 패드질화막(202)을 식각장벽으로 이용해서 노출된 기판(200) 영역을 식각하여 트렌치(T)를 형성한다. 여기서, 상기 트렌치(T)는 약 2000Å 정도의 깊이를 갖도록 형성한다.
도 2b를 참조하면, 상기 트렌치(T) 표면 상에 열산화 공정을 통하여 측벽산화막(203)을 형성한다. 그런 후, 상기 측벽산화막(203)을 포함한 결과물 전면 상에 리프레쉬 특성 개선을 위한 선형질화막(204)을 형성하고, 계속하여, 상기 선형질화 막(204) 상에 선형질화막(204)을 보호할 목적으로 TEOS(Tetraethylorthosilicate) 베이스의 증착 공정에 의한 선형산화막(205)를 형성한다.
도 2c를 참조하면, 상기 선형산화막(205), 선형질화막(204) 및 측벽산화막(203)을 이방성 식각하여 트렌치(T) 저면의 기판(200) 부분을 노출시킨다. 그런다음, 상기 노출된 기판(200) 부분으로부터 선택적 에피택셜 성장법(Selective Epitaxial Growth : SEG)에 의해 단결정의 실리콘막(200')을 300∼1000Å 정도 성장시킨다. 이를 통해, 상기 트렌치(T)의 하부 일부 공간이 측벽산화막(203), 선형질화막(204), 선형산화막(205) 및 실리콘막(200')으로 메워지게된다.
다음으로, 상기 하부 일부 공간이 메워진 트렌치(T)를 완전 매립하도록 기판 결과물 전면 상에 HDP-CVD 방식으로 절연막(206)을 증착한다.
도 2d를 참조하면, 상기 절연막(206)을 패드질화막(202)이 노출될 때까지 CMP하고 나서, 식각장벽으로 이용된 패드질화막(202)과 그 아래의 버퍼산화막(101)을 순차로 습식 식각하여 활성영역을 한정하는 트렌치형의 소자분리막(206a)을 형성한다.
이와 같이, 본 발명은 반도체 소자의 소자분리막을 형성함에 있어서, 기판(200)의 소자분리 예정 영역을 식각하여 형성한 트렌치(T)의 양측벽에 측벽산화막(203), 선형질화막(204) 및 선형산화막(205)을 차례로 형성하고, 트렌치(T) 저면의 기판(200) 부분으로부터 선택적 에피택셜 성장법으로 단결정의 실리콘막(200')을 성장시켜, 소자분리영역 하부 일부 두께가 절연막(206)이 아닌 실리콘막(200')으로 메워지도록 한다.
이 경우, 소자분리막(206a) 하부의 실리콘막 영역이 소자분리영역 안쪽으로 돌출된 형태를 가지므로, 소자분리막(206a) 하부에서의 전자 이동 경로가 종래 보다 크게 증가하게되고, 이에 따라, 소자분리막(206a) 하부를 통한 전류 흐름이 억제된다. 그러므로, 본 발명은 소자분리막 하부 기판 영역을 통한 ISO(isolation) 펀치-쓰루(punch-through) 현상을 효과적으로 억제하여 누설전류(off-leakage)량을 감소시키고 소자의 리프레쉬 특성을 개선할 수 있다.
또한, 본 발명은 소자분리막 형성시 트렌치(T) 저면의 기판(200) 부분으로부터 선택적 에피택셜 성장법으로 실리콘막(200')을 성장시켜 트렌치(T)의 에스펙트 비(aspect ratio)를 종래 보다 크게 감소시킬 수 있기 때문에, 트렌치(T)의 매립 특성을 효과적으로 개선시킬 수 있다. 이에 따라, 100㎚ 이하급 고집적 반도체 소자에서도 소자분리막 형성을 위한 트렌치 매립시 보이드(void)나 심(seam) 발생을 억제할 수 있고, 반도체 소자의 특성 및 제조 수율을 향상시킬 수 있다.
한편, 도 3은 본 발명의 다른 실시예에 따라 소자분리막을 형성시킨 반도체 소자의 단면도이다.
본 발명의 다른 실시예는, 도 3에 도시된 바와 같이, 전술한 본 발명의 실시예에서의 트렌치(T) 저면 기판(200) 부분으로 부터 실리콘막(200')을 성장시키는 단계 후, 그리고, 트렌치(T)를 절연막(206)으로 매립하는 단계 전, 상기 실리콘막(200') 표면 상에 제2측벽산화막(203')을 형성하는 단계와 상기 트렌치(T) 저면의 제2측벽산화막(203')과 트렌치(T) 측벽의 선형산화막(205) 상에 제2선형질화막(204')과 제2선형산화막(205')을 차례로 형성하는 단계를 더 포함한다. 이 경우, 트렌치(T) 측벽에는 선형질화막과 선형질화막이 이중으로 형성되고, 트렌치(T)의 저면에는 종래와 마찬가지로 측벽산화막, 선형질화막 및 선형질화막의 적층막이 형성된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 선택적 에피택셜 성장법을 이용해서 소자분리막 하부의 실리콘막 영역이 소자분리영역 안쪽으로 돌출된 형태를 갖도록 함으로써, 소자분리막 하부를 통한 전류 흐름을 억제하여 ISO(isolation) 펀치-쓰루(punch-through) 현상을 억제할 수 있고, 누설전류(off-leakage) 및 리프레쉬 특성을 개선할 수 있다.
또한, 본 발명은 선택적 에피택셜 성장법으로 실리콘막을 성장시켜 트렌치의 에스펙트 비(aspect ratio)를 종래 보다 크게 감소시킬 수 있기 때문에, 트렌치의 매립 특성을 효과적으로 개선하여, 100㎚ 이하급 고집적 반도체 소자에서도 소자분리막 형성을 위한 트렌치 매립시 보이드(void)나 심(seam) 발생을 억제할 수 있고, 소자의 특성 및 제조 수율을 개선할 수 있다.

Claims (3)

  1. 실리콘기판의 소자분리 예정 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 결과물 전면 상에 선형질화막과 선형산화막을 차례로 형성하는 단계;
    상기 선형산화막, 선형질화막 및 측벽산화막을 이방성 식각하여 트렌치 저면의 기판 부분을 노출시키는 단계;
    상기 노출된 기판 부분으로부터 선택적 에피택셜 성장법에 의해 실리콘막을 성장시켜 트렌치 하부 일부 공간을 메우는 단계; 및
    상기 하부 일부 공간이 메워진 트렌치를 절연막으로 매립하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 실리콘막은 300∼1000Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 실리콘막을 성장시키는 단계 후, 그리고, 상기 트렌치를 절연막으로 매립하는 단계 전,
    상기 실리콘막 표면 상에 제2측벽산화막을 형성하는 단계; 및
    상기 제2측벽산화막 및 트렌치 측벽의 선형산화막 상에 제2선형질화막과 제2 선형산화막을 차례로 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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