KR100849361B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 희생막인 산화막과 그 위에 식각 정지막인 질화막을 형성시키고, 사진식각공정을 이용하여 트렌치를 위한 상기 질화막과 산화막의 제 1 개구부를 형성시키고, 상기 제 1 개구부 내의 노출된 반도체 기판에 트렌치를 형성시킨다. 이후, 사진식각공정을 이용하여 상기 질화막의 제 1 개구부를 제 2 개구부로 확대시킴으로서 상기 희생막인 산화막을 일부 노출시킨다. 그런 다음, 상기 트렌치의 식각면에 산화막을 성장시키면서 상기 제 2 개구부 내의 노출된 산화막 상에 상기 산화막을 함께 성장시킨다. 이어서, 상기 트렌치에 갭필용 산화막을 매립시킨 후 상기 질화막에 평탄화시킨다. 그런 다음, 상기 질화막을 식각시키고 상기 희생막인 산화막을 식각시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시킨다.
따라서, 본 발명은 상기 질화막의 제 2 개구부를 상기 제 1 개구부보다 확대시키고 나서 상기 트렌치의 식각면에 산화막을 성장시킬 때 상기 제 2 개구부 내의 노출된 상기 희생막인 산화막에도 상기 산화막을 함께 성장시킨다. 그 결과, 본 발명은 상기 트렌치 내에 디벗이 발생하는 것을 방지할 수 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1 내지 도 4는 종래 기술에 의한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정의 순서를 나타낸 단면 공정도.
도 5 내지 도 9는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정의 순서를 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치 내의 산화막에 디벗(Divot)이 발생하는 것을 억제시킴으로써 반도체 소자의 전기적 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되 어 왔다. 이들 기술들은 공정이 복잡하고 실리콘 산화막에 의한 채널 영역의 잠식시키는 새 부리(Bird's Beak) 현상이 발생하는 것을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 액티브 영역의 실리콘 기판의 표면과 필드 영역의 산화막의 표면과의 단차가 심하게 발생하므로 이들 영역의 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 필요가 있다.
최근에 들어, 이를 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 STI공정은 반도체 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학기계연마(Chemical Mechanical Polishing: CMP)공정으로 연마하여 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역에 필드산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1 내지 도 4에 도시된 바와 같이 이루어진다. 즉, 도 1에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 일면, 예를 들어 전면(前面)의 전역에 희생막으로서 산화막(11)을 형성시키고, 그 위에 하드 마스크층으로서 질화막(13)을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 필드 영역에 해당하는 상기 질화막(13) 및 상기 산화막(11)의 일부분에 폭(W1)을 갖는 개구부(14)를 형성시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 반도체 기판(10)을 트렌치(15)를 위한 깊이만큼 식각시킴으로써 상기 반도체 기판(10)의 필드 영역에 트렌치(15)를 형성시킨다. 그런 다음, 도 2에 도시된 바와 같이, 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 반도체 기판(10)의 식각면에 산화막(17)을 성장시키고 상기 트렌치(15) 내에 갭 필링용 절연막, 예를 들어 산화막(19)을 매립시키기 위해 상기 트렌치(15)의 내부와 함께 상기 질화막(13) 상에도 산화막(19)을 두껍게 적층시킨다. 이후, 도 3에 도시된 바와 같이, 상기 산화막(19)을 화학기계연마공정에 의해 상기 질화막(13)에 평탄화시킴으로써 상기 산화막(19)을 상기 트렌치(15)에만 남기고 나서 고온 열처리공정에 의해 상기 트렌치(15) 내의 산화막(19)을 치밀화시킨다. 그런 다음, 도 4에 도시된 바와 같이, 상기 산화막(19)의 높이를 낮추기 위해 상기 산화막(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 산화막(11)을 노출시킨다. 그 다음에 상기 산화막(11)을 불산 용액으로 식각시켜 상기 반도체 기판(10)의 액티브 영역을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래에는 상기 트렌치(15)의 상측 모서리 부분에서 상기 희생막인 산화막(11)이 상기 트렌치(15)의 내부로 진입한 디벗(21)이 다발한다. 이는 상기 산화막(19)의 높이를 낮추기 위해 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 산화막(19)을 식각시킬 때 상기 산화막(19)과 상기 질화막(13)의 측면 사이의 계면 부분이 기타 부분에 비하여 빠른 속도로 식각되기 때문이다.
상기 트렌치(15)에 상기 디벗(21)이 존재하는 상태에서 상기 반도체 기판(10)의 액티브 영역 상에 열산화공정에 의해 예를 들어 모스 트랜지스터를 위한 게이트 산화막(도시 안됨)을 성장시키면, 상기 디벗(21) 상에 성장되는 게이트 산화막이 상기 반도체 기판(10)의 액티브 영역 상에 성장되는 게이트 산화막보다 얇게 성장한다. 그 결과, 상기 반도체 기판(10)의 액티브 영역에 상기 모스 트랜지스터가 형성 완료되고 나면, 상기 모스 트랜지스터의 문턱 전압(VT) 이하에서 상기 모스 트랜지스터가 작동하는 오동작 현상이 다발하기 쉽다. 이는 누설 전류의 증가와 같은 반도체 소자의 전기적 특성을 악화시키므로 반도체 소자의 양품 수율이 저하될 수밖에 없다. 더욱이, 상기 디벗(21)이 발생하지 않도록 하는데 습식 식각 공정의 충분한 마진을 확보하기가 어려우므로 그 만큼 공정 진행이 어려워지고 나아가 생산성이 저하될 수밖에 없다.
따라서, 본 발명의 목적은 트렌치 내의 산화막에서 디벗이 발생하는 것을 억제시킴으로써 반도체 소자의 전기적 특성 악화를 방지하는데 있다.
본 발명의 다른 목적은 반도체 소자의 수율 향상을 이루도록 하는데 있다.
본 발명의 다른 목적은 습식 식각공정의 마진을 확보함으로써 생산성을 높이도록 하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은
반도체 기판의 일면 상에 희생막 및 하드 마스크층을 형성시키는 단계; 상기 반도체 기판의 필드 영역에 상기 희생막 및 상기 하드 마스크층의 제 1 개구부를 형성시킴으로써 상기 제 1 개구부 내의 반도체 기판의 표면을 노출시키는 단계; 상기 하드 마스크층을 식각마스크로 이용하여 상기 노출된 반도체 기판에 트렌치를 형성시키는 단계; 상기 하드 마스크층의 제 1 개구부를 제 2 개구부로 확대시킴으로써 상기 희생막의 일부분을 노출시키는 단계; 상기 트렌치의 식각면과 상기 노출된 희생막의 일부분에 산화막을 형성시키는 단계; 상기 트렌치 내에 갭필용 절연막을 매립시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 개구부를 사진식각공정에 의해 확대 형성시킬 수가 있다.
바람직하게는, 상기 트렌치의 식각면에 상기 산화막을 300∼400Å의 두께로 형성시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 5를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(30)의 일면, 예를 들어 반도체 소자를 형성하기 위한 상기 반도체 기판(30)의 전면(前面) 상에 고온 열산화공정에 의해 희생막으로서 산화막(31)을 40∼150Å의 두께로 성장시킨다. 이어서, 상기 산화막(31) 상에 저압 화학기상증착공정에 의해 하드 마스크층으로서 질화막(33)을 600∼1500Å의 두께로 적층시킨다. 상기 산화막(31)은 상기 반도체 기판(30)과 상기 질화막(33)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(33)은 트렌치(35)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학기계연마(Chemical Mechanical Polishing) 공정에서 식각 정지막으로서의 역할도 담당한다.
그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(30)의 필드 영역에 창이 위치한 감광막(도시 안됨)의 패턴을 상기 반도체 기판(30)의 액티브 영역 상에 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 창 내의 질화막(33)과 산화막(31)을 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 완전히 식각시킴으로써 상기 반도체 기판(30)의 필드영역을 노출시킨다. 따라서, 상기 질화막(33)과 산화막(31)의 제 1 개구부(34)가 형성된다. 이후, 상기 감광막의 패턴을 제거시킨다. 여기서, 상기 제 1 개구부(34)는 도 1의 개구부(14)와 마찬가지로 동일한 폭(W1)을 갖는다.
이어서, 상기 질화막(33)을 식각 마스크층으로 이용하여 상기 개구부(34) 내의 노출된 반도체 기판(30)을 반응성 이온 에칭 공정에 의해 트렌치(35)를 위한 깊이, 예를 들어 3000Å 정도의 얕은 깊이로 식각시킨다. 따라서, 상기 반도체 기판(30)의 필드영역에 트렌치(35)가 형성된다.
도 6을 참조하면, 상기 트렌치(35)의 형성이 완료되고 나면, 도 5의 제 1 개구부(34)보다 크며 상기 제 1 개구부(34)의 수직선 상에 위치한 창을 갖는 감광막(도시 안됨)의 패턴을 상기 질화막(33)에 형성시키고 이를 식각 마스크로 이용하여 상기 창 내의 노출된 질화막(33)만을 식각시킨다. 따라서, 상기 제 2 개구부(36) 내에서는 상기 산화막(31)이 일부 노출된다. 이는 상기 트렌치(35)의 식각면에 산화막(37)을 성장시킬 때 상기 산화막(31) 상에도 함께 성장시킴으로써 상기 트렌치(35)의 상측 모서리에 디벗이 발생하는 것을 억제시켜주기 위함이다. 한편, 상기 감광막의 창은 상기 제 1 개구부(34)의 폭(W1)보다 큰 폭(W2)으로 확대한, 상기 질화막(33)의 제 2 개구부(36)에 해당하는 크기를 갖는다. 상기 제 2 개구부(36)의 폭(W2)은 상기 반도체 기판의 액티브 영역이 축소되더라도 상기 액티브 영역 상에 형성될 반도체 소자의 특성이 악화되지 않는 범위에서 결정되는 것이 바람직하다.
도 7을 참조하면, 상기 질화막(33)의 제 2 개구부(36)가 형성되고 나면, 상기 트렌치(35) 내의 반도체 기판(30)의 식각면에 절연막, 예를 들어 산화막(37)을 열산화공정에 의해 300∼400Å의 두께로 성장시킨다. 이는 상기 트렌치(35)의 반도체 기판(13)의 식각면에 존재하는 손상된 실리콘 격자를 치유하고 또한, 상기 트렌치(35) 내에 절연막(39)이 매립되었을 때 상기 트렌치(35)에서의 누설 전류의 발생을 억제시켜주기 위함이다. 물론, 상기 산화막(37)은 산화막의 단일층으로 구성되거나 산화막과 질화막의 다층 구조로 구성되어도 무방하다.
이때, 상기 산화막(37)이 상기 트렌치(35) 내의 반도체 기판(30)의 식각면에 300∼400Å의 두께로 형성될 뿐만 아니라 상기 트렌치(35) 외측의 노출된 산화막(31)에도 300∼400Å의 두께보다 얇은 두께로 형성된다. 이는 트렌치(35)의 상측 모서리에 디벗이 발생하는 것을 억제시킬 수가 있다.
이어서, 상기 트렌치(35) 및 제 2 개구부(36) 내에 아이솔레이션용 절연막(39)을 충분히 매립시킬 수 있는 두께로 상기 결과 구조의 반도체 기판(30) 상에 적층시킨다. 여기서, 상기 절연막(39)은 반도체 소자의 설계 룰(Design Rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass) 상압 화학기상증착 공정이나 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정에 의해 적층될 수 있다. 상기 트렌치(35) 내의 절연막(39)에는 빈 공간, 즉 보이드(Void)가 존재하지 않는 것이 바람직하다.
도 8을 참조하면, 그런 다음, 상기 절연막(39)을 화학기계연마공정에 의해 연마함으로써 상기 질화막(33)에 평탄화시킨다. 따라서, 상기 트렌치(35) 내에만 상기 절연막(39)이 존재하고 상기 트렌치(35) 외측의 질화막(33) 상에는 상기 절연막(39)이 잔존하지 않는다.
도 9를 참조하면, 상기 절연막(39)의 평탄화가 되고 나면, 상기 절연막(39)을 고온 열처리공정에 의해 치밀화시킨다. 이는 상기 절연막(39)의 절연 특성을 강화시켜서 누설 전류의 증가를 억제시키기 위함이다. 그런 다음, 상기 절연막(39)의 높이를 조절하기 위해 상기 질화막(33)을 식각 마스크층으로 이용하여 상기 절연막(39)을 일정 두께만큼 습식 식각공정에 의해 식각시킨다.
이때, 상기 절연막(39)과 상기 질화막(33)의 계면이 상기 절연막(39)의 다른 부분보다 빠른 속도로 식각되므로, 종래 절연막(19)과 질화막층(13)의 계면에서와 같이 디벗(도시 안됨)이 발생할 수 있다. 하지만, 상기 절연막(39)과 상기 질화막(33)의 계면이 종래와 달리 상기 트렌치(35)의 외측에 위치하므로 디벗이 생성되더라도 상기 트렌치(35)의 외측에 생성될 수밖에 없다.
이러한 상태에서 상기 질화막(33)을 인산 용액을 이용한 습식 식각공정에 의해 제거시키고 나서 상기 산화막(31)을 산화막의 식각 용액을 이용한 등방성 습식 식각공정에 의해 제거시킴으로써 상기 반도체 기판(30)의 액티브 영역의 표면을 노출시킨다. 이때, 상기 절연막(39)도 함께 등방성 식각된다. 그러나, 상기 절연막(39)의 표면은 상기 액티브 영역의 표면 보다 높게 위치한다.
따라서, 상기 산화막(31)의 식각 전에는 상기 디벗이 상기 트렌치(35) 외측에 위치하기 때문에 상기 산화막(31)의 식각 후일지라도 상기 디벗이 그다지 심화되지 않는다. 또한, 상기 디벗이 상기 트렌치(35)의 상측 모서리보다 높게 위치한다. 이에 비하여 종래에는 상기 산화막(11)의 식각 후에는 도 4의 디벗(21)이 트렌치(15)의 내부에 위치한다.
그 결과, 후속의 공정에서 상기 반도체 기판(30)의 액티브 영역 상에 열산화공정에 의해 모스 트랜지스터를 위한 게이트 산화막(도시 안됨)을 성장시키더라도 종래와 달리 상기 트렌치(35) 내에서 상기 게이트 산화막이 성장되는 것을 방지할 수 있다. 그러므로, 상기 트렌치(35)에서의 상기 게이트 산화막이 상기 액티브 영역에 비하여 얇게 성장하는 현상을 근본적으로 방지시킬 수가 있다.
따라서, 상기 반도체 기판(30)의 액티브 영역에 모스 트랜지스터가 완성되고 나면, 상기 모스 트랜지스터의 문턱전압(VT) 이하에서 상기 모스 트랜지스터가 작동하는 오동작 현상이 발생하지 않게 되므로 종래와 달리 디벗으로 인한 반도체 소자의 전기적 특성 저하가 방지될 수 있다.
또한, 본 발명은 상기 트렌치에 디벗을 발생시키지 않으므로 상기 희생막의 습식 식각공정에 대한 공정 마진을 확대할 수 있다. 그 결과, STI 공정의 편의성을 높임으로써 생산성을 높일 수 있고, 반도체 소자의 수율을 향상시킬 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 희생막인 산화막과 그 위에 식각 정지막인 질화막을 형성시키고, 사진식각공정을 이용하여 트렌치를 위한 상기 질화막과 산화막의 제 1 개구부를 형성시키고, 상기 제 1 개구부 내의 노출된 반도체 기판에 트렌치를 형성시킨다. 이후, 사진식각공정을 이용하여 상기 질화막의 제 1 개구부를 제 2 개구부로 확대시킴으로서 상기 희생막인 산화막을 일부 노출시킨다. 그런 다음, 상기 트렌치의 식각면에 산화막을 성장시키면서 상기 제 2 개구부 내의 노출된 산화막 상에 상기 산화막을 함께 성장시킨다. 이어서, 상기 트렌치에 갭필용 산화막을 매립시킨 후 상기 질화막에 평탄화시킨다. 그런 다음, 상기 질화막을 식각시키고 상기 희생막인 산화막을 식각시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시킨다.
따라서, 본 발명은 상기 질화막의 제 2 개구부를 상기 제 1 개구부보다 확대시키고 나서 상기 트렌치의 식각면에 산화막을 성장시킬 때 상기 제 2 개구부 내의 노출된 상기 희생막인 산화막에도 상기 산화막을 함께 성장시킨다. 그 결과, 본 발명은 상기 트렌치 내에 디벗이 발생하는 것을 방지할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (3)

  1. 반도체 기판 위에 희생막을 형성하고, 상기 희생막 위에 하드 마스크층을 형성하는 단계;
    상기 반도체 기판의 필드 영역에 상기 희생막 및 상기 하드 마스크층의 제 1 개구부를 형성시킴으로써 상기 제 1 개구부 내의 반도체 기판의 표면을 노출시키는 단계;
    상기 하드 마스크층을 식각마스크로 이용하여 상기 노출된 반도체 기판에 트렌치를 형성시키는 단계;
    상기 하드 마스크층의 제 1 개구부를 제 2 개구부로 확대시켜 상기 희생막의 제1 개구부와 단차 구조를 이루도록 하며, 상기 단차 구조에 의하여 상기 희생막의 상면 일부를 노출시키는 단계;
    상기 트렌치의 식각면과 상기 노출된 희생막의 상면 일부에 산화막을 형성시키는 단계; 및
    상기 트렌치, 상기 제1 개구부, 상기 제2 개구부가 매립되도록 하여 상기 하드 마스크층 위에 갭필용 절연막을 형성하는 단계;
    상기 갭필용 절연막을 상기 하드 마스크층까지 평탄화하는 단계;
    상기 하드 마스크층을 식각 마스크로 이용하여 식각 공정을 수행함으로써 상기 갭필용 절연막의 두께를 상기 하드 마스크층 높이 범위 안에서 조절하는 단계;
    상기 하드 마스크층을 제거하는 단계;
    식각 공정을 처리하여 상기 제거된 하드 마스크층이 위치하던 부분의 상기 희생막을 제거하고, 상기 갭필용 절연막이 상기 산화막까지 제거되도록 하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 2 개구부를 사진식각공정에 의해 확대 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 트렌치의 식각면에 상기 산화막을 300∼400Å의 두께로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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