KR100558032B1 - 반도체 소자의 트렌치 소자분리 방법 - Google Patents

반도체 소자의 트렌치 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리 방법에 관한 것으로 특히, 트렌치의 측벽에 형성된 wall oxide의 두께는 줄이는 대신에 트렌치의 바닥에 형성되는 wall oxide의 두께는 증가시켜 후속 갭필 공정의 마진을 향상시킨 발명이다. 이를 위한 본 발명은, 반도체 소자의 트렌치 소자분리 방법에 있어서, 실리콘 기판 상에 트렌치를 형성하는 단계; 상기 트렌치의 바닥에 산소를 이온주입하는 단계; 상기 트렌치의 측벽에 형성되는 두께보다 상기 트렌치의 바닥에 형성되는 두께가 더 두껍도록 열산화 공정을 진행하여 상기 트렌치의 측벽 및 바닥에 산화막을 형성하는 단계; 및 상기 트렌치를 갭필 절연막으로 매립하는 단계를 포함하여 이루어진다.
STI 공정, 갭필, 이온주입, wall oxide

Description

반도체 소자의 트렌치 소자분리 방법{SHALLOW TRENCH ISOLATION METHOD OF SEMICONDUCTOR DEVICE}
도1은 종래기술에 따른 트렌치 소자분리 공정에서 wall oxide(측벽산화막)이 형성된 모습을 도시한 단면도,
도2a 내지 도2e는 본 발명의 일실시예에 따른 트렌치 소자분리 방법을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 패드산화막
22 : 패드질화막
23 : O2 이온주입영역
24 : 측벽산화막(wall oxide)
25 : 갭필 절연막
본 발명은 반도체 소자의 트렌치 소자분리 방법에 관한 것으로 특히, 트렌치의 측벽에 형성된 측벽산화막(wall oxide)의 두께는 줄이는 대신에, 트렌치의 바닥에 형성되는 측벽산화막의 두께는 증가시킴으로써, 후속 갭필(gap-fill) 공정의 마진(margin)을 향상시킨 발명이다.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막이 형성되고 있다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
현재 반도체 소자가 고집적화되어 감에 따라, 트렌치의 폭이 점점 좁아짐에 따라 종횡비(aspect ratio)가 급격히 증가하고 있다. 때문에. 갭필(gap-fill) 특성이 우수한 HDP(High Density Plasma) 산화막 등을 사용하더라도, 트렌치 매립에 어려움을 겪고 있는 실정이다.
현재, 트렌치 갭필 절연막으로는 O3 TEOS 산화막 또는 HDP 산화막 등이 사용되고 있다. 하지만 소자가 고집적화되어 트렌치의 폭이 0.1㎛ 이하가 되는 디바이스가 개발됨에 따라 이러한 갭필 절연막 들은 갭필 특성에 한계를 보이기 시작하였다.
즉, 트렌치를 완전히 매립하지 못하고, 보이드가 발생하고 있으며, 특히 O3 TEOS 막의 경우에는 상부지역에 seam이 형성되기도 한다. 이러한 보이드는 후속 CMP 공정 및 습식식각공정을 거치면서 드러나게 되고, 결국 게이트 폴리실리콘 증착 및 패터닝 공정시에 찌꺼기(residue)를 남게 함으로써 소자개발에 큰 어려움을 초래하고 있다.
이러한 갭필 문제를 보완하기 위한 방법 중의 하나로, 실리콘 기판을 식각하여 트렌치를 형성한 후에, 트렌치의 바닥 및 측면을 보호하기 위해 형성되는 측벽산화막(wall oxide)의 두께를 줄이는 방법이 있다.
측벽산화막의 두께를 줄이게 되면 트렌치의 종횡비가 낮아지므로, 후속 갭필 공정에 유리한 점이 있으나, 다음과 같은 문제가 있었다.
즉, 트렌치의 측면에 형성된 측벽산화막의 두께를 줄이고자 할 경우, 트렌치의 바닥에 형성된 측벽산화막 역시 같이 두께가 감소하기 때문에, 트랜지스터의 펀치뜨루(punch through) 특성등이 저하되는 문제가 있기 때문에, 측벽산화막의 두께를 감소시키는 방법도 한계에 부딪히게 되었다.
도1은 종래기술에 따른 트렌치 소자분리 공정시에 트렌치를 형성하고 난 후, 트렌치의 측벽 및 바닥에 측벽산화막이 형성된 모습을 도시한 도면으로, 이를 참조하여 종래기술을 설명한다.
먼저, 도1에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 감광막(미도시)을 차례로 형성한 다음, 노광/현상공정을 진행하여 감광막을 패터닝한다.
이후에, 패터닝된 감광막을 이용하여 소자분리막이 형성될 반도체 기판 영역의 패드산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다.
다음으로 패터닝된 감광막(미도시)을 제거하고 패드질화막(12)을 식각마스크로 하여, 반도체 기판(10)을 일정깊이 식각하여 소자분리막이 매립될 트렌치(trench) 구조를 형성한다.
다음으로, 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화시켜 측벽산화막(wall oxide)(13)을 트렌치 측벽 및 바닥에 형성한다. 다음으로 도1에는 도시되어 있지 않지만, 라이너 질화막 등을 형성한 다음, 갭필 절연막으로 트렌치를 매립하는 공정이 수행된다.
이와같이 갭필공정의 마진향상을 위하여, 도1에 도시된 측벽산화막(13)의 두께를 감소시킬 경우에는, 갭필하여야 할 트렌치의 폭이 늘어나는 셈이므로 갭필 공정의 마진이 증가하지만, 전술한 문제점들이 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 이온주입법을 적용하여 갭필공정의 마진을 향상시킨 반도체 소자의 트렌치 소자분리 방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 반도체 소자의 트렌치 소자분리 방법에 있어서, 실리콘 기판 상에 트렌치를 형성하는 단계; 상기 트렌치의 바닥에 산소를 이온주입하는 단계; 상기 트렌치의 측벽에 형성되는 두께보다 상기 트렌치의 바닥에 형성되는 두께가 더 두껍도록 열산화 공정을 진행하여 상기 트렌치의 측벽 및 바닥에 산화막을 형성하는 단계; 및 상기 트렌치를 갭필 절연막으로 매립하는 단계를 포함하여 이루어진다.
측벽산화막의 두께를 줄여서, 트렌치 갭필 문제를 해결하기 위해서는 필수적으로 트렌치 바닥부분에서 문제가 되는 펀치 뜨루 특성을 해결해야 하는 과제가 남는다. 따라서, 본 발명에서는 이를 해결하기 위해 이온주입법을 이용하여 트렌치의 바닥에만 O2 이온주입영역을 형성하여 주었다. 이후에, 열산화법을 이용하여 트렌치의 측벽 및 바닥에 종래보다 얇은 두께의 측벽산화막을 형성하게 되면, 트렌치의 측벽에는 종래보다 얇은 측벽산화막이 형성되는 반면에, 트렌치의 바닥에서는 이온주입된 산소에 의해 충분한 두께의 측벽산화막이 성장되므로, 펀치 뜨루 특성의 저하없이 후속 갭필 공정의 마진을 향상시킬 수 있었다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 소자분리 방법을 도시한 공정단면도로서 이를 참조하며 설명한다.
먼저, 도2a에 도시된 바와같이 반도체 기판(20) 상에 패드산화막(21)과 패드질화막(22) 및 감광막(미도시)을 차례로 형성한 다음, 노광/현상공정을 진행하여 감광막을 패터닝한다.
이후에, 패터닝된 감광막을 이용하여 소자분리막이 형성될 반도체 기판 영역의 패드산화막(21)과 패드질화막(22)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(20)을 노출시킨다.
다음으로 패터닝된 감광막(미도시)을 제거하고 패드질화막(22)을 식각마스크 로 하여, 반도체 기판(20)을 일정깊이 식각하여 소자분리막이 매립될 트렌치(trench) 구조를 형성한다.
다음으로, 도2b에 도시된 바와같이 노출된 트렌치의 바닥에 O2 이온주입공정을 실시하여 O2 가 적정농도 이상으로 축적된 이온주입영역(23)을 형성한다. 이러한 O2 이온주입공정의 도즈(doze)는 1012 ∼ 1016 atom/cm2 으로 한다.
다음으로 도2c에 도시된 바와같이 열산화 공정을 이용하여 트렌치의 측벽과 바닥에 측벽산화막(24)을 형성한다. 이때, 트렌치의 측면에 형성되는 측벽산화막의 두께는, 종래보다 얇은 두께를 갖도록 상기 열산화 공정의 레시피를 조절한다.
이와같이 트렌치의 측벽에 형성되는 측벽산화막의 두께를 종래보다 얇게 하더하도, 트렌치의 바닥에서는 충분히 두꺼운 두께의 측벽산화막이 형성된다. 즉, 트렌치의 바닥에는 이온주입된 산소의 존재 때문에 두꺼운 두께의 산화막이 형성된다.
이러한 열산화 공정은 800 ∼ 1100℃ 에서 진행되며, 습식산화(wet oxidation) 또는 건식산화(dry oxidation)를 적용할 수 있다. 또한, 전술한 열산화공정을 통해 형성되는 측벽산화막(24)의 두께는 30 ∼ 200Å 으로 한다.
다음으로 도2d에 도시된 바와같이, 트렌치를 갭필 절연막(25)으로 매립하여 보이드(void) 없는 갭필을 완성한다. 본 발명의 일실시예에서 사용가능한 갭필 절연막(25)으로는 O3 TEOS 산화막 또는 HDP 산화막 등이 적용가능하다.
본 발명에서는 트렌치의 측면에 형성되는 측벽산화막의 두께가 종래보다 얇아졌기 때문에, 갭필 절연막을 이용한 트렌치 갭필공정의 마진이 증가되었으며, 따라서 0.1㎛ 이하의 디자인 룰을 갖는 초고집적 소자에서 보이드 없는 트렌치 갭필을 가능케 한다.
다음으로 도2e에 도시된 바와같이 화학기계연마(Chemical Mechanical Polishing : CMP)를 적용하여 표면을 평탄화 한다. 이후에는 인산용액을 이용한 습식식각을 진행하여 패드 질화막(22)을 제거하는 등의 통상적인 일련의 공정이 진행되어 소자분리 공정을 완료한다.
전술한 바와같은 본 발명을 트렌치 소자분리 방법에 적용하게 되면, 0.1㎛ 이하의 디자인 룰을 갖는 초 고집적 소자에서 보이드 없는 트렌치 갭필을 가능케 하는 효과가 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, 트랜지스터의 펀치뜨루 특성의 저하없이 트렌치 갭필 공정의 마진을 증가시킬 수 있어, 0.1㎛ 이하의 디자인 룰을 갖는 초 고집적 소자 개발을 가능케 한다.

Claims (5)

  1. 반도체 소자의 트렌치 소자분리 방법에 있어서,
    실리콘 기판 상에 트렌치를 형성하는 단계;
    상기 트렌치의 바닥에 산소를 이온주입하는 단계;
    상기 트렌치의 측벽에 형성되는 두께보다 상기 트렌치의 바닥에 형성되는 두께가 더 두껍도록 열산화 공정을 진행하여 상기 트렌치의 측벽 및 바닥에 산화막을 형성하는 단계; 및
    상기 트렌치를 갭필 절연막으로 매립하는 단계
    를 포함하여 이루어지는 반도체 소자의 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 열산화 공정을 진행하는 단계는,
    800 ∼ 1100℃ 의 온도에서 진행되며, 습식산화 또는 건식산화를 이용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 열산화 공정으로 형성되는 산화막의 두께는 30 ∼ 200Å 인 것을 특징 으로 하는 반도체 소자의 트렌치 소자분리 방법.
  4. 제 1 항에 있어서,
    상기 트렌치의 바닥에 산소를 이온주입하는 단계는,
    1012 ∼ 1016 atom/cm2 의 도즈를 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  5. 제 1 항에 있어서,
    상기 트렌치를 갭필 절연막으로 매립하는 단계에서,
    상기 갭필 절연막은 O3 TEOS 산화막 또는 HDP 산화막 인 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
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