KR100564561B1 - 보이드 없는 반도체 소자의 트렌치 소자 분리 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 트렌치 소자 분리 방법은, 트렌치 내에 제1 산화막, 실리콘나이트라이드 라이너를 순차적으로 형성하고, 그 위에 비정질 실리콘막 또는 폴리실리콘막을 형성하는 단계를 포함한다. 이어서 제2 산화막으로 트렌치 내부를 매립시킨 후에 H2O 분위기에서의 열처리를 수행한다. 이로 인하여 폴리실리콘막이 H2O 분위기에서의 열처리동안 산화되어 제2 산화막의 플로우를 촉진시키며, 따라서 제2 산화막 내에 형성되었던 보이드가 용이하게 제거된다.

Description

보이드 없는 반도체 소자의 트렌치 소자 분리 방법{Method for trench isolation in semiconductor device without void}
도 1 내지 도 3은 종래의 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 보이드 없는 반도체 소자의 트렌치 소자 분리 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 동일 기판 상에 제조되는 반도체 소자들 간의 소자 분리 방법에 대한 연구가 활발히 진행되고 있다. 소자 분리를 위한 필드 영역의 한정은 반도체 제조 공정의 초기 단계에 이루어지며, 이로써 반도체 소자가 직접 제조되는 활성 영역의 크기 및 후속 단계의 공정 마진의 한계가 결정된다. 반도체 소자 분리 기술에는 로코스(LOCOS) 방법과 트렌치 소자 분리 방법이 있다. 이 중 트렌치 소자 분리 방법은 소자 분리 거리를 매우 좁게 할 수 있다는 이점이 있지만, 반도체 소자의 고집적화에 따라 소자 분리 폭이 보다 더 미세화되고 트렌치 깊이가 점점 더 증가하게 됨에 따라 여러가지 문제점들이 야기되고 있다. 이와 같은 여러가지 문제점들 중의 하나는, 어스펙트 비(aspect ratio)가 3 이상인 트렌치를 형성할 경우, 트렌치를 형성한 후에 그 내부에 절연 물질을 채우더라도 트렌치 내부에 보이드(void)가 형성된다는 점이다. 이를 도면을 참조하면서 보다 상세히 설명해 보기로 한다.
도 1 내지 도 3은 종래의 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100)의 상부에 패드 산화막(111), 실리콘나이트라이드막(112) 및 실리콘 산화막(113)을 순차적으로 적층한다. 그리고 패터닝을 진행하여 실리콘 산화막(113), 실리콘나이트라이드막(112) 및 패드 산화막(111)을 순차적으로 식각하여 필드 영역의 반도체 기판(100) 상부면을 노출시키는 스택층(stack layer)(110)을 형성한다. 다음에 이 스택층(110)을 식각 마스크막으로 이용하는 식각 공정을 진행하여 노출된 반도체 기판(100)을 소정 깊이로 식각하여 트렌치(T)를 형성한다.
다음에 도 2를 참조하면, 트렌치(T)의 측벽을 감싸는 소정 두께를 갖는 제1 산화막(120)을 형성한 후, 이 제1 산화막(120)을 감싸면서 스택층(110)의 노출면도 함께 덮는 실리콘나이트라이드 라이너(130)를 형성한다. 다음에 제2 산화막(140) 을 트렌치(T) 내부에 매립시킨다. 통상적으로 상기 제2 산화막(140)으로서 USG(Undoped Silicate Glass) 산화막 또는 HDP(High Density Plasma) 산화막을 사용한다. 그런데, 트렌치(T)의 어스펙트 비가 2 또는 3 이상이 되는 경우에는, 상기 제2 산화막(140)이 트렌치(T) 내부를 완전히 채우지 못하고 보이드(150)가 트렌치(T) 내부에 형성된다.
트렌치(T) 내부를 제2 산화막(140)으로 매립시킨 후에는, 후속 공정인 스택층(110) 제거를 위한 습식 식각을 진행하기 전에, 제2 산화막(140)의 습식 식각비를 낮추기 위하여 대략 900-1150℃의 온도 및 N2 분위기에서 1시간 이상 열처리를 수행한다. 그러나 상기 열처리 온도에서는 상기 제2 산화막(140)이 충분히 플로우되지 못하여, 상기 보이드(150)가 제거되지 않는다.
다음에 도 3을 참조하면, 화학적 기계적 평탄화 공정을 수행하여 스택층(도 2의 110)을 제거하면 트렌치 소자 분리막이 완성된다. 그런데 앞선 공정에서 형성된 보이드(150)가 트렌치 소자 분리막이 완성된 후, 도시된 바와 같이 상부에서 완전히 노출될 수 있다. 이와 같이 보이드(150)가 노출되면, 후속 공정에서 형성될 게이트 도전막들 사이에 브리지(bridge)를 야기할 수 있으며, 보이드 내부로 도전막이 형성되어 기생 트랜지스터가 동작할 수 있다. 특히 상기 기생 트랜지스터가 동작하게 되면 소자 동작 속도가 저하되며, 누설 전류량도 증가하는 것과 같이 소자의 특성이 열화된다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치를 매립하는 절연막내에 보 이드를 발생시키지 않음으로써 브리지 및 기생 트랜지스터의 동작을 억제시킬 수 있는 반도체 소자의 트렌치 소자 분리 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트렌치 소자 분리 방법은, 반도체 기판상에 소자 분리 영역을 노출시키는 스택층을 형성하는 단계; 상기 스택층을 식각 마스크로 이용한 식각 공정을 수행하여 상기 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계; 상기 트렌치상에 제1 산화막을 형성하는 단계; 상기 스택층 및 상기 제1 산화막을 덮은 실리콘나이트라이드 라이너를 형성하는 단계; 상기 실리콘나이트라이드 라이너 위에 실리콘막을 형성하는 단계; 상기 실리콘막이 형성된 트렌치를 제2 산화막으로 완전히 매립하는 단계; H2O 분위기에서 열처리를 수행하여 상기 제2 산화막 내의 보이드가 제거되도록 상기 제2 산화막을 플로우시키는 단계: 및 상기 스택층 및 상기 제2 산화막의 일부를 제거하여 상기 반도체 기판의 노출 표면과 상기 제2 산화막의 상부 표면이 거의 일치되도록 하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 실리콘막은 비정질 실리콘막 또는 폴리실리콘막을 사용할 수 있다.
그리고 상기 열처리는 850-1150℃의 온도에서 30-120분 동안 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 설명한다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 트렌치 소자 분리 방법을 설 명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 반도체 기판(200)상에 소자 분리 영역을 노출시키는 스택층(stack layer)(210)을 형성하고, 이 스택층(210)을 식각 마스크로 이용한 식각 공정을 수행하여 반도체 기판(200)의 소자 분리 영역에 트렌치(T)를 형성한다. 구체적으로 설명하면, 반도체 기판(200)의 상부에 패드 산화막(211), 실리콘나이트라이드막(212) 및 실리콘 산화막(213)을 순차적으로 적층한다. 그리고 패터닝을 진행하여 실리콘 산화막(213), 실리콘나이트라이드막(212) 및 패드 산화막(211)을 식각하여 필드 영역의 반도체 기판(200) 상부면을 노출시키는 스택층(210)을 형성한다. 다음에 이 스택층(210)을 식각 마스크막으로 이용하는 식각 공정을 진행하여 노출된 반도체 기판(200)을 소정 깊이로 식각한다. 그러면 도시된 바와 같은 트렌치(T)가 형성된다.
다음에 도 5를 참조하면, 트렌치(T)상에 제1 산화막(220)을 형성한다. 이 제1 산화막(220)은 열산화 공정을 통해 형성시킬 수 있다. 이어서 상기 스택층(210) 및 제1 산화막(220)을 덮은 실리콘나이트라이드 라이너(liner)(230)를 형성한다. 이 실리콘나이트라이드 라이너(230)의 두께는 대략 30-200Å이다. 다음에 이 실리콘나이트라이드 라이너(230) 위에 실리콘막(300)을 형성한다. 이 실리콘막(300)의 두께는 대략 100-300Å이다. 상기 실리콘막(300)은 비정질 실리콘막 또는 폴리실리콘막을 사용할 수 있다. 상기 실리콘막(300)을 형성한 후에는, 트렌치(T)를 제2 산화막(300)으로 완전히 매립한다. 통상적으로 상기 제2 산화막(240)으로서 USG(Undoped Silicate Glass) 산화막 또는 HDP(High Density Plasma) 산화막을 사용한다. 상기 제2 산화막(240)으로서 화학 기상 증착(Chemical Vapor Deposition) 산화막도 또한 사용할 수 있다. 그런데, 트렌치(T)의 어스펙트 비가 2 또는 3 이상이 되는 경우에는, 상기 제2 산화막(240)이 트렌치(T) 내부를 완전히 채우지 못하고 보이드(250)가 트렌치(T) 내부에 형성된다.
트렌치(T) 내부를 제2 산화막(240)으로 매립시킨 후에는, H2O 분위기에서 열처리를 수행하여 상기 제2 산화막(240) 내의 보이드(250)가 제거되도록 상기 제2 산화막(240)을 플로우시킨다. 상기 H2O 분위기에서의 열처리는 대략 850-1150℃의 온도에서 대략 30-120분 동안 수행하는 것이 바람직하다. 이와 같이 H2O 분위기에서 열처리를 수행하면 실리콘막(300)은 산화된다. 이로 인하여 제2 산화막(240)의 플로우 방향(도면에서 화살표로 표시)은 보이드(250) 쪽을 향하며, 따라서 도 6에 도시된 바와 같이, 실리콘막(300)의 일부는 산화되어 없어지고, 산화되지 않은 일부 실리콘막(300)이 트렌치(T) 바닥 근처에 남아 있으며, 따라서 제2 산화막(240) 내의 보이드(250)는 완전히 제거된다.
다음에 도 7을 참조하면, 스택층(210) 및 상기 제2 산화막(240)의 일부를 제거하여 상기 반도체 기판(200)의 노출 표면과 제2 산화막(240)의 상부 표면이 거의 일치되도록 평탄화 공정을 수행하여 트렌치 소자 분리 영역을 만든다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에서는 평탄화 공정을 먼저 수행한 후에 H2O 분위기에서의 열처리를 수행함으로써 보다 효율적으로 보이드를 제거시킬 수 있다.
먼저 도 8을 참조하면, 도 4 및 도 5를 참조하여 설명한 바와 같은 단계들을 수행한 후에 평탄화 공정을 수행하여 스택층(210)의 실리콘 산화막(213)이 노출되도록 평탄화시킨다. 그리고 H2O 분위기에서 열처리를 수행하여 상기 제2 산화막(240) 내의 보이드(250)가 제거되도록 상기 제2 산화막(240)을 플로우시킨다. 이때 제2 산화막(240)의 두께는 앞서 설명한 실시예에 비하여 얇아졌으며, 이로 인하여 같은 온도 및 같은 시간으로의 열처리로도 보다 효율적으로 제2 산화막(240)이 플로우된다. 즉 도면에 나타낸 바와 같이 제2 산화막(240)의 플로우 방향(도면에서 화살표로 표시)은 제2 산화막(240)의 표면 부분에서부터 보다 깊은 곳까지 보이드(250) 쪽을 향하게 된다. 따라서 도 9에 도시된 바와 같이, 실리콘막(300)의 일부는 산화되어 없어지고, 산화되지 않은 일부 실리콘막(300)이 트렌치(T) 바닥 근처에 보다 적은 양이 남아 있으며, 그리고 제2 산화막(240) 내의 보이드(250)는 보다 효율적으로 완전히 제거된다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자 분리 방법에 의하면, 트렌치 내의 산화막 매립 이전에 실리콘막을 형성시키고, 산화막 매립 이후에 H2O 분위기에서의 열처리를 수행함으로써, 실리콘막이 열처리동안 산화되어 산화막의 플로우를 촉진시키며, 이로 인하여 산화막 내에 형성되었던 보이드 를 제거시킬 수 있다는 이점이 있다.

Claims (3)

  1. 반도체 기판상에 소자 분리 영역을 노출시키는 스택층을 형성하는 단계;
    상기 스택층을 식각 마스크로 이용한 식각 공정을 수행하여 상기 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치상에 제1 산화막을 형성하는 단계;
    상기 스택층 및 상기 제1 산화막을 덮은 실리콘나이트라이드 라이너를 형성하는 단계;
    상기 실리콘나이트라이드 라이너 위에 실리콘막을 형성하는 단계;
    상기 실리콘막이 형성된 트렌치를 제2 산화막으로 완전히 매립하는 단계;
    H2O 분위기에서 열처리를 수행하여 상기 제2 산화막 내의 보이드가 제거되도록 상기 제2 산화막을 플로우시키는 단계: 및
    상기 스택층 및 상기 제2 산화막의 일부를 제거하여 상기 반도체 기판의 노출 표면과 상기 제2 산화막의 상부 표면이 거의 일치되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리 방법.
  2. 제1항에 있어서,
    상기 실리콘막은 비정질 실리콘막 또는 폴리실리콘막을 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리 방법.
  3. 제1항에 있어서,
    상기 열처리는 850-1150℃의 온도에서 30-120분 동안 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리 방법.
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