KR100475048B1 - 이중층의 질화물라이너를 갖는 트렌치 소자분리방법 - Google Patents
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Abstract
후속 산화공정으로 발생되는 스트레스를 방지하기 위해 트렌치 측벽에 이중층의 질화물라이너를 구비한 트렌치 소자분리 방법에 관하여 개시한다. 반도체기판 상부에 증착된 소정 두께의 식각마스크막을 패터닝하여 필드영역의 반도체기판의 상부를 노출하는 식각마스크패턴을 형성한다. 노출된 필드영역의 반도체기판에 트렌치를 형성한 후, 그 내벽 및 식각마스크패턴을 감싸도록 제1 질화물라이너와 제2 질화물라이너를 순차로 증착한다. 트렌치 내부에 절연물을 채워 소자분리막을 형성하고 제2 질화물라이너의 상부면이 노출될때까지 상기 소자분리막을 평탄화한다. 식각마스크패턴을 노출시키며, 계속하여 두 질화물라이너를 그 최상부노출면이 활성영역의 반도체기판의 상부면과 일치될때까지 제거한다. 이로써, 반도체기판의 활성영역과 트렌치에 절연물질이 채워진 필드영역의 경계에 홈(dent 또는 groove)이 발생되는 것을 방지할 수 있으며, 따라서, 추후 제조되는 트랜지스터가 이중으로 턴 온되는 험프현상과 문턱전압을 감소를 일으키는 원인을 제거할 수 있으므로 반도체소자의 신뢰도를 향상시킬 수 있다.
Description
본 발명은 반도체소자의 트렌치 소자분리 방법에 관한 것으로서, 상세하게는 후속 산화공정으로 발생되는 스트레스를 방지하기 위해 측벽에 이중층의 질화물라이너를 구비한 트렌치 소자분리 방법에 관한 것이다.
반도체 제조공정의 소자분리 기술로 최근 각광받고 있는 트렌치 소자분리 방법은 반도체소자의 고집적화에 따라 소자간의 분리 거리가 매우 좁아지면서 기존의 전통적인 로코스(LOCOS) 기술로는 불가능한 디멘젼(dimension)을 갖는 반도체소자의 소자분리에 이용되고 있다.
그러나 트렌치 소자분리 방법은 그 특성상 트렌치 하부 및 상부 코너의 응력 및 매립물질의 치밀화를 위한 고온 열처리 공정 및 후속 산화 공정 등으로 기판 실리콘에 과도한 스트레스(stress)를 가해 실리콘 격자 결함인 전위(dislocation) 및 스택 오류(stacking fault) 등을 유발되는 문제점을 안고 있다. 이를 방지하기 위해 트렌치 측벽(side wall)에 얇은 실리콘질화물층을 증착해 실리콘 기판에 가해지는 스트레스를 막는 방법이 개발되었다.
그러나, 종래의 단일층의 실리콘질화물층을 이용한 트렌치 소자분리 방법은 대략 다음의 공정으로 진행한다. 먼저, 반도체기판의 활성영역과 필드영역을 한정하고, 상기 필드영역으로 한정된 반도체기판에 트렌치 형성을 위한 식각마스크로 이용하기 위하여 실리콘질화물층을 반도체기판 상부에 적층한다. 패터닝과 식각공정을 진행하여 필드영역의 반도체기판 내에 트렌치를 형성한 후, 그 트렌치 내부에 절연물을 매립하여 소자분리막을 형성한다. 한편, 트렌치 내부에 절연물을 매립하기 전에 트렌치 측벽에 완충산화막을 형성하고, 전술한 문제 즉, 후속 산화공정으로 인하여 발생되는 스트레스를 방지하기 위하여 상기 완충산화막 상에 질화물라이너를 형성한 후, 비로소 트렌치 내부에 절연물을 매립한다. 이후, 반도체기판 상부에 적층된 물질층을 제거하는 공정을 진행하는데, 평탄화 공정과 식각공정을 적절하게 진행하여 활성영역의 반도체기판 상부면을 노출시키고 소자분리막의 최상부면은 활성영역의 노출된 반도체기판면에 일치되도록 한다.
이상의 종래의 소자분리방법에서 활성영역의 반도체 기판 상부에 형성된 실리콘질화물층을 제거하기 위한 식각공정시, 과도한 식각이 진행되어 스트레스방지층(anti-stress layer)으로 이용된 트렌치 측벽 상의 질화물라이너가 함께 식각되는 문제가 발생한다. 이는 반도체기판의 활성영역과 트렌치에 절연물질이 채워진 필드영역의 경계에 홈(dent 또는 groove)을 유발시키며, 이러한 홈은 추후 제조되는 트랜지스터가 이중으로 턴 온되는 험프현상과 문턱전압을 감소를 일으키는 원인을 제공하게 된다.
이하에서 종래의 반도체소자의 트렌치 소자분리 방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.
첨부도면 도 1 및 도 2는 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1은 반도체기판의 필드영역에 트렌치를 형성하는 방법을 설명하기 위한 단면도이다. 반도체기판(10) 상부에 소정 두께의 식각마스크막을 증착한다. 이때, 식각마스크막은 단일층 또는 복층을 이룰 수 있으며, 패드산화막과 실리콘질화물층 및 실리콘산화물층이 순차로 적층된 복층구조로 형성하여 이용하는 것이 일반적이다. 한편, 복층의 최상층인 실리콘산화물층은 필수적인 것이 아니므로 임의로 선택할 수 있는 물질층이다. 이어서, 반도체기판을 활성영역과 필드영역으로 분리하기 위해 식각마스크막을 패터닝하여 반도체기판의 필드영역의 상부면을 노출하는 식각마스크패턴(15, 20, 25)을 형성한다. 식각마스크패턴(15, 20, 25)에 의하여 노출된 필드영역의 반도체기판을 소정 깊이로 식각하여 트렌치(40)를 형성한다. 트렌치(40) 측벽(27)에 소정 두께의 산화막을 증착하여 측벽산화막(30)을 형성한다. 마지막으로 결과물 기판 전면에 질화물라이너(35)를 증착한다.
도 2는 트렌치에 절연물을 매립하여 형성된 소자분리막과 활성영역의 반도체기판 상부와의 경계에 홈이 발생된 것을 설명하기 위한 단면도이다. 먼저 도 1의 트랜치(40) 내부에 절연물을 매립하여 소자분리막(45)을 형성한다. 이후, 활성영역의 반도체기판 상부면에 적층된 물질층들을 제거한다. 이때 식각마스크로 이용된 실리콘질화물층(도 1의 20)은 상당한 두께 이상으로 증착되기 때문에 이를 제거하기 위해서 먼저 일정 두께까지는 평탄화공정으로 제거한 후에 식각 공정으로 나머지 두께를 제거하여 패드산화막패턴(도 1의 15)을 노출하는 단계로 진행하는 것이 일반적이다. 그런데, 이러한 실리콘질화물층(도 1의 20)을 제거하는 과정에서 노출된 질화물라이너도 함께 식각될 수 있다. 그런데 활성영역의 반도체기판 상부에 적층된 실리콘질화물층(도 1의 20)을 완전히 제거하는 공정을 진행하게 되면, 질화물라이너에 대한 식각이 과도하게 진행될 수 있다. 한편, 소자분리막(45)의 상부면도 상기 식각 공정에 의하여 어느 정도 변형되게 된다. 상기 언급한 단계를 거치게 되면 도 2에 도시된 바와 같이 활성영역의 반도체기판 상부와 소자분리막(45)의 경계에 홈이 발생하게 된다(도면부호 "A" 참조).
이러한 홈이 발생되면, 전술한 바와 같은 중대한 문제가 발생되므로 이를 방지하기 위한 노력이 당업계에서 부단하게 진행되고 있음은 자명하다.
본 발명이 이루고자 하는 기술적 과제는 트렌치를 형성하기 위하여 반도체기판에 형성된 실리콘질화물로 이루어진 식각마스크패턴을 제거하기 위한 식각 공정시, 트렌치 측벽 상부에 형성된 단일층의 질화물라이너가 활성영역의 반도체기판 상부면 이하로 과도하게 식각되어 활성영역의 반도체기판과 소자분리막이 형성된 필드영역 간의 경계에 홈(dent) 또는 골(groove)이 형성됨으로써, 이러한 기판을 이용한 트랜지스터의 이중 턴 온(turn-on)되는 문제와 문턱전압이 감소되는 문제가 발생되는 것을 방지함에 있다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 본 발명이 제공하는 트렌치 소자분리 방법은 다음과 같다.
(가)반도체기판 상부에 소정 두께의 식각마스크막을 증착한다. (나)상기 반도체기판을 활성영역과 필드영역으로 분리하기 위해 상기 식각마스크막을 패터닝한다. 그래서 상기 필드영역의 반도체기판의 상부를 노출하는 식각마스크패턴을 형성한다. (다)상기 식각마스크패턴에 의하여 노출된 필드영역의 반도체기판을 소정 깊이까지 식각하여 트렌치를 형성한다. (라)상기 트렌치 측벽에 소정 두께의 산화막을 증착하여 측벽산화막을 형성한다. 이후, 상기 측벽산화막 및 식각마스크패턴을 감싸도록 각각 소정 두께를 갖는 제1 질화물라이너와 제2 질화물라이너를 순차로 증착한다. (마)상기 적층된 두 질화물라이너로 감싸여진 트렌치 내부에 절연물을 채워 소자분리막을 형성한다. (바)상기 제2 질화물라이너의 상부면이 노출될때까지 상기 소자분리막을 평탄화한다. (사)상기 상부면이 노출된 제2 질화물라이너와 그 하부의 제1 질화물라이너를 제거하여 상기 식각마스크패턴을 노출시킨다. 이어서, 상기 두 질화물라이너를 식각하여 상기 노출된 식각마스크패턴 측벽의 두 질화물라이너를 그 최상부 노출면이 상기 식각마스크패턴 하부의 활성영역의 반도체기판의 상부면과 일치될때까지 제거한다. 그 결과 상기 식각마스크패턴의 측벽이 노출되도록 하며, 상기 평탄화된 소자분리막이 돌출되도록 한다. (아)상기 노출된 식각마스크패턴을 완전히 제거한다. 이로써 그 하부의 활성영역의 반도체기판 상부면이 노출되도록 한다. 상기 돌출된 소자분리막의 상부면을 상기 반도체기판의 상부면에 일치되도록 식각공정을 진행한다. 이후, 후속 공정은 제조하고자 하는 반도체소자에 따라 적절한 통상의 방법으로 진행한다.
이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
첨부도면 도 3 내지 도 6은 본 발명에 따른 트렌치 소자분리 방법의 실시예를 설명하기 위한 단면도들이다.
이때, 전술한 본 발명이 제공하는 트렌치 소자분리 방법은 다음에 의하여 구체적으로 실시하면 바람직하다.
도 3은 반도체기판의 필드영역에 트렌치를 형성하고, 그 내부에 절연물을 채워 소자분리막을 형성하는 방법을 설명하기 위해서 도시한 단면도이다. 반도체기판(110) 상부에 소정 두께의 식각마스크막을 증착한다. 상기 식각마스크막은 500 내지 2000Å의 두께로 형성하는 것이 바람직하다. 이어서, 반도체기판을 활성영역과 필드영역으로 분리하기 위해 식각마스크막을 패터닝하여 반도체기판의 필드영역의 상부면을 노출하는 식각마스크패턴(115)을 형성한다. 식각마스크패턴(115)에 의하여 노출된 필드영역의 반도체기판을 소정 깊이로 식각하여 트렌치(117)를 형성한다. 트렌치(117)는 500 내지 10000Å의 두께로 형성한다. 한편, 트렌치(117)를 형성한 후, 상기 식각마스크패턴은 100 내지 500Å의 두께만 남도록 식각하는 단계를 더 진행할 수도 있다. 트렌치(117) 측벽에 소정 두께의 산화막을 증착하여 측벽산화막(120)을 형성한다. 이어서, 측벽산화막(120) 및 식각마스크패턴(115)을 감싸도록 소정 두께를 갖는 제1 질화물라이너(125)와 제2 질화물라이너(130) 순차로 증착한다. 한편, 제1 질화물라이너(125)는 실리콘질화물로 형성하며, 이때 그 두께는 30 내지 300Å인 것이 바람직하다. 제2 질화물라이너(130)는 보론(B)질화물로 형성하며, 그 두께는 100 내지 300Å인 것이 바람직하다. 제1 질화물라이너(125)는 반도체기판에 결함이 발생되는 것을 방지하며, 제2 질화물라이너(130)를 구성하는 물질, 예컨대 붕소가 반도체기판 내부로 확산되는 것을 방지하기 위한 목적으로 사용된다. 이어서, 적층된 두 질화물라이너(125, 130)로 감싸여진 트렌치 내부에 절연물을 채워 소자분리막(135)을 형성한다. 제2 질화물라이너(130)의 상부면이 노출될때까지 상기 소자분리막을 평탄화한다. 이때, 소자분리막은 화학기계적연마(CMP)방법으로 진행하는 것이 바람직하다.
도 4는 반도체기판의 활성영역 상부에 증착된 질화물층을 제거하고, 그 하부의 식각마스크패턴을 노출하는 방법을 설명하기 위한 단면도이다. 활성영역의 반도체기판 상부면에서, 그 상부면이 노출된 제2 질화물라이너(도 3의 130)와 그 하부의 제1 질화물라이너(도 3의 125)를 순차로 제거하여 식각마스크패턴(115)의 상부면을 노출시킨다. 이 과정에서 두 질화물라이너는 변형된 형태(125a, 130a)로 도시하였으며, 소자분리막(도 3의 135)의 상부도 일부 식각되기 때문에 변형된 소자분리막(135a)으로 도시한다.
도 5는 반도체기판의 활성영역과 필드영역 사이에 노출된 두 질화물라이너를 활성영역의 반도체기판의 상부면에 일치되도록 식각하는 것을 설명하기 위한 단면도이다. 도 4를 참조한 설명에서 결과된 반도체기판의 두 질화물라이너(125a, 130a)의 최상부노출면이 식각마스크패턴(115) 하부의 활성영역의 반도체기판의 상부면과 일치될때까지 제거하여 식각마스크패턴(115)의 측벽을 노출시킴으로써 상기 평탄화된 소자분리막이 돌출되도록 상기 두 질화물라이너를 식각한다. 이때, 두 질화물라이너(125a, 130a)는 식각 공정으로 제거하며, 습식 또는 건식 등의 식각 공정에 특별한 제한이 없으므로, 임의로 선택하여 진행할 수 있다. 이러한 식각공정의 진행으로 두 딜화물라이너는 변형된 형태(125b, 130b)로 도시한다.
도 6은 노출된 식각마스크패턴(도 5의 115)을 완전히 제거하여 그 하부의 활성영역의 반도체기판(110) 상부면을 노출시키고, 돌출된 소자분리막(도 5의 125b)의 상부면을 활성영역의 반도체기판(110)의 상부면과 일치시키기 위한 식각공정을 진행하여 변형된 소자분리막(135b)을 도시한다. 이때의 식각 공정은 습식식각방법으로 진행하는 것이 바람직하다. 한편, 도면으로부터 종래 기술의 문제점(도 2의 "A"부분 참조)인 홈이 발생되지 않고 있음을 알 수 있다(도면부호 B 참조).
상기 도 4 내지 도 6에서 설명된 트렌치 소자분리 방법은 다음에 의하여 실시하면 보다 바람직한 결과를 얻을 수 있다. 식각마스크패턴(도 3의 115)을 형성하기 위한 식각마스크막은 500 내지 2000Å의 두께로 형성한다. 트렌치(도 3의 117)는 500 내지 10000Å의 두께로 형성한다. 트렌치(도 3의 117)를 형성한 후, 식각마스크패턴(도 3의 115)은 100 내지 500Å의 두께만 남도록 식각한다. 측벽산화막(도 3의 120)은 100 내지 500Å의 두께로 형성한다. 제1 질화물라이너(도 3의 125)는 실리콘질화물로 형성하며, 그 두께는 30 내지 300Å 정도로 한다. 제2 질화물라이너(도 3의 130)는 보론(B)질화물로 형성하며, 그 두께는 100 내지 300Å 정도로 한다. 소자분리막(도 3의 135)은 화학기계적연마(CMP)방법으로 진행한다. 두 질화물라이너(도 3의 125, 130)는 습식식각방법 또는 건식식각방법으로 제거한다. 식각마스크패턴(도 5의 115) 전부와 소자분리막(135a) 상부는 습식식각방법으로 제거한다.
이상의 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다. 예컨대 상기 반도체기판은 에피택셜층으로 대체될 수 있다.
종래에는 반도체기판의 활성영역 상부에 식각마스크패턴으로 활용되던 실리콘질화막패턴을 제거하는 공정에서 질화물라이너의 상당부분이 과도하게 식각되어 반도체기판의 활성영역과 필드영역의 경계부위에 홈이 형성되는 문제를 방지할 수 있다. 즉, 활성영역 상에 형성되던 두꺼운 실리콘질화막패턴 대신에 박막의 질화물라이너를 형성함으로써 식각량을 감소시킬 수 있으며, 따라서 트렌치 측벽을 따라 형성된 질화물라이너에 대한 과도한 식각이 진행되는 것을 방지할 수 있다.
도 1 및 도 2는 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 6은 본 발명에 따른 트렌치 소자분리 방법의 실시예를 설명하기 위한 단면도들이다.
Claims (13)
- (가)반도체기판 상부에 소정 두께의 식각마스크막을 증착하는 단계;(나)상기 반도체기판을 활성영역과 필드영역으로 분리하기 위해 상기 식각마스크막을 패터닝하여 상기 필드영역의 반도체기판의 상부를 노출하는 식각마스크패턴을 형성하는 단계;(다)상기 식각마스크패턴에 의하여 노출된 필드영역의 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;(라)상기 트렌치 측벽에 소정 두께의 산화막을 증착하여 측벽산화막을 형성한 후, 상기 측벽산화막 및 식각마스크패턴을 감싸도록 제1 질화물라이너와 제2 질화물라이너 각각의 물질층이 소정 두께를 갖도록 순차로 증착하는 단계;(마)상기 적층된 두 질화물라이너로 감싸여진 트렌치 내부에 절연물을 채워 소자분리막을 형성하는 단계;(바)상기 제2 질화물라이너의 상부면이 노출될때까지 상기 소자분리막을 평탄화하는 단계;(사)상기 상부면이 노출된 제2 질화물라이너와 그 하부의 제1 질화물라이너를 제거하여 상기 식각마스크패턴을 노출시키며, 계속하여 상기 노출된 식각마스크패턴 측벽의 두 질화물라이너를 그 최상부노출면이 상기 식각마스크패턴 하부의 활성영역의 반도체기판의 상부면과 일치될때까지 제거하여 상기 식각마스크패턴의 측벽을 노출시킴으로써 상기 평탄화된 소자분리막이 돌출되도록 상기 두 질화물라이너를 식각하는 단계; 및(아)상기 노출된 식각마스크패턴을 완전히 제거하여 그 하부의 활성영역의 반도체기판 상부면을 노출시키고, 상기 돌출된 소자분리막의 상부면을 상기 반도체기판의 상부면과 일치시키기 위하여 식각공정을 진행하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (가)단계의 식각마스크막은 500 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (다)단계의 트렌치는 500 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (다)단계의 트렌치를 형성한 후, 상기 식각마스크패턴은 100 내지 500Å의 두께만 남도록 식각하는 단계를 더 진행한 후, 상기 (라)단계 이후를 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (라)단계의 측벽산화막은 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (라)단계의 제1 질화물라이너는 실리콘질화물로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (라)단계의 제1 질화물라이너는 30 내지 300의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (라)단계의 제2 질화물라이너는 보론(B)질화물로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (라)단계의 제2 질화물라이너는 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (바)단계의 소자분리막은 화학기계적연마(CMP)방법으로 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (사)단계의 두 질화물라이너는 습식식각방법으로 제거하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (사)단계의 두 질화물라이너는 건식식각방법으로 제거하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (아)단계의 식각마스크패턴 전부와 소자분리막 상부는 습식식각방법으로 제거하는 것을 특징으로 하는 트렌치 소자분리 방법.
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