KR100289663B1 - 반도체 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 워드라인 사이의 공간을 축소시키는 것 없이, 소자분리막의 경계부분의 모트 형성을 용이하게 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은 반도체 기판 상에 제 1 산화막, 제 1 질화막, 및 질화산화막을 순차적으로 형성하는 단계; 상기 질화산화막, 제 1 질화막, 및 제 1 산화막을 상기 기판의 비활성영역이 노출되도록 패터닝하는 단계; 상기 패터닝된 제 1 산화막, 제 1 질화막, 및 질화산화막을 식각 마스크로하여 상기 노출된 기판을 소정깊이만큼 식각하여 트렌치를 형성하는 단계; 상기 기판의 전표면에 제 2 질화막을 형성하는 단계; 상기 제 2 질화막이 형성된 트렌치에 매립되도록 상기 기판 전면에 제 2 산화막을 형성하는 단계; 상기 제 2 질화막이 노출될 때까지 상기 제 2 산화막을 제 1 전면식각하는 단계; 상기 제 2 산화막을 소정두께만큼 식각하는 단계; 상기 식각부위에 매립되도록 상기 기판 전면에 제 3 질화막을 형성하는 단계; 상기 제 1 질화막이 노출될때까지 상기 제 3 및 제 2 질화막과 질화산화막을 제 2 전면식각하여 기판의 표면을 평탄화하는 단계; 및, 상기 제 1 질화막을 완전히 제거함과 동시에 상기 제 2 질화막의 상부를 일부 식각하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트렌치 기술을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
소자 분리(ISOLATION) 기술이란 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 서로 분리시켜, 각 소자가 인접한 소자의 간섭을 받지 않고 주어진 기능을 독자적으로 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시 부여하는 기술이다. 이러한 소자 분리 방법으로서 반도체 장치의 고집적화, 고속화 경향에 대응하여, 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 방법이 대두되었다.
상기한 STI방법을 이용한 반도체 소자의 소자분리막 형성방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1을 참조하면, 반도체 기판(11) 상에 패드 산화막(12) 및 제 1 질화막(13)을 순차적으로 형성하고, 기판(11)의 비활성영역이 노출되도록 제 1 질화막(13) 및 패드산화막을(12) 건식식각하여 패터닝한다. 그런 다음, 패터닝된 패드 산화막(13) 및 제 1 질화막(12)을 식각 마스크로하여 노출된 기판(11)을 적정 깊이까지 식각하여 트렌치를 형성하고, 트렌치 및 제 1 질화막(13) 표면에 결정결함(crystal defect)을 억제하기 위하여 제 2 질화막(15)을 얇게 형성한다. 제 2 질화막(15)이 형성된 트렌치에 매립되도록 기판 전면에 절연막(16)을 형성하고, 제 1 질화막(13)의 표면이 노출될때까지 절연막(16)을 화학기계연마(Chemical Mechanical Polishing; CMP)로 전면식각한다.
도 1b를 참조하면, 인산용액(H3PO4＋H2O)으로 제 1 및 제 2 질화막(13, 15)을 제거하고, 패드 산화막(12)을 제거한 후, 절연막(16)을 소정두께만큼 더 식각하여 소자분리막(16A)을 형성한다
그러나, 상기한 소자분리막(16A)의 형성후 진행되는 소정의 습식식각공정에 의해, 도 1b에 도시된 바와 같이, 소자분리막(16A)의 경계부분이 손실되어, 모트(moat; M)가 형성되는 문제가 있다. 이러한 모트의 형성은 게이트 산화막의 특성을 열화시킬 뿐만 아니라, 이 부분에 이온이 주입될 경우 소자 특성의 열화를 초래한다. 더욱이, 상기한 제 1 및 제 2 질화막(13, 15)의 트렌치 내부의 제 2 질화막(15)이 일부식각되어 상기한 모트 형성이 더욱더 심해진다. 또한, 이후 진행되는 워드라인 공정시 워드라인 물질이 상기한 모트 부분에 남게되고, 이를 완전히 제거할 경우에는 게이트 산화막 및 기판까지 손상을 받게 됨으로써, 소자의 특성이 더욱더 열화된다.
또한, 상기한 소자분리막의 손실을 방지하기 위하여 워드라인 형성 후 질화막을 형성하는데, 이러한 질화막의 스트레스로 인하여 소자의 활성영역이 열화될 뿐만 아니라, 고집적화에 따라 축소되는 워드라인 사이의 공간이 질화막에 의해 더욱더 감소되어, 콘택저항이 커지는 문제가 있었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 워드라인 사이의 공간을 축소시키는 것 없이, 소자분리막의 경계부분의 모트 형성을 용이하게 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
21 : 반도체 기판 22, 28 : 제 1 및 제 2 산화막
23, 27, 29 : 제 1 내지 제 3 질화막
24 : 질화산화막 25 : 마스크 패턴
26 : 트렌치
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 반도체 기판 상에 제 1 산화막, 제 1 질화막, 및 질화산화막을 순차적으로 형성하는 단계; 상기 질화산화막, 제 1 질화막, 및 제 1 산화막을 상기 기판의 비활성영역이 노출되도록 패터닝하는 단계; 상기 패터닝된 제 1 산화막, 제 1 질화막, 및 질화산화막을 식각 마스크로하여 상기 노출된 기판을 소정깊이만큼 식각하여 트렌치를 형성하는 단계; 상기 기판의 전표면에 제 2 질화막을 형성하는 단계; 상기 제 2 질화막이 형성된 트렌치에 매립되도록 상기 기판 전면에 제 2 산화막을 형성하는 단계; 상기 제 2 질화막이 노출될 때까지 상기 제 2 산화막을 제 1 전면식각하는 단계; 상기 제 2 산화막을 소정두께만큼 식각하는 단계; 상기 식각부위에 매립되도록 상기 기판 전면에 제 3 질화막을 형성하는 단계; 상기 제 1 질화막이 노출될때까지 상기 제 3 및 제 2 질화막과 질화산화막을 제 2 전면식각하여 기판의 표면을 평탄화하는 단계; 및, 상기 제 1 질화막을 완전히 제거함과 동시에 상기 제 2 질화막의 상부를 일부 식각하는 단계를 포함한다.
본 실시예에서, 제 1 산화막, 제 1 질화막, 및 질화산화막은 동일한 두께, 각각 5 내지 15㎚의 두께로 형성하고, 트렌치는 200 내지 300㎚의 깊이로 형성하며, 제 2 질화막은 4 내지 6㎚의 두께로 형성한다. 또한, 제 2 산화막은 O3-TEOS 산화막, HDP(High Density Plasma) 산화막, 또는 CVD 산화막과 같은 도핑되지 않은 산화막으로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성한다. 또한, 제 1 질화막은 인산용액(H3PO4＋H2O)을 이용한 습식식각으로 완전히 제거하되, 습식식각을 100% 과도식각으로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 패드 산화막으로서 제 1 산화막(22)을 열산화방식으로 5 내지 15㎚의 두께로 형성하고, 그 상부에 제 1 산화막(22)과 동일한 두께로 제 1 질화막(23)을 형성한다. 그런 다음, 제 1 질화막(23) 상에 SiON막과 같은 질화산화막(24)을 제 1 질화막(23)과 동일한 두께로 형성하고, 질화산화막(24) 상에 포토리소그라피로 기판(21)의 비활성영역 상부의 질화산화막(24)을 노출시키는 마스크 패턴(25)을 형성한다. 여기서, 질화산화막(24)은 포토리소그라피시 반사를 방지하는 ARC(Anti-Reflective)막으로 작용하고, 이후 진행되는 CMP의 공정마진을 확보한다.
그런 다음, 도 2b에 도시된 바와 같이, 마스크 패턴(25)을 식각 마스크로하여 질화산화막(24), 제 1 질화막(23), 및 제 1 산화막(22)을 기판(21)이 노출될 때까지 건식식각으로 식각하고, 이어서 노출된 기판(21)을 얕은깊이, 바람직하게 200 내지 300㎚의 깊이로 건식식각하여 트렌치(26)를 형성한다. 그 후, 도 2c에 도시된 바와 같이, 공지된 방법으로 마스크 패턴(25)을 제거하고, 기판 전 표면에 제 2 질화막(27)을 4 내지 6㎚, 바람직하게 5㎚의 두께로 형성한다. 여기서, 제 2 질화막(27)은 이후 습식식각으로부터 소자분리막을 보호하면서 열공정시 트렌치(26) 표면에 발생되는 결정결함을 억제하여 누설전류를 방지한다.
도 2d를 참조하면, 제 2 질화막(27)이 형성된 트렌치(26)에 매립되도록 기판 전면에 제 2 산화막(28)을 형성하고, 제 2 질화막(27)의 표면이 노출될 때까지 제 2 산화막(28)을 전면식각한다. 여기서, 제 2 산화막은 O3-TEOS 산화막, HDP(High Density Plasma) 산화막, 또는 CVD 산화막과 같은 도핑되지 않은 산화막으로 형성하고, 전면식각은 CMP로 진행한다. 즉, 제 2 질화막(27)과 제 2 산화막(28)의 높은 CMP 선택비에 의해, CMP시 제 2 질화막(27)이 식각 배리어로서 작용한다.
그런 다음, 도 2e에 도시된 바와 같이, CMP에 의해 전면식각된 제 2 산화막(28)을 소정두께만큼 습식식각으로 제거한다. 여기서, 습식식각은 HF나 BOE용액을 이용하여 진행한다. 즉, 제 2 산화막(28)과 제 2 질화막(27)의 높은 습식식각 선택비에 의해, 습식식각시 제 2 질화막(27)이 식각배리어로서 작용한다. 그 후, 도 2f에 도시된 바와 같이, 식각부위에 매립되도록 기판 전면에 제 3 질화막(29)을 형성하고, 도 2g에 도시된 바와 같이, 질화산화막(24)이 노출될 때까지 제 3 및 제 2 질화막(29, 27)을 CMP로 전면식각하고, 이어서 제 1 질화막(23)이 노출될 때까지 질화산화막(24)을 CMP로 전면식각하여 기판의 표면을 평탄화시킨다. 즉, 질화산화막(24)과 제 1 질화막(23)은 CMP시 식각 배리어로서 각각 작용한다.
그리고 나서, 제 1 질화막(23)을 습식식각으로 완전히 제거한다. 이때, 습식식각은 인산용액(H3PO4＋H2O)을 이용하여 100% 과도식각으로 진행한다. 이에 따라, 도 2h에 도시된 바와 같이, 제 3 질화막(29)의 상부가 일부 식각되어, 기판(21)의 표면과 그의 높이가 일치된다. 즉, 제 2 산화막(28A) 상부에 제 3 질화막(29)이 적층된 구조로 소자분리막이 형성된다. 또한, 제 1 산화막(22)은 이후 진행되는 이온주입시 기판(21)의 손상을 방지한다.
상기한 본 발명에 의하면, 소자분리막이 산화막과 질화막의 적층막으로 이루어지고, 산화막 상부에 질화막이 존재하기 때문에, 이후 진행되는 습식식각으로 인한 산화막의 손실이 방지되어, 소자분리막의 경계부분에서의 모트형성이 방지됨으로써, 게이트 산화막 열화 및 기판 손상이 방지됨으로써, 결국 소자의 특성이 향상된다.
또한, 도면에 도시되지는 않았지만, 워드라인 형성시 소자분리막의 손실을 막기 위한 별도의 질화막 증착이 요구되지 않으므로, 질화막으로 인한 게이트 산화막의 열화 및 워드라인 사이의 공간축소가 없기 때문에, 콘택면적이 증가되어 결국 콘택저항도 감소되는 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (9)
- 반도체 기판 상에 제 1 산화막, 제 1 질화막, 및 질화산화막을 순차적으로 형성하는 단계; 상기 질화산화막, 제 1 질화막, 및 제 1 산화막을 상기 기판의 비활성영역이 노출되도록 패터닝하는 단계; 상기 패터닝된 제 1 산화막, 제 1 질화막, 및 질화산화막을 식각 마스크로하여 상기 노출된 기판을 소정깊이만큼 식각하여 트렌치를 형성하는 단계; 상기 기판의 전표면에 제 2 질화막을 형성하는 단계; 상기 제 2 질화막이 형성된 트렌치에 매립되도록 상기 기판 전면에 제 2 산화막을 형성하는 단계; 상기 제 2 질화막이 노출될 때까지 상기 제 2 산화막을 제 1 전면식각하는 단계; 상기 제 2 산화막을 소정두께만큼 식각하는 단계; 상기 식각부위에 매립되도록 상기 기판 전면에 제 3 질화막을 형성하는 단계; 상기 제 1 질화막이 노출될때까지 상기 제 3 및 제 2 질화막과 질화산화막을 제 2 전면식각하여 기판의 표면을 평탄화하는 단계; 및, 상기 제 1 질화막을 완전히 제거함과 동시에 상기 제 2 질화막의 상부를 일부 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 제 1 산화막, 제 1 질화막, 및 질화산화막은 동일한 두께로 각각 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 2 항에 있어서, 상기 제 1 산화막, 제 2 질화막, 및 질화산화막은 각각 5 내지 15㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 트렌치는 200 내지 300㎚의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 제 2 질화막은 4 내지 6㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 제 2 산화막은 O3-TEOS 산화막, HDP(High Density Plasma) 산화막, 또는 CVD 산화막과 같은 도핑되지 않은 산화막으로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 제 2 산화막을 소정두께만큼 식각하는 단계는 HF나 BOE용액을 이용한 습식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 제 1 질화막을 완전히 제거하는 단계는 인산용액을 이용한 습식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 8 항에 있어서, 상기 습식식각은 100% 과도식각으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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