KR20050119412A - 누설 전류를 방지할 수 있는 얕은 트렌치 소자 분리막 및그 제조방법 - Google Patents
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Abstract
STI막의 유실을 방지하여, 접합 누설 전류 발생을 방지할 수 있는 STI막 및 그 제조방법을 개시한다. 개시된 본 발명의 STI막은, 트렌치를 갖는 반도체 기판, 상기 트렌치 내부의 하단부를 충진하고 있는 제 1 매립용 산화막, 상기 트렌치의 내부의 상단부를 충진하고 있는 제 2 매립용 산화막, 및 상기 제 1 및 제 2 매립용 산화막 사이에 개재되어 있는 베리어 절연막을 포함한다.
Description
본 발명은 얕은 트렌치 소자 분리막(shallow trench isolation, 이하 STI막) 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 콘택홀 형성시 STI막의 유실로 인한 접합 누설 전류를 방지할 수 있는 STI 및 그 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 장치의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
종래의 반도체 소자의 소자 분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅(bird's beak)이 발생하여, 액티브 영역의 면적을 감소시키면서 누설 전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI가 널리 채용되고 있으며, 도 1a 내지 도 1c를 참조하여 STI에 의해 소자 분리된 반도체 소자에 대하여 설명하도록 한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상부에 패드 산화막(15) 및 실리콘 질화막(20)을 순차적으로 적층한다. 소자 분리 영역이 한정될 수 있도록 실리콘 질화막(20) 및 패드 산화막(15)을 패터닝하여, 소자 분리막 마스크(22)를 한정한다. 소자 분리막 마스크(22)의 형태로 반도체 기판(10)을 식각하여 트렌치(25)를 형성한다음, 트렌치(25)가 충분히 매립될 수 있도록 반도체 기판(10) 결과물 상부에 절연막(30)을 형성한다.
도 1b에서와 같이, 절연막(30)을 반도체 기판(10) 표면이 노출되도록 화학적 기계적 연마하여, STI막(35)을 형성한다. 반도체 기판(10) 상부에 게이트 산화막(40)을 포함하는 게이트 전극(45)을 형성하고, 게이트 전극(45) 양측벽에 스페이서(50)를 형성한다. 게이트 전극(45) 양측의 반도체 기판(10)에 불순물을 주입하여 접합 영역(55)을 형성하고, 접합 영역(55) 상부에 공지의 방식으로 실리사이드막(60)을 형성한다.
그후, 도 1c에 도시된 바와 같이, 반도체 기판(10) 결과물 상부에 에치 스톱퍼(65)를 형성한다음, 에치 스톱퍼(65) 상부에 층간 절연막(70)을 증착한다. 그후, 접합 영역(55)이 노출되도록 층간 절연막(70)을 식각하여, 콘택홀을 형성하고, 콘택홀 내부에 콘택 스터드(75)를 형성한다.
그러나, 반도체 소자의 집적도가 증가함에 따라, 상기 콘택홀 형성시, 미스 얼라인(mis-align)이 발생될 수 있다. 이렇게 미스 얼라인된 콘택홀은 예컨대, 접합 영역(55)과 STI막(35)에 걸쳐 형성될 수 있다. 이러한 경우, 콘택홀을 형성하기 위한 층간 절연막(70) 식각 공정시, 에치 스톱퍼(65)와 함께 STI막(35)의 일부가 유실될 수 있다. 보다 구체적으로 설명하면, 일반적으로 에치 스톱퍼(65)로 사용되는 막은 SiON막으로서, 실리콘 산화막과 2:1의 식각 선택비를 가진다. 이러한 에치 스톱퍼(65)는 미세한 크기의 콘택홀을 형성하기 위한 과도 식각 공정을 진행하게 되면, 에치 스톱퍼(65)에 의해 노출된 STI막(35)이 쉽게 유실되는 것이다. 도 1c의 점선 부분은 STI막(35)의 유실된 부분을 나타낸다.
이와같이, STI막(35)의 유실로 인하여, 접합 누설 전류가 증가되고, 접합 영역의 불순물이 STI막(35)쪽으로 확산되어, 트랜지스터의 전기적 특성이 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 STI막의 유실을 방지하여, 접합 누설 전류 발생을 방지할 수 있는 STI막을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 STI막의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
상기한 본 발명의 기술적 과제를 달성하기 위하여 본 발명의 STI막은, 트렌치를 갖는 반도체 기판, 상기 트렌치 내부의 하단부를 충진하고 있는 제 1 매립용 산화막, 상기 트렌치의 내부의 상단부를 충진하고 있는 제 2 매립용 산화막, 및 상기 제 1 및 제 2 매립용 산화막 사이에 개재되어 있는 베리어 절연막을 포함한다.
상기 베리어 절연막은 상기 제 1 및 제 2 매립용 산화막과 식각 선택비가 상이한 막이며, 예컨대, 실리콘 질화막 또는 실리콘 질산화막일 수 있다. 상기 베리어 절연막은 상기 제 2 매립용 산화막의 저면 및 측면을 감싸도록 형성된다. 상기 베리어 절연막은 약 300 내지 500Å 두께를 갖는다.
또한, 상기 제 1 매립용 산화막은 상기 트렌치 전체 깊이의 2분의 1 이상을 차지함이 바람직하다.
또한, 본 발명의 다른 견지에 따른 STI막 제조방법은, 반도체 기판상부에 소자 분리 영역이 노출되도록 소자 분리 마스크를 형성한다음, 상기 소자 분리 마스크의 형태로 반도체 기판을 식각하여, 트렌치를 형성한다. 상기 트렌치 내부의 일정 두께만큼 제 1 매립용 산화막을 충진시키고 난 후, 상기 소자 분리 마스크 표면, 트렌치 표면 및 제 1 매립용 산화막 표면에 베리어 절연막을 피복한다. 그후, 상기 베리어 절연막 상부에 제 2 매립용 산화막을 충진하고, 상기 제 2 매립용 산화막, 베리어 절연막 및 소자 분리 마스크를 제거하여, STI막을 형성한다.
상기 트렌치 내부에 상기 제 1 매립용 산화막을 충진하는 단계는, 상기 반도체 기판 결과물 상부에 제 1 매립용 산화막을 증착하는 단계와, 상기 제 1 매립용 산화막을 상기 트렌치 내부에 잔류하도록 습식 식각하는 단계를 포함한다.
상기 STI막을 형성하는 단계는, 상기 베리어 절연막이 노출되도록 상기 제 2 매립용 산화막을 화학적 기계적 연마하는 단계와, 상기 베리어 절연막, 제 2 매립용 산화막 및 소자 분리 마스크를 상기 반도체 기판 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 본 발명의 STI 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100) 상부에 패드 산화막(105) 및 실리콘 질화막(110)을 순차적으로 증착한다. 소자 분리 영역이 노출되도록 실리콘 질화막(110) 및 패드 산화막(105)을 패터닝하여, 소자 분리 마스크(115)를 형성한다. 소자 분리 마스크(115)의 형태로 반도체 기판(100)을 소정 깊이만큼 식각하여 트렌치(120)를 형성한다. 트렌치(120)가 형성된 반도체 기판(100) 결과물 상부에 제 1 매립용 산화막(125)을 증착한다. 제 1 매립용 산화막(125)은 예를 들어 10 내지 10000Å 두께로 증착할 수 있다.
그후, 도 2b에 도시된 바와 같이, 트렌치(120) 내부에 일정 두께만큼 상기 제 1 매립용 산화막(125)이 잔류하도록 상기 제 1 매립용 산화막(125)을 습식 식각한다. 트렌치(120)내에 잔류하는 제 1 매립용 산화막(125a)은 예를 들어, 트렌치(120)의 전체 깊이의 2분의 1 이상을 차지함이 바람직하다.
도 2c에 도시된 바와 같이, 소자 분리 마스크(115) 표면 및 잔류하는 제 1 매립용 산화막(125a) 표면에 베리어 절연막(130)을 증착한다. 베리어 절연막(130)은 산화막과 식각 선택비가 상이한 막으로, 예를 들어, 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)이 이용될 수 있다. 베리어 절연막(130)은 예를 들어 300 내지 500Å 두께로 형성할 수 있다.
도 2d를 참조하여, 베리어 절연막(130) 상부에 제 2 매립용 산화막(135)을 증착한다. 제 2 매립용 산화막(135)은 비어있는 트렌치(120)의 상부 공간이 충분히 채워질 수 있는 두께로 형성된다.
도 2e에 도시된 바와 같이, 제 2 매립용 산화막(135)을 베리어 절연막(130)이 노출되도록 화학적 기계적 연마한다. 이에따라, 제 2 매립용 산화막(135a)은 트렌치(120) 및 소자 분리 마스크(115) 사이의 공간에 잔류하게 된다.
그후, 도 2f에 도시된 바와 같이, 베리어 절연막(130), 제 2 매립용 산화막(135a) 및 소자 분리 마스크(115)를 상기 반도체 기판(100) 표면이 노출되도록 추가적으로 화학적 기계적 연마하여, STI막(150)을 형성한다.
이와같은 본 발명의 STI막(150)은 그 내부에 베리어 절연막(130)이 개재되어 있으므로, 콘택홀 마스크의 정렬시 미스얼라인이 발생되더라도, 베리어 절연막(130)에 의해 STI막(150)이 깊숙이 제거됨이 방지된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, STI막 형성시, STI막 중간 부위에 STI막을 구성하는 산화막과 식각 선택비가 상이한 베리어 절연막을 개재한다. 이에따라, 콘택홀 마스크 정렬시 미스 얼라인이 발생되어, STI막이 노출되는 경우에도, 베리어 절연막에 의해 식각제가 블록킹됨으로써, STI막의 유실을 방지할 수 있다.
또한, STI막 내부의 상부 측벽 부분 및 중심부에 베리어막이 형성되어 있음에 따라, 접합 영역의 불순물 확산이 차단되어, 트랜지스터의 전기적 특성 저하를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1c는 일반적인 STI막을 갖는 반도체 소자의 제조방법을 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI막 제조방법을 설명하기 위한 각 공정별 단면도이다.
Claims (9)
- 트렌치를 갖는 반도체 기판;상기 트렌치 내부의 하단부를 충진하고 있는 제 1 매립용 산화막;상기 트렌치의 내부의 상단부를 충진하고 있는 제 2 매립용 산화막; 및상기 제 1 및 제 2 매립용 산화막 사이에 개재되어 있는 베리어 절연막을 포함하는 STI막.
- 제 1 항에 있어서, 상기 베리어 절연막은 상기 제 1 및 제 2 매립용 산화막과 식각 선택비가 상이한 막인 것을 특징으로 하는 STI막.
- 제 2 항에 있어서, 상기 베리어 절연막은 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 STI막.
- 제 1 항에 있어서, 상기 베리어 절연막은 상기 제 2 매립용 산화막의 저면 및 측면을 감싸도록 형성되는 것을 특징으로 하는 STI막.
- 제 4 항에 있어서, 상기 베리어 절연막은 약 300 내지 500Å 두께를 갖는 것을 특징으로 하는 STI막.
- 제 1 항에 있어서, 상기 제 1 매립용 산화막은 상기 트렌치 전체 깊이의 2분의 1 이상을 차지하는 것을 특징으로 하는 STI막.
- 반도체 기판상부에 소자 분리 영역이 노출되도록 소자 분리 마스크를 형성하는 단계;상기 소자 분리 마스크의 형태로 반도체 기판을 식각하여, 트렌치를 형성하는 단계;상기 트렌치 내부의 일정 두께만큼 제 1 매립용 산화막을 충진시키는 단계;상기 소자 분리 마스크 표면, 트렌치 표면 및 제 1 매립용 산화막 표면에 베리어 절연막을 피복하는 단계;상기 베리어 절연막 상부에 제 2 매립용 산화막을 충진하는 단계;상기 제 2 매립용 산화막, 베리어 절연막 및 소자 분리 마스크를 제거하여, STI막을 형성하는 단계를 포함하는 STI 제조방법.
- 제 7 항에 있어서, 상기 트렌치 내부에 상기 제 1 매립용 산화막을 충진하는 단계는,상기 반도체 기판 결과물 상부에 제 1 매립용 산화막을 증착하는 단계; 및상기 제 1 매립용 산화막을 상기 트렌치 내부에 잔류하도록 습식 식각하는 단계를 포함하는 것을 특징으로 하는 STI막 제조방법.
- 제 7 항에 있어서, 상기 STI막을 형성하는 단계는,상기 베리어 절연막이 노출되도록 상기 제 2 매립용 산화막을 화학적 기계적 연마하는 단계; 및상기 베리어 절연막, 제 2 매립용 산화막 및 소자 분리 마스크를 상기 반도체 기판 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 STI막 제조방법.
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Legal Events
| Date | Code | Title | Description |
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| WITN | Withdrawal due to no request for examination |