CN117293082A - 半导体器件沟槽结构的制作方法及半导体器件 - Google Patents

半导体器件沟槽结构的制作方法及半导体器件 Download PDF

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CN117293082A CN202311262599.1A CN202311262599A CN117293082A CN 117293082 A CN117293082 A CN 117293082A CN 202311262599 A CN202311262599 A CN 202311262599A CN 117293082 A CN117293082 A CN 117293082A
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Abstract

本发明公开了一种半导体器件沟槽结构的制作方法及半导体器件，通过对MTI的沟槽(本申请文件中的第一沟槽)进行封口，先完成DTI(本申请文件中的第二沟槽结构)的制作，再打开MTI的沟槽(本申请文件中的第一沟槽)完成第一沟槽结构的制作，使得第一沟槽结构经历的总热预算大大减少，降低第一沟槽结构内掺杂物扩散的风险。

Description

半导体器件沟槽结构的制作方法及半导体器件
技术领域
本发明是关于半导体工艺技术领域，特别是关于一种半导体器件沟槽结构的制作方法及半导体器件。
背景技术
半导体器件在制作时往往需要在半导体主体上形成将不同层的电引出至表面且能对其上不同类型器件实现相互隔离的沟槽结构。现有技术的半导体器件沟槽结构的制作，往往是先进行其中一类沟槽结构(MTI)的制作，用于半导体主体内埋层的电引出，再进行另一类沟槽结构(DTI)的制作，用于半导体主体内衬底的电引出。然而，上述制作方法通常采用掩膜分别进行两次刻蚀，工艺步骤繁杂。基于此，申请号为202210107483.X的发明专利，提出了采用单掩模同时形成MTI的沟槽和DTI的沟槽，然后进行MTI的制作，后在进行DTI多晶硅填充之前，使用干各向同性多晶硅蚀刻(通过SF6、CF4或XeF2等)或湿各向同性蚀刻(例如，HF+HNO3+乙酸)来去除DTI沟槽中的掺杂多晶硅。然而，从深窄的DTI沟槽中完全去除掺杂多晶硅很困难，在大规模生产中也很难控制；且先进行MTI制作，后进行DTI制作会导致，已经制作完成的MTI在DTI制作时需要承受DTI工艺中的氧化和退火过程中经历的热过程，而该热过程容易导致MTI内掺杂剂的向外扩散，影响击穿电压。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种半导体器件沟槽结构的制作方法及半导体器件，其能够解决现有技术中的问题。
为实现上述目的，本发明的实施例提供了一种半导体器件沟槽结构的制作方法，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的顶表面上形成硬掩膜层；在所述硬掩模层内形成贯穿所述硬掩模层的第一沟槽开口且在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽，并在所述半导体主体中形成第二沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述埋层中，所述第二沟槽从所述外延层的顶表面延伸到所述衬底中；沉积第一介电层，使所述第一介电层填充于所述第一沟槽开口内以封闭所述第一沟槽；在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述衬底电连接至所述外延层的顶表面；去除所述第一沟槽开口内的所述第一介电层；在所述第一沟槽中沉积第一导电材料，所述第一导电材料被配置为将所述埋层电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，使用单个软掩膜层在所述硬掩模层内同时形成贯穿所述硬掩模层的第一沟槽开口和第二沟槽开口，以及同时在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽、与第二沟槽开口对准的第二沟槽。
在本发明的一个或多个实施方式中，所述第一沟槽的宽度小于所述第二沟槽的宽度。
在本发明的一个或多个实施方式中，沉积第一介电层之前，还包括：在所述第一沟槽开口的侧壁以及第一沟槽的内壁以及所述第二沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层。
在本发明的一个或多个实施方式中，半导体器件沟槽结构的制作方法包括：沉积第一介电层，所述第一介电层形成于所述第二沟槽的内壁上、所述第一沟槽的内壁上以及填充于所述第一沟槽开口内；采用等离子体各向同性蚀刻以去除所述第二沟槽内壁上的所述第一介电层。
在本发明的一个或多个实施方式中，所述硬掩膜层具有一定的厚度范围，所述厚度范围被限定为：当所述第二沟槽的内壁上的所述第一介电层被去除后，所述第一沟槽开口内的所述第一介电层仍封堵所述第一沟槽开口顶部。
在本发明的一个或多个实施方式中，不均匀的进行所述第一介电层的沉积，以使所述第一沟槽开口顶部的所述第一介电层沉积的厚度大于所述第一沟槽的内壁上的所述第一介电层沉积的厚度。
在本发明的一个或多个实施方式中，半导体器件沟槽结构的制作方法包括：采用干法蚀刻和/或BOE湿法或DHF湿法蚀刻，去除所述第一沟槽开口内以及所述第一沟槽内壁上的所述第一介电层。
在本发明的一个或多个实施方式中，采用各向异性蚀刻，打开位于所述第一沟槽开口内的所述第一介电层；采用各向同性蚀刻，去除所述第一沟槽内壁和所述第一沟槽开口侧壁上的所述第一介电层。
在本发明的一个或多个实施方式中，在所述第二沟槽中形成第二沟槽结构，包括：在所述第二沟槽的内壁上形成衬垫氧化层；在所述第二沟槽内的衬垫氧化层上形成第二介电层；刻蚀并去除所述第二沟槽的底壁上的所述衬垫氧化层和所述第二介电层；沉积具有第一掺杂类型的第二导电材料，使所述第二导电材料填充所述第二沟槽；去除所述硬掩膜层上的第一导电材料以及部分所述硬掩膜层，其中，去除的所述硬掩膜层的厚度小于所述第一沟槽开口内用于封堵所述第一沟槽的所述第一介电层的高度。
在本发明的一个或多个实施方式中，在所述第二沟槽中形成第二沟槽结构之后，还包括：对所述第二沟槽结构内的第二导电材料进行回蚀的步骤。
在本发明的一个或多个实施方式中，在去除所述第一沟槽开口内的所述第一介电层之后，还包括，在所述第一沟槽的内壁上形成阻挡层，刻蚀并去除所述第一沟槽底壁的阻挡层的步骤。
在本发明的一个或多个实施方式中，在所述半导体主体中形成第二沟槽的同时，还在所述半导体主体中形成第三沟槽，所述第三沟槽从所述外延层的顶表面延伸到所述衬底中且所述第三沟槽的深度小于所述第二沟槽的深度，所述第三沟槽的宽度小于所述第二沟槽的宽度。
在本发明的一个或多个实施方式中，在所述第二沟槽中形成第二沟槽结构的同时，还在所述第三沟槽中形成第三沟槽隔离结构，所述第三沟槽隔离结构被配置隔离所述外延层中的不同器件区域。
本发明的又一实施例提供了一种半导体器件沟槽结构的制作方法，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的顶表面上形成硬掩膜层；在所述硬掩模层内形成贯穿所述硬掩模层的第一沟槽开口且在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽，并在所述半导体主体中形成第二沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述埋层中，所述第二沟槽从所述外延层的顶表面延伸到所述衬底中；在所述第一沟槽、第二沟槽的侧壁上形成阻挡层；沉积第一介电层，使所述第一介电层填充于所述第一沟槽开口内以封闭所述第一沟槽；部分或全部去除所述第二沟槽的侧壁的阻挡层；在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述衬底电连接至所述外延层的顶表面；去除所述第一沟槽开口内的所述第一介电层；在所述第一沟槽中沉积第一导电材料，所述第一导电材料被配置为将所述埋层电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，使用单个软掩膜层在所述硬掩模层内同时形成贯穿所述硬掩模层的第一沟槽开口和第二沟槽开口，以及同时在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽、与第二沟槽开口对准的第二沟槽。
在本发明的一个或多个实施方式中，所述第一沟槽的宽度小于所述第二沟槽的宽度。
在本发明的一个或多个实施方式中，在所述第一沟槽、第二沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽开口的侧壁以及第一沟槽的内壁、所述第二沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层。
在本发明的一个或多个实施方式中，半导体器件沟槽结构的制作方法包括：沉积第一介电层，所述第一介电层形成于所述第二沟槽的内壁上、所述第一沟槽的内壁上以及填充于所述第一沟槽开口内；采用等离子体各向同性刻蚀以去除所述第二沟槽内壁上的所述第一介电层。
在本发明的一个或多个实施方式中，所述硬掩膜层具有一定的厚度范围，所述厚度范围被限定为：当所述第二沟槽的内壁上的所述第一介电层被去除后，所述第一沟槽开口内的所述第一介电层仍封堵所述第一沟槽开口顶部。
在本发明的一个或多个实施方式中，不均匀的进行所述第一介电层的沉积，以使所述第一沟槽开口顶部的所述第一介电层沉积的厚度大于所述第一沟槽的内壁上的所述第一介电层沉积的厚度，直至封闭所述第一沟槽开口顶部。
在本发明的一个或多个实施方式中，半导体器件沟槽结构的制作方法，包括：采用干法蚀刻和/或BOE湿法或DHF湿法蚀刻，去除所述第一沟槽开口内以及所述第一沟槽内壁上的所述第一介电层。
在本发明的一个或多个实施方式中，采用各向异性蚀刻，打开位于所述第一沟槽开口内的所述第一介电层；采用各向同性蚀刻，去除所述第一沟槽内壁和所述第一沟槽开口侧壁上的所述第一介电层。
在本发明的一个或多个实施方式中，部分或全部去除所述第二沟槽的侧壁的阻挡层，包括：等离子体各向同性干法蚀刻和/或BOE湿法或DHF湿法蚀刻，去除所述第二沟槽的侧壁上的阻挡层。
在本发明的一个或多个实施方式中，在所述第二沟槽中形成第二沟槽结构，包括：在所述第二沟槽的内壁上形成衬垫氧化层；在所述第二沟槽内的衬垫氧化层上形成第二介电层；刻蚀并去除所述第二沟槽的底壁上的所述衬垫氧化层和所述第二介电层；沉积具有第一掺杂类型的第二导电材料，使所述第二导电材料填充所述第二沟槽；去除所述硬掩膜层上的第一导电材料以及部分所述硬掩膜层，其中，去除的所述硬掩膜层的厚度小于所述第一沟槽开口内用于封堵所述第一沟槽的所述第一介电层的高度。
在本发明的一个或多个实施方式中，在所述第二沟槽中形成第二沟槽结构之后，还包括：对所述第二沟槽结构内的第二导电材料进行回蚀的步骤。
在本发明的一个或多个实施方式中，在所述半导体主体中形成第二沟槽的同时，还在所述半导体主体中形成第三沟槽，所述第三沟槽从所述外延层的顶表面延伸到所述衬底中且所述第三沟槽的深度小于所述第二沟槽的深度，所述第三沟槽的宽度小于所述第二沟槽的宽度。
在本发明的一个或多个实施方式中，在所述第二沟槽中形成第二沟槽结构的同时，还在所述第三沟槽中形成第三沟槽隔离结构，所述第三沟槽隔离结构被配置隔离所述外延层中的不同器件区域。
本发明的还一实施例提供了一种半导体器件，所述半导体器件包括沟槽结构，所述沟槽结构采用上述的半导体器件沟槽结构的制作方法制作而成。
与现有技术相比，根据本发明实施方式的半导体器件沟槽结构的制作方法，首先通过第一介电层密封第一沟槽，后完成第二沟槽结构的制作，再打开第一沟槽完成第一沟槽的制作，期间无需对深窄的第二沟槽进行去除内壁上掺杂的导电材料的操作，且使得第一沟槽结构经历的总热预算大大减少，降低第一沟槽结构内掺杂物扩散的风险。
根据本发明实施方式的半导体器件沟槽结构的制作方法，基于单掩膜一次同时形成第一沟槽和第二沟槽，工艺简单且能与现有的单掩模工艺兼容。第二沟槽结构承受的总热预算减少了，内部掺杂物的扩散风险大大降低了，进而可以缩小原有第二沟槽结构与内部器件区域之间最小设计距离，减小芯片尺寸，从而降低成本。
附图说明
图1是根据本发明一实施方式的半导体器件沟槽结构的制作方法的工艺流程图；
图2a-图2r是根据本发明第一实施方式的制作半导体器件沟槽结构的过程图；
图3是根据本发明第二实施方式的半导体器件沟槽结构的制作方法的工艺流程图；
图4a-图4r是根据本发明第二实施方式的制作半导体器件沟槽结构的过程图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如背景技术所言，现有技术的半导体器件沟槽结构的制作，往往是先进行其中一类沟槽结构(MTI)的制作，用于半导体主体内埋层的电引出，再进行另一类沟槽结构(DTI)的制作，用于半导体主体内衬底的电引出。然而，上述制作方法通常采用掩膜分别进行两次刻蚀，工艺步骤繁杂。基于此，申请号为202210107483.X的发明专利，提出了采用单掩模同时形成MTI的沟槽和DTI的沟槽，然后进行MTI的制作，后在进行DTI多晶硅填充之前，使用干各向同性多晶硅蚀刻(通过SF6、CF4或XeF2等)或湿各向同性蚀刻(例如，HF+HNO3+乙酸)来去除DTI沟槽中的掺杂多晶硅。然而，从深窄的DTI沟槽中完全去除掺杂多晶硅很困难，在大规模生产中也很难控制；且先进行MTI制作，后进行DTI制作会导致，已经制作完成的MTI在DTI制作时需要承受DTI工艺中的氧化和退火过程中经历的热过程，而该热过程容易导致MTI内掺杂剂的向外扩散，影响击穿电压。
为了解决上述技术问题，本申请提供了一种半导体器件沟槽结构的制作方法，通过对MTI的沟槽(本申请文件中的第一沟槽)进行封口，先完成DTI(本申请文件中的第二沟槽结构)的制作，再打开MTI的沟槽(本申请文件中的第一沟槽)完成第一沟槽结构的制作，使得第一沟槽结构经历的总热预算大大减少，降低第一沟槽结构内掺杂物扩散的风险。
以下针对多个具体实施方式，结合附图，对本发明的半导体器件沟槽结构的制作方法进行详细展开阐述。
如图1所示，本发明在第一实施例提供了一种半导体器件沟槽结构的制作方法，包括：s1，提供半导体主体，半导体主体包括具有第一掺杂类型的衬底，设置在衬底之上的具有第二掺杂类型的埋层，以及设置在埋层之上的具有第一掺杂类型的外延层，第二掺杂类型与第一掺杂类型相反。s2，在外延层的顶表面上形成硬掩膜层。s3，在硬掩模层内形成贯穿硬掩模层的第一沟槽开口且在半导体主体中形成与第一沟槽开口对准的第一沟槽，并在半导体主体中形成第二沟槽，第一沟槽从外延层的顶表面延伸到埋层中，第二沟槽从外延层的顶表面延伸到衬底中。s4，沉积第一介电层，使第一介电层填充于第一沟槽开口内以封闭第一沟槽。s5，在第二沟槽中形成第二沟槽结构，第二沟槽结构被配置为将衬底电连接至外延层的顶表面。s6，去除第一沟槽开口内的第一介电层。s7，在第一沟槽中形成第一沟槽结构，第一沟槽结构被配置为将埋层电连接至外延层的顶表面。
其中，在步骤s3中，在半导体主体中形成第二沟槽的同时，还在半导体主体中形成第三沟槽，第三沟槽从外延层的顶表面延伸到衬底中且第三沟槽的深度小于第二沟槽的深度，第三沟槽的宽度小于第二沟槽的宽度。在步骤s5中，在第二沟槽中形成第二沟槽结构的同时，还在第三沟槽中形成第三沟槽隔离结构，第三沟槽隔离结构被配置隔离外延层中的不同器件区域。在步骤s7中，包括先在第一沟槽的内壁上形成阻挡层，去除第一沟槽底壁的阻挡层；再在第一沟槽中沉积第一导电材料。第一导电材料与阻挡层共同形成第一沟槽结构，第一沟槽结构中的第一导电材料被配置为将埋层电连接至外延层的顶表面。
图2a至图2r示出了根据本申请的第一实施方式的制作半导体器件沟槽结构的过程图。
如图2a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13中形成有器件区域。其中，第二掺杂类型与第一掺杂类型相反。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域。
在外延层13的顶表面上形成硬掩模层15。形成硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～200A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～3000A；在第一氮化物层152上沉积第二氧化物层153，第二氧化物层153的厚度为2000A～6000A。优选的，第一氧化物层151的厚度为200A，第一氮化物层152的厚度为1600A，第二氧化物层153的厚度为5000A。在本实施方式的技术方案中，第二氧化物层153需要具有一定相当的厚度，使得硬掩膜层15具有一定的厚度，可以确保在后续工艺中，用第一介电层封住第一沟槽的开口后具有足够的厚度，防止在对第二沟槽内进行第一介电层去除时，打开第一沟槽的开口。可以理解的是，可以对第一氧化物层151和/或第二氧化物层153进行致密化，以发挥硬掩模层更好的效果。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151和第二氧化物层153由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图2b和图2c所示，可以使用第一软掩模层A对硬掩模层15和半导体主体10进行单次刻蚀，以同时在硬掩模层15内形成第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a，且同时在半导体主体10中形成与第一沟槽开口20a对准的第一沟槽20、与第二沟槽开口30a对准的第二沟槽30、与第三沟槽开口40a对准的第三沟槽40。第一沟槽20连通第一沟槽开口20a且第一沟槽20的宽度与第一沟槽开口20a的宽度一致，可沿第一沟槽开口20a继续刻蚀形成第一沟槽20。第一沟槽20深度自第一沟槽开口20a延伸到埋层12。第二沟槽30连通第二沟槽开口30a且第二沟槽30的宽度与第二沟槽开口30a的宽度一致，可沿第二沟槽开口30a继续刻蚀形成第二沟槽30。第二沟槽30深度自第二沟槽开口30a延伸到衬底11。第三沟槽40连通第三沟槽开口40a且第三沟槽40的宽度与第三沟槽开口40a的宽度一致，可沿第三沟槽开口40a继续刻蚀形成第三沟槽40。第三沟槽40深度自第三沟槽开口40a延伸到衬底11但小于第二沟槽30在半导体主体10内的深度。第二沟槽30的宽度大于第三沟槽40的宽度，第三沟槽40的宽度大于第一沟槽20的宽度。示例性的，第一沟槽开口20a和第一沟槽20的宽度为0.4μm-0.6μm，优选为0.5μm。在一些实施例中，第一软掩模层A可以是光刻胶。第一沟槽开口20a、第一沟槽20、第二沟槽开口30a、第二沟槽30刻蚀形成后，剥离第一软掩膜层A。
如图2d所示，可选择的，在第一沟槽开口20a、第一沟槽20、第二沟槽开口30a、第二沟槽30、第三沟槽开口40a、第三沟槽40内生长一层100A-200A的牺牲氧化物层，然后通过DHF(稀氢氟酸)去除。通过牺牲氧化物层剥离，可以去除在蚀刻过程中在侧壁和底壁上产生的损伤，平滑第一沟槽开口20a、第一沟槽20、第二沟槽开口30a、第二沟槽30、第三沟槽开口40a和第三沟槽40，并通过牺牲氧化物层的剥离进一步加宽第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a的宽度。
可选的，还可以直接对第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a进行50A-500A的硬掩膜层回拉工艺，以进一步增加第一沟槽开口20a、第二沟槽开口30a、第三沟槽开口40a的宽度，便于后续材料的沉积。
如图2e所示，进行第一介电层14的沉积，沉积厚度为2500A-4500A。第一介电层14形成于第三沟槽开口40a的侧壁上、第三沟槽40的内壁上、第二沟槽开口30a的侧壁上、第二沟槽30的内壁上、第一沟槽20的内壁上、第一沟槽开口20a内以及硬掩膜层15的表面上。对于宽度为0.5μm的第一沟槽开口20a，为了实现完全封闭第一沟槽20，优选的第一介电层14的沉积厚度为3000A。可以理解的是，第一介电层14的沉积具有不一致性以及不均匀性，通常在进行沉积时会调节设备及控制工艺参数，以实现均匀沉积，而在此技术方案中，不作任何调整，使得第一介电层14自然地沉积，以使其在天然的拐角处(本实施例中为第一沟槽开口的顶部拐角处、第二沟槽开口的顶部拐角处、第三沟槽开口的顶部拐角处)，由于表面积较大，沉积厚度会变厚。因此，第一沟槽20，第二沟槽30以及第三沟槽40侧壁上的第一介电层14要薄得多，第一沟槽开口20a、第二沟槽开口30a以及第三沟槽开口40a内的第一介电层14要厚得多，而由于第一沟槽开口20a的宽度远小于第二沟槽开口30a和第三沟槽开口40a，因此，当第一沟槽开口20a内填充满第一介电层14而封闭第一沟槽20时，第二沟槽开口30a和第三沟槽开口40a由于其宽度较宽而仍然是开放的。示例性的，第一介电层14优选为TEOS(正硅酸乙酯)膜。
如图2f所示，采用等离子体各向同性干法蚀刻或者DHF(稀氢氟酸)湿法蚀刻或者干法蚀刻和湿法蚀刻混合的方法以去除硬掩膜层15表面、第二沟槽30内壁上、第三沟槽40内壁上、以及部分第三沟槽开口40a侧壁上和部分第二沟槽开口30a侧壁上的第一介电层14。可以理解的是，第二沟槽30和第三沟槽40内壁上的第一介电层14较薄，而第一沟槽开口20a内的第一介电层14较厚，在采用各向同性去除第二沟槽30和第三沟槽40内壁上的第一介电层14时，不会打开第一沟槽开口20a。然而，第二沟槽开口30a和第三沟槽开口40a的侧壁上以及硬掩膜层15表面的第一介电层14相较于第二沟槽30和第三沟槽40内壁上的第一介电层14要厚，因此在完全去除第二沟槽30和第三沟槽40内壁上的第一介电层14时，第二沟槽开口30a和第三沟槽开口40a的侧壁上以及硬掩膜层15表面还残留有第一介电层14。但由于第一介电层14与硬掩膜层15中的第二氧化物层153相似，都为氧化物，因此该残留对后续工艺没有太大影响。
如图2g所示，通过湿法氧化工艺在第二沟槽30和第三沟槽40的内壁上形成厚度为3000A-4000A的衬垫氧化层61，优选的，总氧化物层(此处的衬垫氧化层61以及之前工艺中可能残留的第一介电层14等)厚度为4000A，可承受高电压。第一沟槽20内由于第一沟槽开口20a被第一介质层14填充而闭合，所以湿法氧化不会对第一沟槽20的侧壁产生影响。
如图2h所示，在第二沟槽30、第二沟槽开口30a、第三沟槽40、第三沟槽开口40a内以及硬掩膜层15上沉积第二介电层62，以使第二介电层62形成于第二沟槽30和第三沟槽40内的衬垫氧化层61上、第二沟槽开口30a和第三沟槽开口40a侧壁的第一介电层14上以及硬掩膜层15上。示例性的，可以使用高深宽比工艺(HARP)进行第二介电层62的化学气相沉积，沉积厚度约为1000A-6000A，优选的厚度为2000A-3000A。在此厚度的第二介电层62下，第二沟槽30以及第二沟槽开口30a内仍存在0.8μm-1μm的开口空间，而第三沟槽40以及第三沟槽开口40a内仍有0.1μm-0.2μm的开口空间。第二介电层62不仅能够改善第二沟槽30和第三沟槽40侧壁的隔离性能，在后续的氧化物回蚀工艺中还能够保护半导体主体的表面。
如图2i所示，对第二沟槽30内的第二介电层62、衬垫氧化层61进行各向异性氧化物回蚀，以去除第二沟槽30底壁上的第二介电层62和衬垫氧化层61，打开第二沟槽30的底部。可以理解的是，由于第三沟槽开口40a内的开口距离较窄，因此进入第三沟槽40的刻蚀等离子体较少，不足以打开第三沟槽40的底部。在此工艺步骤中，回蚀工艺将在第二沟槽开口30a和第三沟槽开口40a的顶部形成V型，这对于随后的第二导电材料的填充具有更好的效果。而顶部的第二介电层62将用作蚀刻停止层或保护层。
可选的，形成第二介电层62后，可以进行退火工艺，使第二介电层62和/或衬垫氧化层61致密化，以实现更好的隔离效果。可选的，可以对第二沟槽30的底部进行低能量硼注入(例如～5E15/5KeV/0度倾斜)，以增加第二沟槽30底部的掺杂水平，从而更好地连接到衬底11。
如图2j所示，进行具有第一掺杂类型的第二导电材料63的沉积，使得第二导电材料63填充第二沟槽30、第二沟槽开口30a以及第三沟槽40和第三沟槽开口40a内。在第二沟槽30内，第二导电材料63与衬底11之间完全接触并实现电连接。而第三沟槽开口40a较窄，因此仅有少量第二导电材料63进入第三沟槽40内。由于第二沟槽30的宽度较宽，第二导电材料63沉积在第二沟槽30内时，可能会在第二沟槽30的中部形成一个狭窄的空隙，但是由于该空隙在第二沟槽30内的深度很深，因此在后续工艺中不会存在打开缝隙的可能，因此该缝隙对器件的性能不影响。
可选的，同样为了更好的实现衬底11的电引出，可以分成两个步骤在第二沟槽30内沉积第二导电材料63。例如，进行第一次第二导电材料63的沉积后，可以对第二导电材料63进行干法回蚀，以进一步加宽第二沟槽30顶部的开口宽度，从而获得更好的第二导电材料63的填充，并减少第二沟槽30中的空隙。在一些实施例中，其他类型的第二导电材料63也是可行的。第二导电材料63优选为多晶硅。
如图2k所示，可以通过化学机械抛光(CMP)工艺去除多余的第二导电材料63以及部分硬掩膜层15。其中，CMP去除的硬掩膜层15的厚度要远小于第一沟槽开口20a内用于封堵第一沟槽20的第一介电层14的高度。第二氧化物层153可以作为化学机械抛光(CMP)的停止层。第二氧化物层153的损耗取决于抛光的选择性速率，可以保留1000A-2000A的第二氧化物层153。当然，也可以选择第一氮化物层152作为化学机械抛光(CMP)的停止层。第一氮化物层152的损耗取决于抛光的选择性速率，损耗在200A-1000A之间，可以优选200A的损耗。无论停止在第二氧化物层153还是第一氮化物层152，需要考虑的仅仅只有是否会影响到第一沟槽开口20a内第一介电层14的损耗，只要第一沟槽开口20a内第一介电层14的损耗未达到能打开第一沟槽20都可以，因为一旦第一介电层14损耗到打开第一沟槽20，则CMP的浆料会截留在第一沟槽20中，对后续工艺以及器件性能产生影响。由于沉积第二导电材料63时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料63，在去除多余的第二导电材料63的同时，也一并去除半导体主体10的衬底11上的第二导电材料63，以获得更好的晶片翘曲和更小的应力。
可以选择的是，使用硬掩膜层15作为蚀刻保护层，对第二导电材料63进行各向异性等离子体干法刻蚀进行回蚀工艺，回蚀量约为500A-1000A。可以理解的是，回蚀量还需要考虑后续工艺中引起的第二导电材料63的损耗。通过回蚀，可以调节第二沟槽30内第二导电材料63的顶表面的高度。同时也可以通过回蚀，帮助后续工艺打开第一沟槽开口20a。
如图2l所示，采用干法蚀刻和/或BOE(由氢氟酸与水或氟化铵与水混合而成)湿法或DHF(稀氢氟酸)湿法蚀刻，去除第一沟槽开口20a内以及第一沟槽20内壁上的第一介电层14。优选的，采用干法蚀刻和湿法蚀刻相结合的方式，两种蚀刻方式相结合，不仅可以最大限度的减少第二沟槽30和第三沟槽40顶部的第二导电材料63的损失，还可以确保第一沟槽20内的第一介电层14完全被去除。当使用氧化物干法蚀刻时，首先通过各向异性氧化物干法蚀刻打开第一沟槽开口20a，再使用各向同性氧化物干法蚀刻去除第一沟槽开口20a的侧壁以及第一沟槽20内壁上的第一介电层14。在干法蚀刻期间，硬掩膜层15中的第一氮化物层152充当蚀刻停止层。第二沟槽开口30a和第三沟槽开口40a顶部的倒V型第二导电材料63(步骤图2i中，第二沟槽开口30a的顶部形成V型)能为第二沟槽20顶部两侧的衬垫氧化层61提供一定的保护，以最大限度的减少不必要的衬垫氧化层61的损失。
如图2m所示，在第一沟槽20的内壁上以及第二沟槽30和第三沟槽40内的第二导电材料63的顶部形成阻挡层51。阻挡层51可以包括第三氧化物层和第二氮化物层的组合层结构，也可以是单纯的第三氧化物层。示例性的，可以先在第一沟槽20的侧壁以及底壁、第二沟槽30和第三沟槽40内的第二导电材料63的顶部上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～500A，优选110A；再在第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选160A。或者，直接在第一沟槽20的侧壁以及底壁、第二沟槽30和第三沟槽40内的第二导电材料63的顶部上形成第三氧化物层，第三氧化物层的厚度为500A-1000A，优选的为500A，更厚的氧化物层可以提供更好的阻挡和隔离，也能在后续工艺中阻止第二导电材料63中的掺杂剂向外扩散。再或者，可以先在第一沟槽20的侧壁以及底壁、第二沟槽30和第三沟槽40内的第二导电材料63的顶部上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～200A，优选200A；再在第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选300A，最后在第二氮化物层上再形成一层第三氧化物层，厚度为500A-2000A，优选为900A。阻挡层51的生长过程中，不可避免的会在硬掩膜层15的表面也形成阻挡层，但表面的阻挡层会在后续工艺中被去除，不影响器件性能。
如图2n所示，通过各向异性回蚀，将第一沟槽20底部的阻挡层51刻蚀掉。使得第一沟槽20直接连通半导体主体10的埋层12，以便于后续的第一导电材料与埋层12进行电连接。需要说明的是，当阻挡层51为纯氧化物层时，通过氧化物回蚀去除第一沟槽20底部的阻挡层51。当阻挡层51为氧化物/氮化物层时，通过各向异性回蚀去除第一沟槽20底部的阻挡层51。在一个实施例中，回蚀工艺也会回蚀掉第二沟槽30和第三沟槽40内的第二导电材料63顶部的阻挡层51。而硬掩膜层15的表面的阻挡层也在此回蚀期间被一同去除，硬掩膜层15中的第一氮化物层152可用作回蚀停止层或保护层，其在回蚀时的损耗可能小于100A。可以理解的是，第二沟槽30和第三沟槽40内的第二导电材料63顶部可能也会存在几百埃的损失，但该损失可以接受，不会对后续工艺及器件性能造成影响。
如图2o所示，进行具有第二掺杂类型的第一导电材料52的沉积，使得第一导电材料52填充第一沟槽开口20a和第一沟槽20内。示例性的，第一导电材料52的沉积厚度为3000A-8000A，以完全填充满第一沟槽20。第一导电材料52的沉积厚度取决于第一沟槽20的宽度，宽度越大，沉积的厚度越厚，以完全填满沟槽。当宽度为0.5μm的沟槽，首选的沉积厚度为4000A。沉积第一导电材料52时，第一导电材料52会覆盖第一氮化物152的顶表面。其他类型的第一导电材料52也是可行的。第一导电材料52选自多晶硅。
可选的，为了更好的实现埋层12的电引出，可以分成两个步骤在第一沟槽20以及第一沟槽开口20a内沉积第一导电材料52。例如，进行第一次1000A的第一导电材料52的沉积后，可以对第一导电材料52以及第一沟槽开口20a进行蚀刻，以进一步加宽第一沟槽开口20a的宽度，从而获得更好的第一导电材料52的第二次3000A的填充，并减少第一沟槽20中的空隙或者将空隙密封在第一沟槽20更深处的位置。
如图2p所示，可以通过化学机械抛光(CMP)工艺去除多余的第一导电材料52以及部分第一氮化物层152。第一氮化物层152作为化学机械抛光(CMP)的停止层，第一氮化物层152的损耗取决于抛光的选择性速率，正常损耗在200A-500A之间。为了保护半导体主体10的表面，建议保留第一氮化物层152的厚度大于或等于500A。由于沉积第一导电材料52时，半导体主体10的衬底11上可能也会沉积到部分第一导电材料52，在去除第二氧化物层上的第一导电材料52的同时，去除半导体主体10的衬底11上的第一导电材料52，以获得更好的晶片翘曲和更小的应力。
如图2q所示，使用硬掩膜层15作为蚀刻保护层，对第一导电材料52进行各向异性等离子体干法刻蚀进行回蚀工艺，回蚀量约为200A-500A。该步骤可以确保硬掩膜层15上没有第一导电材料52的残留，且能使得第一沟槽开口20a内的第一导电材料52达到所需要的高度(其可以与后续的焊盘氧化物表面处于相同水平线或略高出几百埃)。可以理解的是，此回蚀步骤也会导致第二沟槽30和第三沟槽40内的第二导电材料63同时被刻蚀，第二导电材料63的总损耗在150A-400A之间(第二导电材料63-p型多晶硅的蚀刻速率小于第一导电材料52-n型多晶硅的蚀刻速率)。
如图2r所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152。其中，阻挡层51、第一导电材料52形成第一沟槽结构，由于第一导电材料52从外延层13的顶表面延伸到第一沟槽20的底部并且与埋层12接触，因此第一导电材料52能够用作埋层12的拾取结构，以将埋层12电连接至外延层13的顶表面。第二沟槽30中的衬垫氧化物层61、第二介电层62以及第二导电材料63形成第二沟槽结构，由于第二导电材料63从外延层13的顶表面延伸到第二沟槽30的底部并且与衬底11接触，因此第二导电材料63能够用作衬底11的拾取结构，以将衬底11电连接至外延层13的顶表面。第三沟槽40中的衬垫氧化物层61、第二介电层62以及第二导电材料63形成第三沟槽隔离结构，第三沟槽隔离结构被配置隔离外延层中的不同器件区域。
随后也可以进行后续CMOS器件的正常工艺：焊盘氧化物、STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、ILD(层间电介质层)、接触形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
本申请在第一实施例中展开描述了在半导体主体中形成三个沟槽结构的工艺方案。可以理解的是，本申请的实施例还可以仅包括两个沟槽结构的工艺方案。即，仅包含用于衬底11的拾取结构以将衬底11电连接至外延层13顶表面的第二沟槽结构，以及用于埋层12的拾取结构以将埋层12电连接至外延层13顶表面的第一沟槽结构。该方案的工艺步骤与上述第一实施例的区别仅在于，在图2b和图2c所示的步骤中，仅在半导体主体中形成第一沟槽和第二沟槽，而不形成第三沟槽。后续工艺步骤可参考第一实施例，本申请在此不做展开阐述。
如图3所示，本发明在第二实施例中提出了一种半导体器件沟槽结构的制作方法，包括：s1，提供半导体主体，半导体主体包括具有第一掺杂类型的衬底，设置在衬底之上的具有第二掺杂类型的埋层，以及设置在埋层之上的具有第一掺杂类型的外延层，第二掺杂类型与第一掺杂类型相反。s2，在外延层的顶表面上形成硬掩膜层。s3，在硬掩模层内形成贯穿硬掩模层的第一沟槽开口且在半导体主体中形成与第一沟槽开口对准的第一沟槽，并在半导体主体中形成第二沟槽，第一沟槽从外延层的顶表面延伸到埋层中，第二沟槽从外延层的顶表面延伸到衬底中。s4，在第一沟槽、第二沟槽的侧壁上形成阻挡层。s5，沉积第一介电层，使第一介电层填充于第一沟槽开口内以封闭第一沟槽。s6，部分或全部去除第二沟槽的侧壁的阻挡层。s7，在第二沟槽中形成第二沟槽结构，第二沟槽结构被配置为将衬底电连接至外延层的顶表面。s8，去除第一沟槽开口内的第一介电层。s9，在第一沟槽中沉积第一导电材料，第一导电材料被配置为将埋层电连接至外延层的顶表面。
其中，在步骤s3中，在半导体主体中形成第二沟槽的同时，还在半导体主体中形成第三沟槽，第三沟槽从外延层的顶表面延伸到衬底中且第三沟槽的深度小于第二沟槽的深度，第三沟槽的宽度小于第二沟槽的宽度。在步骤s7中，在第二沟槽中形成第二沟槽结构的同时，还在第三沟槽中形成第三沟槽隔离结构，第三沟槽隔离结构被配置隔离外延层中的不同器件区域。
图4a至图4r示出了根据本申请的第二实施方式的制作半导体器件沟槽结构的过程图。
如图4a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13中形成有器件区域。其中，第二掺杂类型与第一掺杂类型相反。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域。
在外延层13的顶表面上形成硬掩模层15。形成硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～200A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～3000A；在第一氮化物层152上沉积第二氧化物层153，第二氧化物层153的厚度为2000A～6000A。优选的，第一氧化物层151的厚度为200A，第一氮化物层152的厚度为1600A，第二氧化物层153的厚度为5000A。在本实施方式的技术方案中，第二氧化物层153需要具有一定相当的厚度，使得硬掩膜层15具有一定的厚度，可以确保在后续工艺中，用第一介电层封住第一沟槽的开口后具有足够的厚度，防止在对第二沟槽内进行第一介电层去除时，打开第一沟槽的开口。可以理解的是，可以对第一氧化物层151和/或第二氧化物层153进行致密化，以发挥硬掩模层更好的效果。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151和第二氧化物层153由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图4b和图4c所示，可以使用第一软掩模层A对硬掩模层15和半导体主体10进行单次刻蚀，以同时在硬掩模层15内形成第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a，且同时在半导体主体10中形成与第一沟槽开口20a对准的第一沟槽20、与第二沟槽开口30a对准的第二沟槽30、与第三沟槽开口40a对准的第三沟槽40。第一沟槽20连通第一沟槽开口20a且第一沟槽20的宽度与第一沟槽开口20a的宽度一致，可沿第一沟槽开口20a继续刻蚀形成第一沟槽20。第一沟槽20深度自第一沟槽开口20a延伸到埋层12。第二沟槽30连通第二沟槽开口30a且第二沟槽30的宽度与第二沟槽开口30a的宽度一致，可沿第二沟槽开口30a继续刻蚀形成第二沟槽30。第二沟槽30深度自第二沟槽开口30a延伸到衬底11。第三沟槽40连通第三沟槽开口40a且第三沟槽40的宽度与第三沟槽开口40a的宽度一致，可沿第三沟槽开口40a继续刻蚀形成第三沟槽40。第三沟槽40深度自第三沟槽开口40a延伸到衬底11但小于第二沟槽30在半导体主体10内的深度。第二沟槽30的宽度大于第三沟槽40的宽度，第三沟槽40的宽度大于第一沟槽20的宽度。示例性的，第一沟槽开口20a和第一沟槽20的宽度为0.4μm-0.6μm，优选为0.5μm。在一些实施例中，第一软掩模层A可以是光刻胶。第一沟槽开口20a、第一沟槽20、第二沟槽开口30a、第二沟槽30刻蚀形成后，剥离第一软掩膜层A。
如图4d所示，可选择的，在第一沟槽开口20a、第一沟槽20、第二沟槽开口30a、第二沟槽30、第三沟槽开口40a、第三沟槽40内生长一层100A-200A的牺牲氧化物层，然后通过DHF(稀氢氟酸)去除。通过牺牲氧化物层剥离，可以去除在蚀刻过程中在侧壁和底壁上产生的损伤，平滑第一沟槽开口20a、第一沟槽20、第二沟槽开口30a、第二沟槽30、第三沟槽开口40a和第三沟槽40，并通过牺牲氧化物层的剥离进一步加宽第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a的宽度。
可选的，还可以直接对第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a进行50A-500A的硬掩膜层回拉工艺，以进一步增加第一沟槽开口20a、第二沟槽开口30a、第三沟槽开口40a的宽度，便于后续材料的沉积。
如图4e所示，在第一沟槽20、第二沟槽30、第三沟槽40的内壁上、第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a的侧壁以及硬掩膜层15的表面形成阻挡层51。阻挡层51可以包括第三氧化物层和第二氮化物层的组合层结构，也可以是单纯的第三氧化物层。示例性的，可以先在在第一沟槽20、第二沟槽30、第三沟槽40的内壁上、第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a的侧壁以及硬掩膜层15的表面进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～500A，优选110A；再在第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选160A。或者，直接在第一沟槽20、第二沟槽30、第三沟槽40的内壁上、第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a的侧壁以及硬掩膜层15的表面形成第三氧化物层，第三氧化物层的厚度为500A-1000A，优选的为500A，更厚的氧化物层可以提供更好的阻挡和隔离，也能在后续工艺中阻止第二导电材料63中的掺杂剂向外扩散。再或者，可以先在第一沟槽20、第二沟槽30、第三沟槽40的内壁上、第一沟槽开口20a、第二沟槽开口30a和第三沟槽开口40a的侧壁以及硬掩膜层15的表面进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～200A，优选200A；再在第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选300A，最后在第二氮化物层上再形成一层第三氧化物层，厚度为500A-2000A，优选为900A。阻挡层51的生长过程中，不可避免的会在硬掩膜层15的表面也形成阻挡层，但表面的阻挡层会在后续工艺中被去除，不影响器件性能。
如图4f所示，通过各向异性回蚀，将第一沟槽20底部、第二沟槽30底部的阻挡层51刻蚀掉。使得第一沟槽20直接连通半导体主体10的埋层12，以便于后续的第一导电材料与埋层12进行电连接；第二沟槽30直接连通半导体主体10的衬底11，以便于后续的第二导电材料与衬底11进行电连接。需要说明的是，当阻挡层51为纯氧化物层时，通过氧化物回蚀去除第一沟槽20和第二沟槽30底部的阻挡层51。当阻挡层51为氧化物/氮化物层时，通过各向异性回蚀去除第一沟槽20和第二沟槽30底部的阻挡层51。在一个实施例中，回蚀工艺也会回蚀掉第三沟槽40底部的阻挡层51。而硬掩膜层15的表面的阻挡层也在此回蚀期间被一同去除，硬掩膜层15中的第二氧化物层153可用作回蚀停止层或保护层，其在回蚀时的损耗可能小于100A。
如图4g所示，进行第一介电层14的沉积，沉积厚度为2500A-4500A。第一介电层14形成于第三沟槽开口40a的侧壁上、第三沟槽40的内壁上、第二沟槽开口30a的侧壁上、第二沟槽30的内壁上、第一沟槽20的内壁上、第一沟槽开口20a内以及硬掩膜层15的表面上。对于宽度为0.5μm的第一沟槽开口20a，为了实现完全封闭第一沟槽20，优选的第一介电层14的沉积厚度为3000A。可以理解的是，第一介电层14的沉积具有不一致性以及不均匀性，通常在进行沉积时会调节设备及控制工艺参数，以实现均匀沉积，而在此技术方案中，不作任何调整，使得第一介电层14自然地沉积，以使其在天然的拐角处(本实施例中为第一沟槽开口的顶部拐角处、第二沟槽开口的顶部拐角处、第三沟槽开口的顶部拐角处)，由于表面积较大，沉积厚度会变厚。因此，第一沟槽20，第二沟槽30以及第三沟槽40侧壁上的第一介电层14要薄得多，硬掩膜层15的表面和第一沟槽开口20a、第二沟槽开口30a以及第三沟槽开口40a内的第一介电层14要厚得多，而由于第一沟槽开口20a的宽度远小于第二沟槽开口30a和第三沟槽开口40a，因此，当第一沟槽开口20a内填充满第一介电层14而封闭第一沟槽20时，第二沟槽开口30a和第三沟槽开口40a由于其宽度较宽而仍然是开放的。示例性的，第一介电层14优选为TEOS(正硅酸乙酯)膜。
如图4h所示，采用等离子体各向同性干法蚀刻或者DHF(稀氢氟酸)湿法蚀刻或者干法蚀刻和湿法蚀刻混合的方法以去除硬掩膜层15表面、第二沟槽30内壁上、第三沟槽40内壁上、以及部分第三沟槽开口40a侧壁上和部分第二沟槽开口30a侧壁上的第一介电层14。可以理解的是，第二沟槽30和第三沟槽40内壁上的第一介电层14较薄，而第一沟槽开口20a内的第一介电层14较厚，在采用各向同性去除第二沟槽30和第三沟槽40内壁上的第一介电层14时，不会打开第一沟槽开口20a。然而，第二沟槽开口30a和第三沟槽开口40a的侧壁上以及硬掩膜层15表面的第一介电层14相较于第二沟槽30和第三沟槽40内壁上的第一介电层14要厚，因此在完全去除第二沟槽30和第三沟槽40内壁上的第一介电层14时，第二沟槽开口30a和第三沟槽开口40a的侧壁上以及硬掩膜层15表面还残留有第一介电层14。但由于第一介电层14与硬掩膜层15中的第二氧化物层153相似，都为氧化物，因此该残留对后续工艺没有太大影响。可以理解的是，当第二沟槽30和第三沟槽40侧壁上的阻挡层为氧化物和氮化物的组合结构时，需要额外通过H3PO4来去除其中的氮化物层，氧化物层可以被保留下来。
如图4i所示，通过湿法氧化工艺在第二沟槽30和第三沟槽40的内壁上形成厚度为3000A-4000A的衬垫氧化层61，优选的，总氧化物层(此处的衬垫氧化层61以及之前工艺中可能残留的第一介电层14等)厚度为4000A，可承受高电压。第一沟槽20内由于第一沟槽开口20a被第一介质层14填充而闭合，所以湿法氧化不会对第一沟槽20的侧壁产生影响。
如图4j所示，在第二沟槽30、第二沟槽开口30a、第三沟槽40、第三沟槽开口40a内以及硬掩膜层15上沉积第二介电层62，以使第二介电层62形成于第二沟槽30和第三沟槽40内的衬垫氧化层61上、第二沟槽开口30a和第三沟槽开口40a侧壁的第一介电层14上以及硬掩膜层15上。示例性的，可以使用高深宽比工艺(HARP)进行第二介电层62的化学气相沉积，沉积厚度约为1000A-6000A，优选的厚度为2000A-3000A。在此厚度的第二介电层62下，第二沟槽30以及第二沟槽开口30a内仍存在0.8μm-1μm的开口空间，而第三沟槽40以及第三沟槽开口40a内仍有0.1μm-0.2μm的开口空间。第二介电层62不仅能够改善第二沟槽30和第三沟槽40侧壁的隔离性能，在后续的氧化物回蚀工艺中还能够保护半导体主体的表面。
如图4k所示，对第二沟槽30内的第二介电层62、衬垫氧化层61进行各向异性氧化物回蚀，以去除第二沟槽30底壁上的第二介电层62和衬垫氧化层61，打开第二沟槽30的底部。可以理解的是，由于第三沟槽开口40a内的开口距离较窄，因此进入第三沟槽40的刻蚀等离子体较少，不足以打开第三沟槽40的底部。在此工艺步骤中，回蚀工艺将在第二沟槽开口30a和第三沟槽开口40a的顶部形成V型，这对于随后的第二导电材料的填充具有更好的效果。而顶部的第二介电层62将用作蚀刻停止层或保护层。
可选的，形成第二介电层62后，可以进行退火工艺，使第二介电层62和/或衬垫氧化层61致密化，以实现更好的隔离效果。可选的，可以对第二沟槽30的底部进行低能量硼注入(例如～5E15/5KeV/0度倾斜)，以增加第二沟槽30底部的掺杂水平，从而更好地连接到衬底11。
如图4l所示，进行具有第一掺杂类型的第二导电材料63的沉积，使得第二导电材料63填充第二沟槽30、第二沟槽开口30a以及第三沟槽40和第三沟槽开口40a内。在第二沟槽30内，第二导电材料63与衬底11之间完全接触并实现电连接。而第三沟槽开口40a较窄，因此仅有少量第二导电材料63进入第三沟槽40内。由于第二沟槽30的宽度较宽，第二导电材料63沉积在第二沟槽30内时，可能会在第二沟槽30的中部形成一个狭窄的空隙，但是由于该空隙在第二沟槽30内的深度很深，因此在后续工艺中不会存在打开缝隙的可能，因此该缝隙对器件的性能不影响。
可选的，同样为了更好的实现衬底11的电引出，可以分成两个步骤在第二沟槽30内沉积第二导电材料63。例如，进行第一次第二导电材料63的沉积后，可以对第二导电材料63进行干法回蚀，以进一步加宽第二沟槽30顶部的开口宽度，从而获得更好的第二导电材料63的填充，并减少第二沟槽30中的空隙。在一些实施例中，其他类型的第二导电材料63也是可行的。第二导电材料63优选为多晶硅。
如图4m所示，可以通过化学机械抛光(CMP)工艺去除多余的第二导电材料63以及部分硬掩膜层15。其中，CMP去除的硬掩膜层15的厚度要远小于第一沟槽开口20a内用于封堵第一沟槽20的第一介电层14的高度。第二氧化物层153作为化学机械抛光(CMP)的停止层。第二氧化物层153的损耗取决于抛光的选择性速率，可以保留1000A-2000A的第二氧化物层153。当然，也可以选择第一氮化物层152作为化学机械抛光(CMP)的停止层。第一氮化物层152的损耗取决于抛光的选择性速率，损耗在200A-1000A之间，可以优选200A的损耗。无论停止在第二氧化物层153还是第一氮化物层152，需要考虑的仅仅只有是否会影响到第一沟槽开口20a内第一介电层14的损耗，只要第一沟槽开口20a内第一介电层14的损耗未达到能打开第一沟槽20都可以，因为一旦第一介电层14损耗到打开第一沟槽20，则CMP的浆料会截留在第一沟槽20中，对后续工艺以及器件性能产生影响。由于沉积第二导电材料63时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料63，在去除多余的第二导电材料63的同时，也一并去除半导体主体10的衬底11上的第二导电材料63，以获得更好的晶片翘曲和更小的应力。
可以选择的是，使用硬掩膜层15作为蚀刻保护层，对第二导电材料63进行各向异性等离子体干法刻蚀进行回蚀工艺，回蚀量约为500A-1000A。可以理解的是，回蚀量还需要考虑后续工艺中引起的第二导电材料63的损耗。通过回蚀，可以调节第二沟槽30内第二导电材料63的顶表面的高度。同时也可以通过回蚀，帮助后续工艺打开第一沟槽开口20a。
如图4n所示，采用干法蚀刻和/或BOE(由氢氟酸与水或氟化铵与水混合而成)湿法或DHF(稀氢氟酸)湿法蚀刻，去除第一沟槽开口20a内以及第一沟槽20内壁上的第一介电层14。优选的，采用干法蚀刻和湿法蚀刻相结合的方式，两种蚀刻方式相结合，不仅可以最大限度的减少第二沟槽30和第三沟槽40顶部的第二导电材料63的损失，还可以确保第一沟槽20内的第一介电层14完全被去除。当使用氧化物干法蚀刻时，首先通过各向异性氧化物干法蚀刻打开第一沟槽开口20a，再使用各向同性氧化物干法蚀刻去除第一沟槽开口20a的侧壁以及第一沟槽20内壁上的第一介电层14。在干法蚀刻期间，硬掩膜层15中的第一氮化物层152充当蚀刻停止层。第二沟槽开口30a和第三沟槽开口40a顶部的倒V型第二导电材料63(步骤图2i中，第二沟槽开口30a的顶部形成V型)能为第二沟槽20顶部两侧的衬垫氧化层61提供一定的保护，以最大限度的减少不必要的衬垫氧化层61的损失。
如图4o所示，进行具有第二掺杂类型的第一导电材料52的沉积，使得第一导电材料52填充第一沟槽开口20a和第一沟槽20内。示例性的，第一导电材料52的沉积厚度为3000A-8000A，以完全填充满第一沟槽20。第一导电材料52的沉积厚度取决于第一沟槽20的宽度，宽度越大，沉积的厚度越厚，以完全填满沟槽。当宽度为0.5μm的沟槽，首选的沉积厚度为4000A。沉积第一导电材料52时，第一导电材料52会覆盖第一氮化物152的顶表面。其他类型的第一导电材料52也是可行的。第一导电材料52选自多晶硅。
可选的，为了更好的实现埋层12的电引出，可以分成两个步骤在第一沟槽20以及第一沟槽开口20a内沉积第一导电材料52。例如，进行第一次1000A的第一导电材料52的沉积后，可以对第一导电材料52以及第一沟槽开口20a进行蚀刻，以进一步加宽第一沟槽开口20a的宽度，从而获得更好的第一导电材料52的第二次3000A的填充，并减少第一沟槽20中的空隙或者将空隙密封在第一沟槽20更深处的位置。
如图4p所示，可以通过化学机械抛光(CMP)工艺去除多余的第一导电材料52以及部分第一氮化物层152。第一氮化物层152作为化学机械抛光(CMP)的停止层，第一氮化物层152的损耗取决于抛光的选择性速率，正常损耗在200A-500A之间。为了保护半导体主体10的表面，建议保留第一氮化物层152的厚度大于或等于500A。由于沉积第一导电材料52时，半导体主体10的衬底11上可能也会沉积到部分第一导电材料52，在去除第二氧化物层上的第一导电材料52的同时，去除半导体主体10的衬底11上的第一导电材料52，以获得更好的晶片翘曲和更小的应力。
如图4q所示，使用硬掩膜层15作为蚀刻保护层，对第一导电材料52进行各向异性等离子体干法刻蚀进行回蚀工艺，回蚀量约为200A-500A。该步骤可以确保硬掩膜层15上没有第一导电材料52的残留，且能使得第一沟槽开口20a内的第一导电材料52达到所需要的高度(其可以与后续的焊盘氧化物表面处于相同水平线或略高出几百埃)。可以理解的是，此回蚀步骤也会导致第二沟槽30和第三沟槽40内的第二导电材料63同时被刻蚀，第二导电材料63的总损耗在150A-400A之间(第二导电材料63-p型多晶硅的蚀刻速率小于第一导电材料52-n型多晶硅的蚀刻速率)。
如图4r所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152。其中，阻挡层51、第一导电材料52形成第一沟槽结构，由于第一导电材料52从外延层13的顶表面延伸到第一沟槽20的底部并且与埋层12接触，因此第一导电材料52能够用作埋层12的拾取结构，以将埋层12电连接至外延层13的顶表面。第二沟槽30中的衬垫氧化物层61、第二介电层62以及第二导电材料63形成第二沟槽结构，由于第二导电材料63从外延层13的顶表面延伸到第二沟槽30的底部并且与衬底11接触，因此第二导电材料63能够用作衬底11的拾取结构，以将衬底11电连接至外延层13的顶表面。第三沟槽40中的衬垫氧化物层61、第二介电层62以及第二导电材料63形成第三沟槽隔离结构，第三沟槽隔离结构被配置隔离外延层中的不同器件区域。
随后也可以进行后续CMOS器件的正常工艺：焊盘氧化物、STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、ILD(层间电介质层)、接触形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
本申请在第二实施例中展开描述了在半导体主体中形成三个沟槽结构的工艺方案。可以理解的是，本申请的实施例还可以仅包括两个沟槽结构的工艺方案。即，仅包含用于衬底11的拾取结构以将衬底11电连接至外延层13顶表面的第二沟槽结构，以及用于埋层12的拾取结构以将埋层12电连接至外延层13顶表面的第一沟槽结构。该方案的工艺步骤与上述第二实施例的区别仅在于，在图4b和图4c所示的步骤中，仅在半导体主体中形成第一沟槽和第二沟槽，而不形成第三沟槽。后续工艺步骤可参考第二实施例，本申请在此不做展开阐述。
本发明的还一实施例提供了一种半导体器件，所述半导体器件包括沟槽结构，所述沟槽结构采用上述的半导体器件沟槽结构的制作方法制作而成。
与现有技术相比，根据本发明实施方式的半导体器件沟槽结构的制作方法，首先通过第一介电层密封第一沟槽，后完成第二沟槽结构的制作，再打开第一沟槽完成第一沟槽的制作，期间无需对深窄的第二沟槽进行去除内壁上掺杂的导电材料的操作，且使得第一沟槽结构经历的总热预算大大减少，降低第一沟槽结构内掺杂物扩散的风险。
根据本发明实施方式的半导体器件沟槽结构的制作方法，基于单掩膜一次同时形成第一沟槽和第二沟槽，工艺简单且能与现有的单掩模工艺兼容。第二沟槽结构承受的总热预算减少了，内部掺杂物的扩散风险大大降低了，进而可以缩小原有第二沟槽结构与内部器件区域之间最小设计距离，减小芯片尺寸，从而降低成本。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (14)

1.一种半导体器件沟槽结构的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述外延层的顶表面上形成硬掩膜层；
在所述硬掩模层内形成贯穿所述硬掩模层的第一沟槽开口且在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽，并在所述半导体主体中形成第二沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述埋层中，所述第二沟槽从所述外延层的顶表面延伸到所述衬底中；
沉积第一介电层，使所述第一介电层填充于所述第一沟槽开口内以封闭所述第一沟槽；
在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述衬底电连接至所述外延层的顶表面；
去除所述第一沟槽开口内的所述第一介电层；
在所述第一沟槽中沉积第一导电材料，所述第一导电材料被配置为将所述埋层电连接至所述外延层的顶表面。
2.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，使用单个软掩膜层在所述硬掩模层内同时形成贯穿所述硬掩模层的第一沟槽开口和第二沟槽开口，以及同时在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽、与第二沟槽开口对准的第二沟槽。
3.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，所述第一沟槽的宽度小于所述第二沟槽的宽度。
4.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于：包括：
沉积第一介电层，所述第一介电层形成于所述第二沟槽的内壁上、所述第一沟槽的内壁上以及填充所述第一沟槽开口内；
采用等离子体各向同性蚀刻以去除所述第二沟槽内壁上的所述第一介电层。
5.如权利要求4所述的半导体器件沟槽结构的制作方法，其特征在于，所述硬掩膜层具有一定的厚度范围，所述厚度范围被限定为：当所述第二沟槽的内壁上的所述第一介电层被去除后，所述第一沟槽开口内的所述第一介电层仍封堵所述第一沟槽开口顶部。
6.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，不均匀的进行所述第一介电层的沉积，以使所述第一沟槽开口顶部的所述第一介电层沉积的厚度大于所述第一沟槽的内壁上的所述第一介电层沉积的厚度。
7.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，包括：
采用干法蚀刻和/或BOE湿法或DHF湿法蚀刻，去除所述第一沟槽开口内以及所述第一沟槽内壁上的所述第一介电层。
8.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，采用各向异性蚀刻，打开位于所述第一沟槽开口内的所述第一介电层；采用各向同性蚀刻，去除所述第一沟槽内壁和所述第一沟槽开口侧壁上的所述第一介电层。
9.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，在所述第二沟槽中形成第二沟槽结构，包括：
在所述第二沟槽的内壁上形成衬垫氧化层；
在所述第二沟槽内的衬垫氧化层上形成第二介电层；
刻蚀并去除所述第二沟槽的底壁上的所述衬垫氧化层和所述第二介电层；
沉积具有第一掺杂类型的第二导电材料，使所述第二导电材料填充所述第二沟槽；
去除所述硬掩膜层上的第一导电材料以及部分所述硬掩膜层；
其中，去除的所述硬掩膜层的厚度小于所述第一沟槽开口内用于封堵所述第一沟槽的所述第一介电层的高度。
10.如权利要求9所述的半导体器件沟槽结构的制作方法，其特征在于，在所述第二沟槽中形成第二沟槽结构之后，还包括：
对所述第二沟槽结构内的第二导电材料进行回蚀的步骤。
11.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，在所述半导体主体中形成第二沟槽的同时，还在所述半导体主体中形成第三沟槽，所述第三沟槽从所述外延层的顶表面延伸到所述衬底中且所述第三沟槽的深度小于所述第二沟槽的深度，所述第三沟槽的宽度小于所述第二沟槽的宽度；以及，
在所述第二沟槽中形成第二沟槽结构的同时，还在所述第三沟槽中形成第三沟槽隔离结构，所述第三沟槽隔离结构被配置隔离所述外延层中的不同器件区域。
12.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，在去除所述第一沟槽开口内的所述第一介电层之后，还包括，在所述第一沟槽的内壁上形成阻挡层，刻蚀并去除所述第一沟槽底壁的阻挡层的步骤。
13.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，在沉积第一介电层的步骤之前，还包括：
在所述第一沟槽的内壁上形成阻挡层，去除所述第一沟槽底壁的阻挡层的步骤。
14.一种半导体器件，其特征在于，所述半导体器件包括沟槽结构，所述沟槽结构采用如权利要求1-13中任一项所述的半导体器件沟槽结构的制作方法制作而成。
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