CN117219568A - 沟槽电容结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种沟槽电容结构及其制作方法，基于沟槽深度与沟槽宽度成比例的特性，在不增加成本的情况下通过当前形成沟槽结构的工艺来同时进行电引出沟槽结构(第二沟槽结构)和隔离沟槽结构(第一沟槽隔离电容结构)的制作，通过一次光刻形成不同深度的沟槽，其中较宽的第一沟槽内形成的第一沟槽隔离电容结构可以实现隔离不同器件效果的同时，生成寄生电容。工艺上与现有的单电引出沟槽结构(MTI)工艺兼容，制作方法成本低。
Description
技术领域
本发明是关于半导体器件结构及工艺技术领域，特别是关于一种沟槽电容结构及其制作方法。
背景技术
双极CMOSDMOS(BCD)技术能够将模拟元件、数字元件以及高压(HV)器件集成到单个芯片或集成电路(IC)中，以形成嵌入式器件。然而，由于不同器件之间容易发生干扰，很难将这些不同类型的器件集成在单个管芯或芯片上。因此，需要在集成过程中适当地将不同类型的器件相互隔离。然而，用于隔离不同类型器件的传统结隔离技术消耗较大的布局面积并且需要额外的掩模步骤，这会使制造工艺复杂化并增加制造成本。
其次，集成电路中对高密度电容有一定的需求，而沟槽电容是很好的候选者。但是针对集成电路进行沟槽电容的额外制作，会增加额外的工艺成本。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种沟槽电容结构及其制作方法，其能够解决现有技术中的问题。
为实现上述目的，本发明的实施例提供了一种沟槽电容结构，包括半导体主体、第一沟槽以及第一沟槽隔离电容结构。所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；所述第一沟槽从所述外延层的顶表面延伸到所述衬底；所述第一沟槽隔离电容结构设置在所述第一沟槽中，所述第一沟槽隔离电容结构包括：具有第二掺杂类型的第一导电材料，形成于所述第一沟槽的内壁上，所述第一导电材料在所述第一沟槽的底部短接于所述衬底；第二导电材料，其填充所述第一沟槽的中心部分，所述第二导电材料通过电介质层与所述第一导电材料隔开。
在本发明的一个或多个实施方式中，所述第一导电材料形成于所述第一沟槽的侧壁上，所述电介质层形成在所述第一导电材料表面，且所述电介质层在所述第一沟槽的底部与所述衬底相接触。
在本发明的一个或多个实施方式中，所述沟槽电容结构还包括隔离结构，所述隔离结构形成于所述第一沟槽隔离电容结构顶表面的所述第一导电材料和所述第二导电材料之间。
在本发明的一个或多个实施方式中，所述第一沟槽的侧壁与所述第一导电材料之间形成有阻挡层，所述阻挡层充当所述第一沟槽的衬垫。
在本发明的一个或多个实施方式中，所述沟槽电容结构还包括第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述埋层，所述第二沟槽中设置有第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，所述第二沟槽结构包括：阻挡层，其充当所述第二沟槽的衬垫；具有第二掺杂类型的第一导电材料，形成于所述阻挡层表面并填充所述第二沟槽，所述第一导电材料在所述第二沟槽的底部短接于所述埋层。
在本发明的一个或多个实施方式中，所述第二导电材料的掺杂类型为第二掺杂类型。
在本发明的一个或多个实施方式中，所述第二导电材料的掺杂类型为第一掺杂类型。
在本发明的一个或多个实施方式中，所述第二导电材料与所述第一导电材料为相同材料。
在本发明的一个或多个实施方式中，所述阻挡层包括氧化物膜或氮化物膜或氧化物膜和氮化物膜的组合膜结构；所述电介质层包括氧化物膜或氮化物膜或氧化物膜和氮化物膜的组合膜结构或高-k材料。
本发明一实施例还提供了一种沟槽电容结构的制作方法，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体内形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述衬底中；沉积具有第二掺杂类型的第一导电材料，所述第一导电材料形成于所述第一沟槽的内壁上且底部短接于所述衬底；在所述第一导电材料上形成电介质层；沉积第二导电材料，所述第二导电材料填充所述第一沟槽的中心部分并通过所述电介质层与所述第一导电材料隔开；去除所述半导体主体表面的所述第一导电材料和所述第二导电材料。
在本发明的一个或多个实施方式中，在所述半导体主体内形成第一沟槽的同时，在所述半导体主体内形成第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述埋层中；沉积具有第二掺杂类型的第一导电材料，所述第一导电材料形成于所述第一沟槽侧壁上的同时填充所述第二沟槽以电连接所述埋层。
在本发明的一个或多个实施方式中，沉积具有第二掺杂类型的第一导电材料的步骤之前，还包括，在所述第一沟槽和所述第二沟槽的侧壁上形成阻挡层的步骤。
在本发明的一个或多个实施方式中，在所述第一导电材料上形成电介质层之前，还包括：去除所述第一沟槽底壁上的所述第一导电材料的步骤；所述电介质层在所述第一沟槽的底部与所述衬底相接触。
在本发明的一个或多个实施方式中，在所述半导体主体内形成第一沟槽的步骤之前，还包括在所述半导体主体表面形成硬掩膜层的步骤，所述硬掩膜层包括氧化物层和氮化物层的组合结构；去除所述半导体主体表面的所述第一导电材料和所述第二导电材料，包括：通过化学机械抛光工艺，以氮化物层为停止层，去除部分所述氮化物层以及所述氮化物层表面的所有层结构；通过多晶硅回蚀工艺，使所述第一导电材料和所述第二导电材料与所述半导体主体顶表面处于同一平面，或，使所述第一导电材料和所述第二导电材料高于所述半导体主体顶表面；以及去除所述半导体主体顶表面的所述氮化物层。
在本发明的一个或多个实施方式中，在所述半导体主体内形成第一沟槽的步骤之前，还包括在所述半导体主体表面形成硬掩膜层的步骤，所述硬掩膜层包括氧化物层和氮化物层的组合结构；去除所述半导体主体表面的所述第一导电材料和所述第二导电材料，包括：通过多晶硅回蚀工艺，以电介质层为停止层，去除所述硬掩膜层表面的第二导电材料；通过化学机械抛光工艺，以氮化物层为停止层，去除所述氮化物层表面的所有层结构；通过多晶硅回蚀工艺，使所述第一导电材料和所述第二导电材料与所述半导体主体顶表面处于同一平面，或，使所述第一导电材料和所述第二导电材料高于所述半导体主体顶表面；以及去除所述半导体主体顶表面的所述氮化物层。
在本发明的一个或多个实施方式中，所述沟槽电容结构的制作方法还包括，在所述第一沟槽顶部的所述第一导电材料和所述第二导电材料之间形成隔离结构。
在本发明的一个或多个实施方式中，通过浅槽隔离技术或选择性吸收埋氧层技术或硅局部氧化隔离技术形成所述隔离结构。
与现有技术相比，根据本发明实施方式的沟槽电容结构及其制作方法，能够在用于器件隔离的隔离沟槽内获得自由的高密度电容。
根据本发明实施方式的沟槽电容结构及其制作方法，基于沟槽深度与沟槽宽度成比例的特性，在不增加成本的情况下通过当前形成沟槽结构的工艺来同时进行电引出沟槽结构(第二沟槽结构)和隔离沟槽结构(第一沟槽隔离电容结构)的制作，通过一次光刻形成不同深度的沟槽，其中较宽的第一沟槽内形成的第一沟槽隔离电容结构可以实现隔离效果的同时，生成寄生电容。工艺上与现有的单电引出沟槽结构(MTI)工艺兼容，制作方法成本低。
根据本发明实施方式的沟槽电容结构及其制作方法，兼容现有的电引出沟槽结构(MTI)基本工艺，在不增加额外成本情况下实现既有隔离效果又具有高密度电容的第一沟槽隔离电容结构的制作。
根据本发明实施方式的沟槽电容结构及其制作方法，利用现有的STI工艺，LOCOS工艺，SAB工艺对第一沟槽隔离电容结构中的第一导电材料(充当阴极)和第二导线材料(充当阳极)进行隔离，避免在后续工艺中金属硅化物形成时造成阴极阳极短路。
根据本发明实施方式的沟槽电容结构及其制作方法，第一沟槽内的第一沟槽隔离电容结构可以作为该半导体器件内的寄生电容，有效利用沟槽的垂直面积而不占用实际面积，且第一沟槽隔离电容结构的电介质层厚度、材料可调，工艺简单。
附图说明
图1是根据本发明一实施方式的沟槽电容结构的示意图；
图2是根据本发明又一实施方式的沟槽电容结构的示意图；
图3是根据本发明一实施方式的沟槽电容结构的制作方法的工艺流程图；
图4a-图4j是根据本发明第一实施方式的沟槽电容结构的制作方法的工艺步骤示意图。
图5a和图5d是根据本发明第二实施方式的沟槽电容结构的制作方法的工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如背景技术所言，现有技术中单个芯片或集成电路(IC)中由于不同器件之间容易发生干扰问题，很难集成有多种不同类型的器件。采用传统的结隔离技术消耗较大的布局面积并且需要额外的掩模步骤，会使制造工艺复杂化并增加制造成本。同时，基于集成电路中对高密度电容有一定的需求，而针对集成电路进行沟槽电容的额外制作，会增加额外的工艺成本。
基于此，本申请提供了一种沟槽电容结构及其制作方法，基于沟槽深度与沟槽宽度成比例的特性，在不增加成本的情况下通过当前形成沟槽结构的工艺来同时进行电引出沟槽结构(第二沟槽结构)和隔离沟槽结构(第一沟槽隔离电容结构)的制作，通过一次光刻形成不同深度的沟槽，其中较宽的第一沟槽内形成的第一沟槽隔离电容结构可以实现隔离不同器件效果的同时，生成寄生电容。工艺上与现有的单电引出沟槽结构(MTI)工艺兼容，制作方法成本低。
以下针对多个具体实施方式，结合附图，对本发明的沟槽电容结构及其制作方法进行详细展开阐述。
如图1和图4b所示，本发明一实施方式提供了一种沟槽电容结构，包括：半导体主体10、第一沟槽20、第一沟槽隔离电容结构30、第二沟槽40以及第二沟槽结构50。第一沟槽20和第二沟槽40均形成于半导体主体10中；第一沟槽隔离电容结构30设置于第一沟槽20内，用于隔离半导体主体10内的不同器件区域A并充当电容；第二沟槽结构50设置于第二沟槽40内，用以实现半导体主体10内的电引出。
半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13，外延层13中形成有器件区域A。其中，第二掺杂类型与第一掺杂类型相反。在本实施例中，第一掺杂类型为p型，第二掺杂类型为n型。在其他实施例中，可以第一掺杂类型为n型，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。
第一沟槽20从外延层13的顶表面延伸到衬底11。第二沟槽40从外延层13的顶表面延伸到埋层12但不贯穿埋层12设置。第一沟槽20的宽度大于第二沟槽40的宽度。可以理解的是，沟槽深度与沟槽宽度成比例，沟槽宽度越宽，则沟槽在半导体主体10中的深度就越深。第一沟槽20和第二沟槽40可以在相同的工序中形成。
第一沟槽隔离电容结构30设置在第一沟槽20中。第一沟槽隔离电容结构30被配置为对半导体主体10的埋层12进行阻断，以隔离半导体主体10中的不同器件区域A，同时充当寄生电容，以具有多功能性能。第一沟槽隔离电容结构30包括充当第一沟槽20的衬垫的阻挡层31，具有第二掺杂类型的第一导电材料32，电介质层33，以及第二导电材料34。阻挡层31形成在第一沟槽20的侧壁及底壁的一部分上。在一实施例中，阻挡层31可以包括氧化物膜或氮化物膜或氧化物膜和氮化物膜的组合膜结构。第一导电材料32形成于阻挡层31的表面且第一导电材料32在第一沟槽20的底部短接于衬底11。需要注意的是，第一导电材料32可以完全铺满第一沟槽20的底部，也可以在第一沟槽20的底壁上形成开孔，开孔可以完全暴露出衬底11。第二导电材料34填充第一沟槽20的中心部分，且通过电介质层33与第一导电材料32隔开。第二导电材料34可以与第一导电材料32一样具有第二掺杂类型，也可以具有与第二掺杂类型相反的第一掺杂类型。第二导电材料34可以与第一导电材料32采用相同的材料，也可以采用不同的材料。当第一导电材料32仅形成在第一沟槽20的侧壁上时，电介质层33形成在第一导电材料32的表面，且在第一沟槽20的底部与衬底11相接触。在一实施例中，电介质层33包括氧化物膜或氮化物膜或氧化物膜和氮化物膜的组合膜结构或高-k材料(高介电常数材料)。在上述实施例中，第一导电材料32充当阴极，第二导电材料34充当阳极。第一导电材料32和第二导电材料34均可以为多晶硅，当然也可以为其他导电材料。
第二沟槽结构50设置于第二沟槽40内，第二沟槽结构50被配置为将埋层12电连接至外延层13的顶表面。第二沟槽结构50包括：充当第二沟槽40衬垫的阻挡层31以及具有第二掺杂类型的第一导电材料32。阻挡层31形成在第二沟槽40的侧壁及底壁的一部分上，暴露出埋层12。阻挡层31可以与第一沟槽20侧壁上的阻挡层31同步形成。在一实施例中，阻挡层31可以包括氧化物膜或氮化物膜或氧化物膜和氮化物膜的组合膜结构。第一导电材料32形成于第二沟槽40内的阻挡层31表面并填充第二沟槽40，第一导电材料32在第二沟槽40的底部短接于埋层12。
位于第二沟槽结构50所围成范围内的半导体主体10中形成有器件区域A。半导体主体10表面覆盖有绝缘层60，绝缘层60中形成有暴露出绝缘层60表面的多个接触，分别为对第一沟槽隔离电容结构30内的第一导电材料32进行电引出的阴极71，对第一沟槽隔离电容结构30内的第二导电材料34进行电引出的阳极72，对第二沟槽结构50内第一导电材料32进行电引出的电极73，以及对器件区域A进行电引出的电极组。
图2是本发明又一实施方式提供的一种沟槽电容结构，图2所示的沟槽电容结构与图1所示的沟槽电容结构的区别仅在于，图2所示的沟槽电容结构还包括了隔离结构80。隔离结构80形成于第一沟槽隔离电容结构30顶表面的第一导电材料32和第二导电材料34之间。隔离结构80可以通过浅槽隔离技术或选择性吸收埋氧层技术或硅局部氧化隔离技术形成。隔离结构80的设置，能更好的对第一导电材料32和第二导电材料34进行隔离。
如图3所示，本发明还提供了一种沟槽电容结构的制作方法，包括：s1，提供半导体主体，半导体主体包括具有第一掺杂类型的衬底，设置在衬底之上的具有第二掺杂类型的埋层，以及设置在埋层之上的具有第一掺杂类型的外延层，第二掺杂类型与第一掺杂类型相反；s2，在半导体主体内形成第一沟槽，第一沟槽从外延层的顶表面延伸到衬底中；s3，沉积具有第二掺杂类型的第一导电材料，第一导电材料形成于第一沟槽的内壁上且底部短接于衬底；s4，在第一导电材料上形成电介质层；s5，沉积第二导电材料，第二导电材料填充第一沟槽的中心部分并通过电介质层与第一导电材料隔开；s6，去除半导体主体表面的第一导电材料和第二导电材料。
其中，在步骤s2中，在半导体主体内形成第一沟槽的同时，在半导体主体内形成第二沟槽，第二沟槽从外延层的顶表面延伸到埋层中。在步骤s3之前，还包括：在第一沟槽和第二沟槽的侧壁上形成阻挡层的步骤。在步骤s3中，沉积具有第二掺杂类型的第一导电材料，使第一导电材料形成于第一沟槽内壁上的同时填充第二沟槽以电连接埋层。
图4a至图4j示出了根据本申请的第一实施方式的制作沟槽电容结构的工艺步骤示意图。
如图4a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13中形成有器件区域。其中，第二掺杂类型与第一掺杂类型相反。在本实施例中，第一掺杂类型为p型，第二掺杂类型为n型。在其他实施例中，第一掺杂类型为n型，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域。
在外延层13的顶表面上形成硬掩模层15。形成硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～200A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～2000A；在第一氮化物层152上沉积第二氧化物层153，第二氧化物层153的厚度为2000A～3000A。在其他实施例中，硬掩模层15可以具有其他结构，例如，在外延层13的顶表面上生长或沉积第一氧化物层151，在第一氧化物层151上沉积第一氮化物层152的结构。可以理解的是，可以对第一氧化物层151和/或第二氧化物层153进行致密化，以发挥硬掩模层更好的效果。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151和第二氧化物层153由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图4b所示，可以使用软掩模层对硬掩模层15和半导体主体10进行单次刻蚀，以同时在硬掩模层15内形成第一沟槽20和第二沟槽40。第一沟槽20的宽度大于第二沟槽40的宽度。第一沟槽20的深度自外延层13的顶表面延伸到衬底11。第二沟槽40的深度自外延层13的顶表面延伸到埋层12。在一些实施例中，软掩模层可以是光刻胶。第一沟槽20、第二沟槽40刻蚀形成后，剥离软掩膜层。
可选择的，在第一沟槽20、第二沟槽40内生长一层100A左右的牺牲氧化物层，然后通过湿法去除。通过牺牲氧化物层剥离，可以去除在蚀刻过程中在沟槽侧壁和底壁上产生的损伤，平滑沟槽的侧壁，并通过牺牲氧化物层的剥离进一步加宽沟槽顶部的开口宽度。
如图4c所示，在第一沟槽20和第二沟槽40的侧壁以及底壁上生长阻挡层31。阻挡层31可以包括第三氧化物层311和第二氮化物层312的组合层结构，也可以是单纯的第三氧化物层311。示例性的，先在沟槽的侧壁以及底壁上进行薄层氧化，形成第三氧化物层311，第三氧化物层311的厚度约为100A～200A；再在沟槽内的第三氧化物层311上形成薄的第二氮化物层312，第二氮化物层312的厚度约为100A～300A。或者，直接在沟槽的侧壁以及底壁上形成第三氧化物层311，此时第三氧化物层311的厚度为300A～1000A，以实现更好的掺杂物隔离。
如图4d所示，通过氧化物/氮化物回蚀工艺，将第一沟槽20和第二沟槽40底部的阻挡层31刻蚀掉，使得第二沟槽40直接连通半导体主体10的埋层12，以便于后续的第一导电材料32与埋层12进行电连接。需要说明的是，在干刻蚀期间，硬掩膜层15中的第二氧化物层153可能具有100A-1000A的损耗，这取决于干刻蚀选择性，通常损耗小于200A。可以理解的是，在对较窄的第二沟槽40进行底部阻挡层31的去除过程中，较宽的第一沟槽20底部的阻挡层31将被一并去除。可选择的，可以以偏离垂直方向5°或6°的倾斜角度向第一沟槽20的底部注入低能量(小于5eV)、高剂量(大于或等于5E15)硼材料。以上述角度进行硼材料的注入，有助于硼材料注入较大宽度的第一沟槽20的底部，同时能防止硼材料注入较小宽度的第二沟槽40的底部。
如图4e所示，进行具有第二掺杂类型的第一导电材料32的沉积，使得第一导电材料32填充第二沟槽40，同时沉积在第一沟槽20的内壁以及硬掩膜层15的表面。在第二沟槽40内，第一导电材料32与埋层12之间完全接触并实现电连接。在第一导电材料32填充满第二沟槽40时，由于第一沟槽20的宽度较第二沟槽40宽，第二沟槽20仅内壁上沉积有第一导电材料32，其中部会仍然处于打开状态。优选的，第一导电材料32的厚度在5000A左右。第一导电材料32选自多晶硅。
可选的，为了更好的实现埋层12的电引出，可以分成两个步骤在第二沟槽40内沉积第一导电材料32。例如，进行第一次第一导电材料32的沉积后(约1000A-3000A厚度)，可以对第一导电材料32进行各向异性干法回蚀，以进一步加宽第二沟槽40顶部的开口宽度，从而获得更好的第一导电材料32的填充，并降低第二沟槽40中的空隙位置，后进行第二步的第一导电材料32的填充(两步总计厚度5000A)。
如图4f所示，通过各向异性回蚀，将第一沟槽20底部的第一导电材料32刻蚀掉。而第一沟槽30因其内部被完全填充，因此在此步骤期间仅有表面的第一导电材料32被部分去除。而硬掩膜层15的表面的第一导电材料32也在此回蚀期间被一同去除，硬掩膜层15中的第二氧化物层153可用作回蚀停止层或保护层，其在回蚀时的损耗可能在100A-200A之间。可以理解的是，此工序中的回蚀量即前序步骤中的第一导电材料32的沉积厚度。
如图4g所示，沉积电介质层33，电介质层33在第一沟槽20的底部与衬底11相接触，以完全阻隔第一沟槽20相对的两个侧面上的第一导电材料31之间的连接，在后续沉积第二导电材料34后形成多个电容单元。电介质层33的材料可以为氧化物膜、氮化物膜、氧化物/氮化物膜、氧化物/氮化物/氧化物膜、高k材料(搞介电常数的材料)。电介质层33的厚度可以根据电容值或者击穿电压的要求进行调整。示例性的，电介质层33的厚度约为几百埃。
沉积具有第二掺杂类型的第二导电材料34，使第二导电材料34填充第一沟槽20的中心部分，沉积厚度约为0.5μm-1.0μm之间。第二导电材料34通过电介质层33与第一导电材料32隔开。可选的，同样可以分成两个步骤沉积第二导电材料34。例如，进行第一次第二导电材料34的沉积后，可以对第二导电材料34进行各向异性干法回蚀，以进一步加宽沟槽顶部的开口宽度，从而获得更好的第二导电材料34的填充。
在其他实施例中，也可以没有图4f中的回蚀步骤，直接在第一沟槽20内的第一导电材料32表面进行电介质层33的沉积。此实施例中，第一沟槽20相对两个侧壁上的第一导电材料32是相接触连通的。后续沉积第二导电材料34后仅形成单个电容单元。
如图4h所示，以硬掩膜层15作为停止层，通过化学机械抛光(CMP)工艺去除硬掩膜层15表面的多余的第二导电材料34。化学机械抛光(CMP)可以停止在第二氧化物层153或者停止在第一氮化物层152，这取决于抛光的选择性速率。由于沉积第二导电材料34时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料34，在去除硬掩膜层15上的第二导电材料34的同时，去除半导体主体10的衬底11上的第二导电材料34。
如图4i所示，对第一沟槽20和第二沟槽40顶部的导电材料进行干法蚀刻的回蚀工艺。通过回蚀，将导电材料的顶表面保持在与半导体主体10顶表面相同的水平线上或者略高于半导体主体10顶表面。而第二氧化物层153以及第一氮化物层152可以在回蚀期间作为保护层。
如图4j所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152以及冒出导电材料顶表面的电介质层32。可以理解的是，如果图4i所示步骤中，第二氧化物层153作为停止层，则先使用DHF或者BOE工艺首先去除第二氧化物层153，再进行第一氮化物层152的去除。在此种方案下，需要考虑DHF或BOE的刻蚀量，避免在第一沟槽20中对电介质层33进行过渡刻蚀，降低其隔离效果。
其中，第二沟槽40中的阻挡层31、第一导电材料32形成第二沟槽结构50，由于第一导电材料32从外延层13的顶表面延伸到第二沟槽40的底部并且与埋层12接触，因此第一导电材料32能够用作埋层12的拾取结构，以将埋层12电连接至外延层13的顶表面。第一沟槽20中的阻挡层31、第一导电材料32、电介质层33以及第二导电材料34形成第一沟槽隔离电容结构30，用于隔离外延层13中的不同器件区域，同时充当电容。
随后，参考图1所示，也可以进行后续CMOS器件的正常工艺：焊盘氧化物、STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、绝缘层、接触(阴极、阳极、电极)形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
在本申请的又一实施例中，参考图2所示，可以在后续工艺如STI(浅槽隔离结构)工艺、LOCOS工艺或者SAB工艺时，在第一沟槽20顶部的第一导电材料32和第二导电材料34之间形成隔离结构80。基于上述工艺均为形成器件的基准工艺，因此不会增加额外的工艺成本。且隔离结构80的设置，能更好的对第一导电材料32和第二导电材料34进行隔离。
图5a至图5d示出了根据本申请的第二实施方式的制作沟槽电容结构的工艺步骤示意图。
本第二实施方式所示的沟槽电容结构的制作方法与第一实施方式所示的沟槽电容结构的制作方法类似，区别仅在于，在图4g所示的沉积第二导电材料34，使第二导电材料34填充第一沟槽20的中心部分之后，对第一沟槽20内的导电材料的处理步骤存在区别。
由于前序步骤(到沉积第二导电材料的步骤)与图4a-图4g所示的沟槽电容结构的制作方法一致，在此不做展开阐述。本申请针对在此之后的制作步骤进行详细阐述。
参考图5a所示，在第二导电材料34填充第一沟槽20的中心部分之后，以电介质层33作为停止层，直接对硬掩膜层15表面的第二导电材料34进行回蚀工艺。此方案中，可以较为简单的将第二导电材料34与第一导电材料32通过电介质层33分隔开，同时由于第一沟槽20顶部电介质层33的存在，使得回蚀工艺将位于第一沟槽20顶部中心的第二导电材料34去掉的更多，使其低于位于其两侧的第一导电材料32。这样可以防止第一沟槽20中第一导电材料32和第二导电材料34之间的短路。
参考图5b所示，以硬掩膜层15作为停止层，通过化学机械抛光(CMP)工艺去除部分硬掩膜层15以及沟槽顶部的导电材料。化学机械抛光(CMP)可以停止在第二氧化物层153或者停止在第一氮化物层152，这取决于抛光的选择性速率。
如图5c所示，对第一沟槽20和第二沟槽40顶部的导电材料进行干法蚀刻的回蚀工艺。通过回蚀，将导电材料的顶表面保持在与半导体主体10顶表面相同的水平线上或者略高于半导体主体10顶表面。而第二氧化物层153以及第一氮化物层152可以在回蚀期间作为保护层。
如图5d所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152以及冒出导电材料顶表面的电介质层32。可以理解的是，如果图4j所示步骤中，第二氧化物层153作为停止层，则先使用DHF或者BOE工艺首先去除第二氧化物层153，再进行第一氮化物层152的去除。在此种方案下，需要考虑DHF或BOE的刻蚀量，避免在第一沟槽20中对电介质层33进行过渡刻蚀，降低其隔离效果。
其中，第二沟槽40中的阻挡层31、第一导电材料32形成第二沟槽结构，由于第一导电材料32从外延层13的顶表面延伸到第二沟槽40的底部并且与埋层12接触，因此第一导电材料32能够用作埋层12的拾取结构，以将埋层12电连接至外延层13的顶表面。第一沟槽20中的阻挡层31、第一导电材料32、电介质层33以及第二导电材料34形成第一沟槽隔离电容结构，用于隔离外延层13中的不同器件区域，同时充当电容。
随后，参考图1所示，也可以进行后续CMOS器件的正常工艺：焊盘氧化物、STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、绝缘层、接触(阴极、阳极、电极)形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
与现有技术相比，根据本发明实施方式的沟槽电容结构及其制作方法，能够在用于器件隔离的隔离沟槽内获得自由的高密度电容。
根据本发明实施方式的沟槽电容结构及其制作方法，基于沟槽深度与沟槽宽度成比例的特性，在不增加成本的情况下通过当前形成沟槽结构的工艺来同时进行电引出沟槽结构(第二沟槽结构)和隔离沟槽结构(第一沟槽隔离电容结构)的制作，通过一次光刻形成不同深度的沟槽，其中较宽的第一沟槽内形成的第一沟槽隔离电容结构可以实现隔离效果的同时，生成寄生电容。工艺上与现有的单电引出沟槽结构(MTI)工艺兼容，制作方法成本低。
根据本发明实施方式的沟槽电容结构及其制作方法，兼容现有的电引出沟槽结构(MTI)基本工艺，在不增加额外成本情况下实现既有隔离效果又具有高密度电容的第一沟槽隔离电容结构的制作。
根据本发明实施方式的沟槽电容结构及其制作方法，利用现有的STI工艺，LOCOS工艺，SAB工艺对第一沟槽隔离电容结构中的第一导电材料(充当阴极)和第二导线材料(充当阳极)进行隔离，避免在后续工艺中金属硅化物形成时造成阴极阳极短路。
根据本发明实施方式的沟槽电容结构及其制作方法，第一沟槽内的第一沟槽隔离电容结构可以作为该半导体器件内的寄生电容，有效利用沟槽的垂直面积而不占用实际面积，且第一沟槽隔离电容结构的电介质层厚度、材料可调，工艺简单。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (14)
1.一种沟槽电容结构，其特征在于，包括：
半导体主体，包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述衬底；
第一沟槽隔离电容结构，设置在所述第一沟槽中，所述第一沟槽隔离电容结构包括：具有第二掺杂类型的第一导电材料，形成于所述第一沟槽的内壁上，所述第一导电材料在所述第一沟槽的底部短接于所述衬底；第二导电材料，其填充所述第一沟槽的中心部分，所述第二导电材料通过电介质层与所述第一导电材料隔开。
2.如权利要求1所述的沟槽电容结构，其特征在于，所述第一导电材料形成于所述第一沟槽的侧壁上，所述电介质层形成在所述第一导电材料表面，且所述电介质层在所述第一沟槽的底部与所述衬底相接触。
3.如权利要求1所述的沟槽电容结构，其特征在于，还包括隔离结构，所述隔离结构形成于所述第一沟槽隔离电容结构顶表面的所述第一导电材料和所述第二导电材料之间。
4.如权利要求1所述的沟槽电容结构，其特征在于，所述第一沟槽的侧壁与所述第一导电材料之间形成有阻挡层，所述阻挡层充当所述第一沟槽的衬垫。
5.如权利要求1所述的沟槽电容结构，其特征在于，还包括第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述埋层，所述第二沟槽中设置有第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面；
所述第二沟槽结构包括：阻挡层，其充当所述第二沟槽的衬垫；具有第二掺杂类型的第一导电材料，形成于所述阻挡层表面并填充所述第二沟槽，所述第一导电材料在所述第二沟槽的底部短接于所述埋层。
6.如权利要求1所述的沟槽电容结构，其特征在于，所述第二导电材料的掺杂类型为第二掺杂类型；和/或，所述第二导电材料与所述第一导电材料为相同材料。
7.一种沟槽电容结构的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述半导体主体内形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述衬底中；
沉积具有第二掺杂类型的第一导电材料，所述第一导电材料形成于所述第一沟槽的内壁上且底部短接于所述衬底；
在所述第一导电材料上形成电介质层；
沉积第二导电材料，所述第二导电材料填充所述第一沟槽的中心部分并通过所述电介质层与所述第一导电材料隔开；
去除所述半导体主体表面的所述第一导电材料和所述第二导电材料。
8.如权利要求7所述的沟槽电容结构的制作方法，其特征在于，在所述半导体主体内形成第一沟槽的同时，在所述半导体主体内形成第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述埋层中；
沉积具有第二掺杂类型的第一导电材料，所述第一导电材料形成于所述第一沟槽内壁上的同时填充所述第二沟槽以电连接所述埋层。
9.如权利要求8所述的沟槽电容结构的制作方法，其特征在于，沉积具有第二掺杂类型的第一导电材料的步骤之前，还包括，在所述第一沟槽和所述第二沟槽的侧壁上形成阻挡层的步骤。
10.如权利要求7所述的沟槽电容结构的制作方法，其特征在于，在所述第一导电材料上形成电介质层之前，还包括：去除所述第一沟槽底壁上的所述第一导电材料的步骤；
所述电介质层在所述第一沟槽的底部与所述衬底相接触。
11.如权利要求7所述的沟槽电容结构的制作方法，其特征在于，在所述半导体主体内形成第一沟槽的步骤之前，还包括在所述半导体主体表面形成硬掩膜层的步骤，所述硬掩膜层包括氧化物层和氮化物层的组合结构；
去除所述半导体主体表面的所述第一导电材料和所述第二导电材料，包括：
通过化学机械抛光工艺，以氮化物层为停止层，去除部分所述氮化物层以及所述氮化物层表面的所有层结构；
通过多晶硅回蚀工艺，使所述第一导电材料和所述第二导电材料与所述半导体主体顶表面处于同一平面，或，使所述第一导电材料和所述第二导电材料高于所述半导体主体顶表面；以及
去除所述半导体主体顶表面的所述氮化物层。
12.如权利要求7所述的沟槽电容结构的制作方法，其特征在于，在所述半导体主体内形成第一沟槽的步骤之前，还包括在所述半导体主体表面形成硬掩膜层的步骤，所述硬掩膜层包括氧化物层和氮化物层的组合结构；
去除所述半导体主体表面的所述第一导电材料和所述第二导电材料，包括：
通过多晶硅回蚀工艺，以电介质层为停止层，去除所述硬掩膜层表面的第二导电材料；
通过化学机械抛光工艺，以氮化物层为停止层，去除所述氮化物层表面的所有层结构；
通过多晶硅回蚀工艺，使所述第一导电材料和所述第二导电材料与所述半导体主体顶表面处于同一平面，或，使所述第一导电材料和所述第二导电材料高于所述半导体主体顶表面；以及
去除所述半导体主体顶表面的所述氮化物层。
13.如权利要求7所述的沟槽电容结构的制作方法，其特征在于，还包括，在所述第一沟槽顶部的所述第一导电材料和所述第二导电材料之间形成隔离结构。
14.如权利要求13所述的沟槽电容结构的制作方法，其特征在于，通过浅槽隔离技术或选择性吸收埋氧层技术或硅局部氧化隔离技术形成所述隔离结构。
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Cited By (1)
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| CN117915762B (zh) * | 2024-03-20 | 2024-05-24 | 粤芯半导体技术股份有限公司 | 半导体器件及其形成方法 |
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