CN117915762B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其形成方法，通过在形成深沟槽隔离结构的工艺过程中，同时在衬底的漂移区内形成电容结构，所述深沟槽隔离结构位于所述电容结构的周围。所述电容结构包括上极板、介质层和下极板，所述介质层覆盖位于漂移区的第一深沟槽的底壁和侧壁，所述上极板位于填充所述第一深沟槽的导电层内，所述下极板位于第一深沟槽外的漂移区内。本发明中的电容结构为由深沟槽隔离结构组成的寄生电容，对比传统电容来说，它是纵向的，更有利于缩小芯片的尺寸，而且在深沟槽隔离结构制程就可以实现，不需要新增掩模板即可做到，节约了成本。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
众所周知，电容在芯片设计领域应用很多，很广泛，芯片中的电容是芯片内部电路的重要组成部分，对于芯片的性能和稳定性具有至关重要的作用。芯片中的电容包括存储电容和瞬态抑制电容。存储电容用于存储电荷，类似于电池，为数字电路提供稳定的电源。瞬态抑制电容用于抑制电路中的瞬态电压和电流，保护芯片免受过压、过流等不利因素的损害。传统的电容结构有使用多晶硅层-氧化层-多晶硅层结构（POLY-OX-POLY）；金属层-氧化层-金属层结构（Metal-OX-Metal）这两种结构，但其一般都为横向结构，尺寸较大。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法，以解决横向结构的电容尺寸较大的问题。
为解决上述技术问题，本发明提供一种半导体器件，包括深沟槽隔离结构和电容结构，所述深沟槽隔离结构和所述电容结构在同一工艺制程中形成，且所述深沟槽隔离结构位于所述电容结构的周围，所述电容结构包括上极板、介质层和下极板，所述介质层覆盖位于漂移区的第一深沟槽的底壁和侧壁，所述上极板位于填充所述第一深沟槽的导电层内，所述下极板位于所述第一深沟槽外的漂移区内；所述深沟槽隔离结构包括位于外延层内的第二深沟槽、覆盖所述第二深沟槽的侧壁的介质层和填充所述第二深沟槽的导电层。
可选的，所述第一深沟槽的深度和宽度小于所述第二深沟槽的深度和宽度。
可选的，所述第二深沟槽内的导电层与衬底接触，并且所述导电层的导电类型与所述衬底的导电类型相同。
可选的，所述第二深沟槽内的导电层上形成有接触层。
可选的，所述电容结构呈阵列排布。
可选的，所述深沟槽隔离结构和所述电容结构上形成有接触插塞。
可选的，所述电容结构的接触插塞与所述电容结构的上极板和下极板一一对应。
基于同一发明构思，本发明还提供一种半导体器件的形成方法，包括：
提供一衬底，所述衬底上形成有外延层，所述外延层内形成有漂移区；
执行第一刻蚀工艺，以在所述漂移区形成第一深沟槽并在所述漂移区周围的所述外延层上形成第二深沟槽；
形成介质层，所述介质层覆盖所述第一深沟槽、所述第二深沟槽的底壁和侧壁，所述第一深沟槽底壁的介质层厚度大于所述第二深沟槽底壁的介质层厚度；
执行第二刻蚀工艺，去除所述第二深沟槽底壁的所述介质层并暴露出所述衬底，保留所述第一深沟槽底壁和侧壁的所述介质层，以及保留述第二深沟槽侧壁的所述介质层；
在所述第一深沟槽和所述第二深沟槽内填充导电层；
在所述第一深沟槽内和第二深沟槽内形成接触层，并在所述第一深沟槽外的所述漂移区形成接触层，所述漂移区的接触层作为上极板与所述第一深沟槽内的接触层作为下极板以及所述第一深沟槽内的介质层组成电容结构，第二深沟槽的介质层和导电层构成深沟槽隔离结构。
可选的，所述第一深沟槽的深度和宽度小于所述第二深沟槽的深度和宽度。
可选的，形成电容结构和深沟槽隔离结构之后，在所述电容结构和深沟槽隔离结构上形成接触插塞。
在本发明提供的一种半导体器件及其形成方法中，通过在形成深沟槽隔离结构的工艺过程中，同时在衬底的漂移区内形成电容结构，所述深沟槽隔离结构位于所述电容结构的周围。所述电容结构包括上极板、介质层和下极板，所述介质层覆盖位于漂移区的第一深沟槽的底壁和侧壁，所述上极板位于填充所述第一深沟槽的导电层内，所述下极板位于第一深沟槽外的漂移区内。本发明中的电容结构是由深沟槽隔离结构组成的寄生电容，对比传统电容来说，它是纵向的，更有利于缩小芯片的尺寸，而且在深沟槽隔离结构制程就可以实现，不需要新增掩模板即可做到，节约了成本。
附图说明
本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1是本发明实施例的半导体器件剖面示意图。
图2是本发明实施例的半导体器件俯视示意图。
图3是本发明实施例的半导体器件的形成方法流程图。
图4是本发明实施例的形成第一深沟槽和第二深沟槽之后的半导体器件的结构示意图。
图5是本发明实施例的形成介质层之后的半导体器件的结构示意图。
图6是本发明实施例的去除第二深沟槽底壁上的介质层之后的半导体器件的结构示意图。
图7是本发明实施例的形成导电层之后的半导体器件的结构示意图。
附图中：10-衬底；11-深埋层；12-外延层；13-漂移区；14-第一深沟槽；15-第二深沟槽；16-介质层；17-导电层；18-接触层；18a-上极板；18b-下极板；19-接触插塞。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征。此外，如在本发明中所使用的，一元件设置于另一元件，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
图1是本发明实施例的半导体器件剖面示意图。图2是本发明实施例的半导体器件俯视示意图。如图1和图2所示，本实施例提供一种半导体器件，包括深沟槽隔离结构和电容结构，所述深沟槽隔离结构和所述电容结构在同一工艺制程中形成，所述深沟槽隔离结构位于所述电容结构的周围。所述电容结构包括上极板18a、介质层16和下极板18b，所述介质层16覆盖位于漂移区13的第一深沟槽14的底壁和侧壁，所述上极板18a位于填充所述第一深沟槽14的导电层17内，所述下极板18b位于第一深沟槽14外的漂移区13内；所述深沟槽隔离结构包括位于外延层12内的第二深沟槽15、覆盖所述第二深沟槽15的侧壁的介质层16和填充所述第二深沟槽15的导电层17，以隔离所述电容结构与其他区域的半导体器件。
请继续参考图1，所述第一深沟槽14的深度和宽度小于所述第二深沟槽15的深度和宽度。因此，在形成介质层16时，所述第一深沟槽14的底部的介质层16的厚度大于所述第二深沟槽15的介质层16的厚度，进而在刻蚀介质层16的工艺中，所述第二深沟槽15底壁的介质层16可以完全去除暴露出衬底10，以在后续沉积导电层17时，导电层17可以和衬底10接触。而在刻蚀介质层16的工艺中，所述第一深沟槽14底壁的介质层16不能完全去除，因此，所述第一深沟槽14底壁的介质层16能够完全隔离上极板18a和下极板18b，从而使上极板18a和下极板18b与介质层16构成深沟槽隔离结构型的纵向寄生电容结构，有利于缩小芯片的尺寸，而且在深沟槽隔离结构制程就可以实现，不需要新增掩模板即可做到，节约了成本。
请继续参考图1，所述第二深沟槽15内的导电层17与衬底10接触，并且所述导电层17的导电类型与所述衬底10的导电类型相同。所述衬底10的导电类型为第一导电类型，所述衬底10上的深埋层11为第二导电类型，深埋层11上的外延层12以及外延层12内的漂移区13的导电类型均为第一导电类型，在本实施例中，第一导电类型例如是P型。
请继续参考图1，所述第二深沟槽15内的导电层17上形成有接触层18。接触层18例如是P+离子层，用于减小导电层17的接触电阻。
请参考图2，在半导体器件的俯视图中，所述电容结构呈阵列排布。所述深沟槽隔离结构和所述电容结构上形成有接触插塞19，所述接触插塞19用于连接电位。所述电容结构的接触插塞19与所述电容结构的上极板18a或者下极板18b一一对应，所述电容结构的上极板18a对应的接触插塞19例如是接正电位，所述电容结构的下极板18b对应的接触插塞19例如是接负电位。所述深沟槽隔离结构上的接触插塞19可以与所述深沟槽隔离结构内的接触层18的部分对应，能够引出所述深沟槽隔离结构内的接触层18即可，深沟槽隔离结构连接0电位，以增强深沟槽隔离结构的隔离效果。
图3是本发明实施例的半导体器件的形成方法流程图。本实施例还提供一种半导体器件的形成方法，包括：
步骤S10，提供一衬底，所述衬底上形成有外延层，所述外延层内形成有漂移区；
步骤S20，执行第一刻蚀工艺，以在所述漂移区形成第一深沟槽并在所述漂移区周围的所述外延层上形成第二深沟槽；
步骤S30，形成介质层，所述介质层覆盖所述第一深沟槽、所述第二深沟槽的底壁和侧壁，所述第一深沟槽底壁的介质层厚度大于所述第二深沟槽底壁的介质层厚度；
步骤S40，执行第二刻蚀工艺，去除所述第二深沟槽底壁的所述介质层并暴露出所述衬底，保留所述第一深沟槽底壁和侧壁的所述介质层，以及保留述第二深沟槽侧壁的所述介质层；
步骤S50，在所述第一深沟槽和所述第二深沟槽内填充导电层；
步骤S60，在所述第一深沟槽内和第二深沟槽内形成接触层，并在所述第一深沟槽外的所述漂移区形成接触层，所述漂移区的接触层作为上极板与所述第一深沟槽内的接触层作为下极板以及所述第一深沟槽内的介质层组成电容结构，第二深沟槽内的介质层和导电层构成深沟槽隔离结构。
图4是本发明实施例的形成第一深沟槽和第二深沟槽之后的半导体器件的结构示意图。图5是本发明实施例的形成介质层之后的半导体器件的结构示意图。图6是本发明实施例的去除第二深沟槽底壁上的介质层之后的半导体器件的结构示意图。图7是本发明实施例的形成导电层之后的半导体器件的结构示意图。为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合说明书附图4至图7对本发明的具体实施例做详细的说明。
请参考图4，提供一衬底10，所述衬底10可是以单晶硅或者多晶硅，也可以是硅、锗、锗化硅、砷化镓等半导体材料，还可以是复合结构如绝缘体上硅。本领域的技术人员可以根据衬底上形成的半导体器件选择所述衬底的类型，因此所述衬底的类型不应限制本发明的保护范围。所述衬底10的导电类型为第一导电类型，所述衬底10上形成有深埋层11(N-type Buried Layer，NBL)，所述深埋层11的导电类型为第二导电类型，所述深埋层11上形成有外延层12，所述外延层12的导电类型为第一导电类型，所述外延层12内形成有漂移区13，所述漂移区13的导电类型为第一导电类型，在本实施例中，第一导电类型例如是P型，也即掺杂了p型离子。
请继续参考图4，执行第一刻蚀工艺，以在所述漂移区13形成第一深沟槽14并在所述漂移区13周围的所述外延层12上形成第二深沟槽15；所述第一深沟槽14贯穿漂移区13、外延层12和深埋层11，并延伸至衬底10内，同时所述第二深沟槽15贯穿外延层12和深埋层11，并延伸至衬底10内。并且所述第一深沟槽14的深度和宽度小于所述第二深沟槽15的深度和宽度。所述第一深沟槽14的深度例如是1微米至1.5微米，所述第二深沟槽15的深度例如是2微米至3微米，所述第一深沟槽14的宽度例如是20微米至25微米，所述第二深沟槽15的宽度例如是30微米至35微米，第一刻蚀工艺例如是干法刻蚀工艺，当刻蚀的沟槽更宽的时候，能够形成更深的沟槽。结合图2可知，第一深沟槽14呈阵列分布，第二深沟槽15位于第一深沟槽14的外周。
请参考图5，形成介质层16，所述介质层16覆盖所述第一深沟槽14、所述第二深沟槽15的底壁和侧壁，由于所述第一深沟槽14的深度和宽度小于第二深沟槽15，所述第一深沟槽14底壁的介质层厚度大于所述第二深沟槽15底壁的介质层厚度。所述介质层16为绝缘层，所述介质层16例如是氧化层。采用热氧化或者化学气相沉积工艺形成介质层16。
请参考图6，执行第二刻蚀工艺，去除所述第二深沟槽15底壁的所述介质层16并暴露出所述衬底10，保留所述第一深沟槽14底壁和侧壁的所述介质层16，以及保留述第二深沟槽15侧壁的所述介质层16；由于所述第一深沟槽14底壁的介质层厚度大于所述第二深沟槽15底壁的介质层厚度，在第二刻蚀工艺中，所述第二深沟槽15底壁的介质层被完全刻蚀时，所述第一深沟槽14底壁的介质层还保留部分厚度。所述第二刻蚀工艺例如是干法刻蚀工艺。
请参考图7，在所述第一深沟槽14和所述第二深沟槽15内填充导电层17；所述导电层17的材质例如是多晶硅，所述多晶硅的导电类型和衬底10的导电类型相同，也即所述导电层17的导电类型为第一导电类型，所述多晶硅为P型多晶硅。
请参考图1，在所述第一深沟槽14内和第二深沟槽15内形成接触层18，并在所述第一深沟槽14外的所述漂移区13形成接触层，所述漂移区13的接触层作为上极板18a与所述第一深沟槽内的接触层作为下极板18b以及所述第一深沟槽内的介质层16组成电容结构，第二深沟槽15内的介质层16和导电层17构成深沟槽隔离结构。
请参考图2，形成电容结构和深沟槽隔离结构之后，在所述电容结构和深沟槽隔离结构上形成接触插塞19，所述接触插塞19用于连接电位。所述电容结构的接触插塞19与所述电容结构的上极板18a或者下极板18b一一对应，所述电容结构的上极板18a对应的接触插塞19例如是接正电位，所述电容结构的下极板18b对应的接触插塞19例如是接负电位。所述深沟槽隔离结构上的接触插塞19可以为所述深沟槽隔离结构内的接触层18的部分对应，能够引出所述深沟槽隔离结构内的接触层18即可，深沟槽隔离结构连接0电位，以增强深沟槽隔离结构的隔离效果。
综上可见，在本发明实施例提供的一种半导体器件及其形成方法中，通过在形成深沟槽隔离结构的工艺过程中，同时在衬底的漂移区内形成电容结构，所述深沟槽隔离结构位于所述电容结构的周围。所述电容结构包括上极板、介质层和下极板，所述介质层覆盖位于漂移区的第一深沟槽的底壁和侧壁，所述上极板位于填充所述第一深沟槽的导电层内，所述下极板位于第一深沟槽外的漂移区内。本发明中的电容结构为由深沟槽隔离结构组成的寄生电容，对比传统电容来说，它是纵向的，更有利于缩小芯片的尺寸，而且在深沟槽隔离结构制程就可以实现，不需要新增掩模板即可做到，节约了成本。
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (10)
1.一种半导体器件，其特征在于，包括深沟槽隔离结构和电容结构，所述深沟槽隔离结构和所述电容结构在同一工艺制程中形成，且所述深沟槽隔离结构位于所述电容结构的周围，所述电容结构包括上极板、介质层和下极板，所述介质层覆盖位于漂移区的第一深沟槽的底壁和侧壁，所述上极板位于填充所述第一深沟槽的导电层内，所述下极板位于所述第一深沟槽外的漂移区内；所述深沟槽隔离结构包括位于外延层内的第二深沟槽、覆盖所述第二深沟槽的侧壁的介质层和填充所述第二深沟槽的导电层。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一深沟槽的深度和宽度小于所述第二深沟槽的深度和宽度。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二深沟槽内的导电层与衬底接触，并且所述导电层的导电类型与所述衬底的导电类型相同。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二深沟槽内的导电层上形成有接触层。
5.根据权利要求1所述的半导体器件，其特征在于，所述电容结构呈阵列排布。
6.根据权利要求1所述的半导体器件，其特征在于，所述深沟槽隔离结构和所述电容结构上形成有接触插塞。
7.根据权利要求6所述的半导体器件，其特征在于，所述电容结构的接触插塞与所述电容结构的上极板和下极板一一对应。
8.一种半导体器件的形成方法，其特征在于，包括：
提供一衬底，所述衬底上形成有外延层，所述外延层内形成有漂移区；
执行第一刻蚀工艺，以在所述漂移区形成第一深沟槽并在所述漂移区周围的所述外延层上形成第二深沟槽；
形成介质层，所述介质层覆盖所述第一深沟槽、所述第二深沟槽的底壁和侧壁，所述第一深沟槽底壁的介质层厚度大于所述第二深沟槽底壁的介质层厚度；
执行第二刻蚀工艺，去除所述第二深沟槽底壁的所述介质层并暴露出所述衬底，保留所述第一深沟槽底壁和侧壁的所述介质层，以及保留述第二深沟槽侧壁的所述介质层；
在所述第一深沟槽和所述第二深沟槽内填充导电层；
在所述第一深沟槽内和第二深沟槽内形成接触层，并在所述第一深沟槽外的所述漂移区形成接触层，所述漂移区的接触层作为上极板与所述第一深沟槽内的接触层作为下极板以及所述第一深沟槽内的介质层组成电容结构，第二深沟槽的介质层和导电层构成深沟槽隔离结构。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述第一深沟槽的深度和宽度小于所述第二深沟槽的深度和宽度。
10.根据权利要求8所述的半导体器件的形成方法，其特征在于，形成电容结构和深沟槽隔离结构之后，在所述电容结构和深沟槽隔离结构上形成接触插塞。
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