CN116583107A - 半导体结构及半导体结构的制造方法 - Google Patents

Abstract

本公开实施例提供一种半导体结构及半导体结构的制造方法，半导体结构包括：基板内自基板的第一表面向第二表面延伸的沟槽；电容，包括多个介电层和多个电极层，每个介电层和每个电极层均在第一表面交错延伸至沟槽中，底电极层包括第一表面上的第一引出部；第一刻蚀停止层，位于除底电极层外其余相邻电极层之间，且与相应电极层表面接触；第二刻蚀停止层，位于第一引出部顶面，且还覆盖处于顶层的电极层；支撑层，位于第二刻蚀停止层上；多个导电插塞，均贯穿支撑层及第二刻蚀停止层，部分导电插塞还贯穿相应第一刻蚀停止层，以与相应电极层顶面接触。本公开实施例至少有利于提高半导体结构的性能及可靠性。

Description

半导体结构及半导体结构的制造方法

技术领域

本公开实施例涉及半导体结构制造技术领域，特别涉及一种半导体结构及半导体结构的制造方法。

背景技术

沟槽电容器为一种动态随机存取存储器(dynamic random access memory，DRAM)中常见的电容器结构，其形成于半导体基板内的沟槽中。沟槽电容器包括多个电极层以及位于相邻电极层之间的介电层，且每一层电极层与一导电插塞接触。目前，制造沟槽电容器及导电插塞需经多次刻蚀以露出每一层电极层，再形成与相应电极层接触的导电插塞。

然而，制造沟槽电容器及导电插塞的方法仍有改善空间。

发明内容

本公开实施例提供一种半导体结构及半导体结构的制造方法，至少有利于提高半导体结构的可靠性及简化制造半导体结构的制成。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基板，所述基板具有相对的第一表面和第二表面，且所述基板内形成有自所述第一表面向所述第二表面延伸的沟槽；电容，所述电容包括至少两个介电层，每一个介电层在所述第一表面上且延伸至所述沟槽中，所述电容包括至少三个电极层，每一个电极层在所述第一表面上且延伸至所述沟槽中，所述介电层与所述电极层交错延伸至所述沟槽中，所述至少三个电极层包括离所述第一表面最近的底电极层，所述底电极层包括位于所述第一表面上的第一引出部；第一刻蚀停止层，位于除所述底电极层外相邻的所述介电层和所述电极层之间，且与相应的所述介电层和所述电极层的表面接触；第二刻蚀停止层，位于所述第一引出部顶面，且还覆盖所述电极层中处于顶层的电极层；支撑层，位于所述第二刻蚀停止层上；多个导电插塞，每一个导电插塞与相应的一个电极层顶面电接触，每一个导电插塞均贯穿所述支撑层以及所述第二刻蚀停止层，部分数量的导电插塞中的每一个导电插塞还贯穿相应的所述第一刻蚀停止层。

在一些实施例中，所述第二刻停止层的硬度大于所述第一刻蚀停止层的硬度。

在一些实施例中，所述第二刻蚀停止层的材料包括氮化硅、氧化硅、氮氧化硅、氮碳氧化硅、氮碳化硅中的一种或多种；所述第一刻蚀停止层的材料包括氧化硅。

在一些实施例中，所述电极层中处于顶层的电极层包括半导体掺杂层，位于所述第一表面上且延伸至所述沟槽中，并填充满所述沟槽，其中，一个所述导电插塞与所述半导体掺杂层接触。

在一些实施例中，所述电极层中处于顶层的电极层还包括：金属电极层，位于所述半导体掺杂层与相邻所述介电层之间。

在一些实施例中，与所述半导体掺杂层电接触的所述导电插塞位于所述沟槽正上方。

在一些实施例中，所述半导体结构导电插塞还包括：绝缘层及导电层，所述绝缘层位于导电层与所述支撑层之间。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基板，所述基板具有相对的第一表面和第二表面，且所述基板内形成有自所述第一表面向所述第二表面延伸的沟槽；形成电容，所述电容包括：与至少两个介电层交错的至少三个电极层，每一个电极层在所述第一表面上且延伸至所述沟槽中，其中，所述至少三个电极层包括离所述第一表面最近的底电极层，所述底电极层包括第一引出部，所述第一引出部位于所述沟槽外；其中，在形成所述电容的工艺步骤中还形成第一刻蚀停止层，所述第一刻蚀停止层位于除所述底电极层外其余相邻层的所述电极层之间，且与相应的所述电极层的表面接触；去除位于所述第一引出部的顶面上堆叠的其余所述电极层；形成第二刻蚀停止层，所述第二刻蚀停止层位于所述第一引出部顶面，且还覆盖所述电极层中处于顶层的电极层；形成支撑层，所述支撑层位于所述第二刻蚀停止层上；采用第一刻蚀工艺，图形化所述支撑层，直至露出所述第二刻蚀停止层，以形成至少三个第一通孔；采用第二刻蚀工艺，对所述至少三个第一通孔的每个第一通孔下方继续刻蚀，分别去除所述第一刻蚀停止层以及所述第二刻蚀停止层，并形成至少三个第二通孔；形成至少三个导电插塞，每一个导电插塞分别填充满所述三个第二通孔中的一个，以与相应的一个电极层顶面电接触。

在一些实施例中，所述第一刻蚀工艺包括：采用第一子刻蚀工艺，图形化所述支撑层，直至露出所述第一刻蚀停止层；采用第二子刻蚀工艺，继续图形化所述支撑层，直至露出所述第二刻蚀停止层。

在一些实施例中，所述支撑层的材料包括本征半导体材料；形成所述导电插塞的步骤包括：在所述第二通孔内壁形成绝缘层；形成所述导电插塞的步骤中，在所述绝缘层侧面形成填充满所述第二通孔的所述导电插塞导电层。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构，电容包括至少两个介电层和至少三个电极层，其中，距离第一表面最近的底电极层包括位于第一表面的第一引出部，第一引出部上为堆叠有其余电极层，在除底电极层外其余相邻电极层之间还设置有第一刻蚀停止层，且半导体结构还包括第二刻蚀停止层，第二刻蚀停止层位于第一引出部顶面，且还覆盖处于电极层最顶层的电极层，与底电极层接触的导电插塞贯穿第二刻蚀停止层与第一引出部接触，其余导电插塞贯穿第二刻蚀停止层且还贯穿相应的第一刻蚀停止层，以与相应的电极层接触，如此，在制造导电插塞的过程中，第一刻蚀停止层和第二刻蚀停止层能够起到指示刻蚀停止的作用，分两步刻蚀制作待形成导电插塞的通孔，第一步刻蚀至露出第一刻蚀停止层和第二刻蚀停止层，然后第二步去除第一刻蚀停止层和第二刻蚀停止层，以露出相应电极层，从而能够避免直接一步刻蚀可能导致的第一刻蚀停止层和第二刻蚀停止层下方的电极层被完全去除，而相应的电极层被刻蚀完会导致导电插塞只能与电极层侧壁接触，本公开实施例能够避免相应电极层被刻蚀完，从而有利于导电插塞与电极层的良好接触，能够提高形成的半导体结构的可靠性和性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种半导体结构的结构示意图；

图2为本公开一实施例提供的一种半导体结构的结构示意图；

图3为本公开一实施例提供的一种半导体结构的结构示意图；

图4至图11为本公开另一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前制造沟槽电容器及导电插塞的方法仍有改善空间。

分析发现，相关技术中，形成与电容中各电极层接触的导电插塞的方法为，形成覆盖电容的支撑层，经多次刻蚀露出每一层电极层的表面，形成贯穿支撑层的多个通孔，然后形成填充满通孔的导电插塞。然而，经多次刻蚀露出每一层的电极层的表面的工艺步骤较多，且需要使用的掩膜层较多，不利于节省生产成本，且形成多个通孔的步骤中，由于无刻蚀停止层，且每一通孔需刻蚀的深度不同，难以控制刻蚀停止的时间，易导致过刻蚀而使部分通孔露出的电极层被刻蚀消耗完，不利于提高形成的半导体结构的可靠性和性能。

本公开实施提供一种半导体结构，在除底电极层外其余相邻层的电极层之间设置有第一刻蚀停止层，且第一刻蚀停止层与相应电层的表面接触，还设置有第二刻蚀停止层，第二刻蚀停止层位于底电极层的第一引出部的顶面，并覆盖电极层中处于顶层的电极层，通过设置有第一刻蚀停止层和第二刻蚀停止层，制造导电插塞的步骤包括分两步刻蚀制作待形成导电插塞的通孔，第一步刻蚀至露出第一刻蚀停止层和第二刻蚀停止层，第一刻蚀停止层和第二刻蚀停止层能够起到指示刻蚀停止的作用，然后第二步去除第一刻蚀停止层和第二刻蚀停止层，以露出相应电极层，形成待形成导电插塞的通孔，如此，能够避免直接一步刻蚀可能导致的第一刻蚀停止层和第二刻蚀停止层下方的电极层被完全去除，在通孔正对位置的电极层被去除后相应导电插塞只能与电极层侧壁接触，本公开实施例提供的半导体结构存在电极层被完全去除的可能较小，电极层和导电插塞之间接触良好，半导体结构的可靠性和性能较好。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的一种半导体结构的结构示意图，图2为本公开一实施例提供的一种半导体结构的结构示意图，图3为本公开一实施例提供的一种半导体结构的结构示意图。

参考图1，半导体结构包括基板100，基板100具有相对的第一表面11和第二表面12，且基板100内形成有自第一表面11向第二表面12延伸的沟槽101。半导体结构包括电容，电容包括至少两个介电层102，每一个介电层102在第一表面11上且延伸至沟槽101中，电容包括至少三个电极层103，每一个电极层103在第一表面11上且延伸至沟槽101中，介电层102与电极层103交错延伸至沟槽101中，至少三个电极层103包括离第一表面11最近的底电极层103-1，底电极层103-1包括位于第一表面11上的第一引出部105。半导体结构包括第一刻蚀停止层106，位于除底电极层103-1外相邻的电极层103之间，且与相应的介电层102和电极层103的表面接触。半导体结构包括第二刻蚀停止层107，位于第一引出部105顶面，且还覆盖电极层103中处于顶层的电极层103-3。半导体结构包括支撑层108，位于第二刻蚀停止层107上。半导体结构包括多个导电插塞109，每一个导电插塞109与相应的一个电极层103顶面电接触，每一个导电插塞109均贯穿支撑层108以及第二刻蚀停止层107，部分数量的导电插塞109中的每一个导电插塞109还贯穿相应的第一刻蚀停止层106。

可以理解的是，本公开实施例提供的半导体结构，在制造半导体结构的导电插塞109前，需形成贯穿支撑层108的多个通孔，每一通孔露出一层电极层103，然后再形成导电插塞109填充满通孔；通过设置有第一刻蚀停止层106和第二刻蚀停止层107，可以分两步刻蚀制作待形成导电插塞109的通孔，第一步先图形化支撑层108至露出第一刻蚀停止层106和第二刻蚀停止层107，第一刻蚀停止层106和第二刻蚀停止层107在此步骤中起到指示刻蚀停止的作用，并能够避免一步刻蚀至露出电极层103可能存在的过刻蚀，第二步去除被露出的第一刻蚀停止层106和第二刻蚀停止层107，以形成待形成导电插塞109的通孔；可以理解的是，过刻蚀会导致部分电极层103被消耗完，影响形成的半导体结构的性能可靠性，本公开实施例提供的半导体结构存在过刻蚀导致电极层103被消耗完的可能性较低，从而导电插塞109与电极层103之间接触良好，有利于半导体结构的性能及可靠性。

基板100可以为半导体衬底或者绝缘体上的硅基板。在一些实施例中，基板100可以为硅基板。在一些实施例中，基板100还可以为锗基板、锗化硅基板或者碳化硅基板等。参考图2及图3，在一些实施例中，基板100与底电极层103-1之间还可以设置有隔离层114，用于隔离底电极层103-1与基板100，隔离层114的材料可以为氧化硅、氮化硅等绝缘材料。在一些实施例中，基板100的材料也可以为绝缘材料，基板100与底电极层103-1之间无需设置隔离层。

介电层102的材料可以为高介电(high-k)材料，高介电材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌、钛酸锶等。电极层103的材料为氮化钛、钨、铜、钛、钽等金属或其金属化合物，或者为经过离子注入的半导体材料，如掺杂有锗元素的多晶硅材料。

可以理解的是，由于第一引出部105上只形成有支撑层108，而除距离第一表面11最远的电极层和第一引出部105外，其余电极层103上均堆叠有其余电极层，在同一工艺步骤中图形化支撑层108，主要进行支撑层108的刻蚀，对电极层103、介电层102的刻蚀速率较小，因此，形成露出各电极层103的多个通孔步骤中，刻蚀至第一刻蚀停止层106所需时间和难度要小于刻蚀至第二刻蚀停止层107，且第一刻蚀停止层106表面可能存在介电层102残留。

在一些实施例中，第二刻停止层107的硬度可以大于第一刻蚀停止层106的硬度，如此，在同一刻蚀工艺中，第二刻蚀停止层107被刻蚀速率大于第一刻蚀停止层106被刻蚀的速率，若设置第二刻蚀停止层107的厚度与第一刻蚀停止层106的厚度相等，则第二刻蚀停止层107被完全刻蚀所需时间大于第一刻蚀停止层106被完全刻蚀所需时间，以平衡同步刻蚀第一刻蚀停止层106和第二刻蚀停止层107，以露出电极层103的步骤中，还需刻蚀第一刻蚀停止层106表面的介电层103残留的时间，降低第一引出部105被刻蚀掉的可能性，从而形成的导电插塞109能够与第一引出部105的顶面形成良好接触，有利于提高形成的半导体结构的性能和可靠性。

在一些实施例中，第二刻蚀停止层107的厚度可以大于第一刻蚀停止层106的厚度，以衡刻蚀第一刻蚀停止层106和第二刻蚀停止层107，以露出电极层103的步骤中，还需刻蚀第一刻蚀停止层106表面的介电层103残留的时间，降低第一引出部105被刻蚀掉的可能性，从而形成的导电插塞109能够与第一引出部105的顶面形成良好接触，有利于提高形成的半导体结构的性能和可靠性。

在一些实施例中，第二刻蚀停止层107的厚度也可以等于第一刻蚀停止层106的厚度。

在一些实施例中，第二刻蚀停止层107的材料可以包括氮化硅、氮氧化硅、氮碳氧化硅、氮碳化硅中的一种或多种；第一刻蚀停止层106的材料可以包括氧化硅。例如，第二刻蚀停止层107的材料可以与第一刻蚀停止层106相同，如，第二刻蚀停止层107以及第一刻蚀停止层106的材料均可以为氧化硅，如此，在同一工艺步骤中，第二刻蚀停止层107被刻蚀的速率等于第一刻蚀停止层106被刻蚀的速率，可以设置第二刻蚀停止层107的厚度大于第一刻蚀停止层106的厚度，以使形成待形成各导电插塞109的各通孔所需时间相近，便于控制刻蚀时间，避免刻蚀时间过长而导致部分电极层被刻蚀掉，以及避免刻蚀时间过短而导致刻蚀停止层残留较多，有利于提高形成的半导体结构的性能。

在一些实施例中，也可以设置第一刻蚀停止层106的材料与第二刻蚀停止层107的材料不同，例如，第一刻蚀停止层106的材料可以为氧化硅，第二刻蚀停止层107的材料可以为氮化硅，氮化硅的硬度大于氧化硅的硬度，如此，有利于平衡去除第一刻蚀停止层106和第一刻蚀停止层106表面的介电层102的时间、与刻蚀去除第二刻蚀停止层107的时间，避免过刻蚀导致部分电极层103被刻蚀完全，从而有利于导电插塞109与电极层103之间的良好接触，形成的半导体结构的性能及可靠性较好。

电极层103的表面包括电极层103朝向基板100的底面和电极层103背离基板100的顶面。参考图3，在一些实施例中，第一刻蚀停止层106也可以位于除底电极层103-1外的其余相邻层的电极层103之间，且位于一电极层103的底面，即在刻蚀支撑层108形成贯穿支撑层108的多个通孔，并形成填充满通孔的导电插塞109的步骤中，在刻蚀至露出第一刻蚀停止层106后，还需刻蚀掉位于第一刻蚀停止层106下方且与第一刻蚀停止层106接触的介电层102，以露出位于第一刻蚀停止层106下方且最邻近第一刻蚀停止层106的电极层103。

可以理解的是，通过设置第一刻蚀停止层106位于一电极层103底面，在刻蚀第一停止层106后还需去除与第一刻蚀停止层106接触的介电层103来露出相应电极层103，在刻蚀完成后，可能会存在介电层102残留，或者刻蚀介电层103的时间较难控制，与介电层103接触的部分电极层103可能被刻蚀掉。参考图1，在一些实施例中，第一刻蚀停止层106可以位于除底电极层103-1外的其余相邻层的电极层103之间，且位于一电极层103的顶面，在刻蚀支撑层108形成贯穿支撑层108的多个通孔，并形成填充满通孔的导电插塞109的步骤中，可以同步去除第一刻蚀停止层106和第一刻蚀停止层106上的介电层102残留，无需担心残留的介电层102影响导电插塞109与电极层103间的接触，有利于形成的导电插塞109与电极层103之间的良好接触。

参考图2及图3，在一些实施例中，电极层103中处于顶层的电极层103-3可以包括：半导体掺杂层111，位于第一表面11上且延伸至沟槽101中，并填充满沟槽101；其中，一个导电插塞109与半导体掺杂层111电接触。

半导体掺杂层111的材料可以为多晶硅、单晶硅、单晶锗、多晶锗等半导体材料，在一些实施例中，还可以依据实际使用情况对半导体掺杂层111进行掺杂。

在一些实施例中，电极层103中处于顶层的电极层103-3还可以包括金属电极层110，位于半导体掺杂层111与相邻介电层102之间。

金属电极层110的材料可以为钨、铜、钛、钽等金属或其金属化合物。

可以理解的是，若与半导体掺杂层111电接触的导电插塞109在基板100上的正投影位于沟槽101外，则在刻蚀形成位于半导体掺杂层111中的通孔(通孔用于形成与半导体掺杂层111电接触的导电插塞109)过程中，若刻蚀时间较长，则通孔贯穿半导体掺杂层111、金属电极层110，且露出邻近的介电层102或者电极层103的可能性较大，即会导致形成于该通孔中的导电插塞109与邻近的介电层102或者电极层103接触，易导致电容漏电。

在一些实施例中，与半导体掺杂层111电接触的导电插塞109可以位于沟槽101的正上方，即与半导体掺杂层111电接触的导电插塞109的正投影位于沟槽101内，也就是说，在形成与处于电极层103中顶层的电极层103-3接触的导电插塞109步骤中，位于半导体掺杂层111中的通孔的正投影位于沟槽101内，相较于露出处于顶层的电极层103-3的通孔的正投影位于沟槽101外，在同步形成露出多个电极层103的多个通孔的过程中，半导体掺杂层111中的通孔位于沟槽101正上方，能够避免此通孔贯穿金属电极层110，并露出相邻介电层102和相邻电极层103，从而能够避免与半导体掺杂层111接触的导电插塞109还与相邻介电层102及相邻电极层103接触，有利于提高半导体性能和可靠性。

可以理解的是，在形成导电插塞109的步骤中，支撑层108起掩膜作用，用于保护不期望被刻蚀的部分，且支撑层108起支撑作用，用于支撑待形成导电插塞109的通孔。在一些实施例中，支撑层108的材料可以包括本征半导体材料，本征半导体材料包括单晶硅、多晶硅、单晶锗、多晶锗等，即支撑层108起掩膜和支撑作用，可以无需进行掺杂，减少工艺步骤。例如，支撑层108的材料可以为多晶硅，由于第一刻蚀停止层106的材料可以为氧化硅，在同一工艺步骤中，对支撑层108的刻蚀速率大于对第一刻蚀停止层106的刻蚀速率，从而在刻蚀形成贯穿支撑层108的多个通孔，并形成填充满多个通孔的多个导电插塞109的步骤中，通过监测刻蚀速率可知刻蚀对象是否为第一刻蚀停止层106或者支撑层108，以便于控制刻蚀停止时间，避免第一刻蚀停止层106被提前刻蚀完，从而降低继续刻蚀消耗与第一刻蚀停止层106邻近的电极层103的可能性，有利于提高形成的半导体结构的性能和可靠性。

由于支撑层108的材料可以为本征半导体材料，参考图2及图3，在一些实施例中，导电插塞109可以包括绝缘层113及导电层104，绝缘层113位于导电层104与支撑层108之间，用于隔离导电层104与支撑层108，避免漏电。其中，绝缘层113的材料可以为氧化硅、氮化硅等绝缘材料。

参考图1及图2，在一些实施例中，至少两个介电层102可以包括两个介电层102，至少三个电极层103可以包括三个电极层103，第一刻蚀停止层106位于三个电极层103中处于中层的电极层103-2的顶面，用于在刻蚀支撑层108以形成贯穿支撑层108的多个通孔，并形成填充满通孔的导电插塞109的步骤中，避免处于中层的电极层103被刻蚀完，第二刻蚀停止层107位于底电极层103-1的第一引出部105顶面，且覆盖三个电极层103中处于顶层的电极层103-3，如此，在形成导电插塞109的步骤中电极层103被完全刻蚀掉的可能性较低，从而本实施例提提供的半导体结构中，导电插塞109与相应电极层103的顶面接触良好，半导体结构的性能及可靠性较好。

在一些实施例中，第一刻蚀停止层106也可以位于三个电极层103中处于顶层的电极层103-3的底面，用于在刻蚀支撑层108以形成贯穿支撑层108的多个通孔，并形成填充满多个通孔的多个导电插塞109的步骤中，避免处于中层的电极层103被刻蚀完。

参考图3，在一些实施例中，至少两个介电层102可以包括三个介电层102，至少三个电极层103可以包括四个电极层103，四个电极层包括朝向远离第一表面11方向依次设置的底电极层103-1、第一电极层103-2、第二电极层103-4及处于顶层的电极层103-3，第二刻蚀停止层107位于底电极层103-1的第一引出部105顶面，且覆盖处于顶层的电极层103-3，半导体结构可以包括两个第一刻蚀停止层106，一第一刻蚀停止层106可以位于第一电极层103-2的顶面，另一第一刻蚀停止层106可以位于处于顶层的电极层103-3的底面，用于在刻蚀支撑层108以形成贯穿支撑层108的多个通孔，并形成填充满多个通孔的多个导电插塞109的步骤中，保护处于中层的两个电极层103不被刻蚀掉。如此，在形成导电插塞109的步骤中电极层103被完全刻蚀掉的可能性较低，从而本实施例提提供的半导体结构中，导电插塞109与相应电极层103的顶面接触良好，半导体结构的性能及可靠性较好。

也就是说，电容可以包括多个电极层103和多个介电层102，第二刻蚀停止层107与第一引出部105接触，且覆盖所有电极层103中处于顶层的电极层103-3，用于隔离所有电极层103和支撑层108，且用于防止形成导电插塞109步骤中第一引出部105被完全刻蚀掉；半导体结构可以包括多个第一刻蚀停止层106，第一刻蚀停止层106位于除底电极层外的相邻电极层之间，且可以位于一电极层的顶面，用于防止形成导电插塞步骤中该电极层103被完全刻蚀掉，或者，第一刻蚀停止层106可以位于一电极层103的底面，用于防止在形成导电插塞109步骤中，位于该电极层103下方最邻近的电极层103被完全刻蚀掉。

相应的，本公开另一实施例还提供一种半导体结构的制造方法，前述实施例提供的半导体结构可以由本实施例提供的半导体结构的制造方法制成。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。图4至图11为本公开另一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。

参考图4，提供基板100，基板100具有相对的第一表面11和第二表面12，且基板100内形成有自第一表面11向第二表面12延伸的沟槽101。

参考图5，形成电容，电容包括：与至少两个介电层102交错的至少三个电极层103，每一个电极层103在第一表面11上且延伸至沟槽101中，其中，至少三个电极层103包括离第一表面11最近的底电极层103-1，底电极层103-1包括第一引出部105，第一引出部105位于沟槽101外。图4至图10以电容包括两个介电层102和三个电极层103为例，对半导体结构的制造方法进行详细说明，并不构成对电容具体结构的限定，电容也可以包括两个以上的介电层102和三个以上的电极层103。

其中，在形成电容的工艺步骤中还形成第一刻蚀停止层106，第一刻蚀停止层106位于除底电极层103-1外其余相邻层的电极层103之间，且与相应的电极层103的表面接触。

电极层103的表面包括电极层103朝向基板100的底面和电极层103背离基板100的顶面。在一些实施例中，电容包括两个介电层102和三个电极层103，第一刻蚀停止层106位于三个电极层103中处于顶层的电极层103-3的底面，用于在后续刻蚀步骤中，避免处于中层的电极层103-2被刻蚀掉。

可以理解的是，第一刻蚀停止层106位于三个电极层103中处于顶层的电极层103-3底面，在后续刻蚀工艺步骤中，需先刻蚀第一刻蚀停止层106上的膜层，再刻蚀第一刻蚀停止层106及与第一刻蚀停止层106接触的介电层102，以露出与介电层102接触的电极层103，然而，在刻蚀完成后，电极层103可能存在介电层102残留，影响后续形成的导电插塞与电极层103的接触。参考图5，在一些实施例中，第一刻蚀停止层106也可以位于三个电极层103中处于中层的电极层103-2的顶面，如此，相较于第一刻蚀停止层106位于三个电极层103中处于顶层的电极层103-3底面，在后续刻蚀工艺步骤中，在刻蚀掉第一刻蚀停止层106上的膜层后，刻蚀第一刻蚀停止层106步骤中，可以刻蚀掉与第一刻蚀停止层接触的介电层102的残留，如此，有利于后续形成的导电插塞与电极层103之间的良好接触。

在一些实施例中，基板100与底电极层103-1之间还可以设置有隔离层114，隔离层114用于隔离基板100与底电极层。

在一些实施例中，至少三个电极层中处于顶层的电极层103-3可以包括：金属电极层110，位于第一表面11上且延伸至沟槽101中，且未填充满沟槽101；半导体掺杂层111，位于金属电极层110表面且填充满沟槽101。

由于第一刻蚀停止层106处于除底电极层103-1外其余相邻层的电极层103之间，并无膜层在后续刻蚀步骤中保护底电极层103-1不被刻蚀掉，后续步骤还需形成用于保护底电极层103-1不被刻蚀掉的膜层。

参考图6，去除位于第一引出部105的顶面上堆叠的其余电极层103，且还去除这部分电极层103之间的介电层103和第一刻蚀停止层106，为后续形成位于第一引出部105顶面的第二刻蚀停止层做准备，第二刻蚀停止层可以在后续刻蚀工艺步骤中保护第一引出部105不被刻蚀掉。

在一些实施例中，基板100内可以形成有多个沟槽101，半导体结构包括多个电容，每一电容的电极层103以及介电层102均在第一表面11延伸且延伸至一沟槽101内，相邻电容的电极层103相连，且相邻电容结构的介电层102相连；在去除位于第一引出部105之前，可以去除电容位于沟槽101外部分区域的电极层103和介电层102，以断开相邻电容的连接。

参考图7，形成第二刻蚀停止层107，第二刻蚀停止层107位于第一引出部105顶面，且还覆盖至少三个电极层103中处于顶层的电极层103-3，第二刻蚀停止层107用于在后续刻蚀工艺步骤中，起刻蚀停止作用，保护与第二刻蚀停止层107接触的底电极层103-1不被刻蚀掉，且还可以隔离电极层103和后续步骤形成的支撑层108。

参考图8，形成支撑层108，支撑层108位于第二刻蚀停止层107上，支撑层108用于在后续刻蚀工艺步骤中保护不期望被刻蚀的部分，且用于支撑后续形成于支撑层108中的导电插塞，避免导电插塞坍塌。

参考图9，采用第一刻蚀工艺，图形化支撑层108，直至露出第二刻蚀停止层107，以形成至少三个第一通孔112。

可以理解的是，处于不同层的第一刻蚀停止层106、第二刻蚀停止层107与支撑层108顶面之间的距离不同，因此，在图形化支撑层108的步骤中，刻蚀至露出第一刻蚀停止层106的时间小于刻蚀至露出第二刻蚀停止层107的时间。在一些实施例中，第一刻蚀工艺可以包括：采用第一子刻蚀工艺，图形化支撑层108，直至露出第一刻蚀停止层106，在此步骤中，露出第二刻蚀停止层107的通孔的刻蚀在同步进行；采用第二子刻蚀工艺，继续图形化支撑层108，直至露出第二刻蚀停止层107。

在一些实施例中，第一刻蚀停止层106的材料可以为氧化硅，介电层102的材料可以为氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌等介电材料，由于第一刻蚀停止层106的材料与介电层102的材料均为氧化物，在第一子刻蚀工艺步骤中，若第一刻蚀停止层106位于一电极层103的顶面，可以无需考虑第一刻蚀停止层106顶面是否有介电层102残留，在后续刻蚀第一刻蚀停止层106步骤中可同步去除介电层102残留。

在一些实施例中，第一刻蚀工艺中，支撑层108的刻蚀速率大于第一刻蚀停止层106的刻蚀速率，如此，若第一刻蚀工艺步骤未结束前，第一刻蚀停止层106被刻蚀掉部分厚度，第一刻蚀停止层106被刻蚀掉的厚度较小，避免后续第二刻蚀工艺步骤中，第一刻蚀停止层106被提前刻蚀完，降低第二刻蚀工艺步骤存在过刻蚀现象的可能性，避免相应电极层103被刻蚀完。

在一些实施例中，支撑层108的材料可以为本征半导体材料，本征半导体材料包括单晶硅、多晶硅、单晶锗、多晶锗等。例如，支撑层108的材料可以为多晶硅，第一刻蚀停止层106的材料可以为氧化硅，同一刻蚀工艺步骤中，多晶硅与氧化硅的刻蚀选择比较大，从而有利于控制第一刻蚀工艺的时间，并通过监测刻蚀速率可知刻蚀对象是否为第一刻蚀停止层106或者支撑层108，以便于控制刻蚀停止时间，避免第一刻蚀停止层106被提前刻蚀完，从而降低继续刻蚀消耗与第一刻蚀停止层106邻近的电极层103的可能性，有利于提高形成的半导体结构的性能和可靠性。

在一些实施例中，用于后续形成金属电极层110或者半导体掺杂层111接触的导电插塞的第一通孔112位于沟槽101正上方，即，此第一通孔112在第一表面11的正投影位于沟槽101中，以使后续在形成位于该第一通孔112内的导电插塞109步骤中，最大可能避免此通孔贯穿金属电极层110，并露出相邻介电层102和相邻电极层103，从而能够避免与半导体掺杂层111接触的导电插塞109还与相邻介电层102及相邻电极层103接触，有利于提高半导体性能和可靠性。

参考图10，采用第二刻蚀工艺，对至少三个第一通孔112的每个第一通孔112下方继续刻蚀，分别去除第一刻蚀停止层106以及第二刻蚀停止层107，以露出每个第一通孔正对位置的电极层103，并形成至少三个第二通孔115。

可以理解的是，在第一刻蚀工艺步骤完成后，若第一刻蚀停止层106位于一电极层103顶面，第一刻蚀停止层106顶面可能残留有介电层102，或者，第一刻蚀停止层106位于一电极层103的底面，第一刻蚀停止层106底面还形成有介电层102，则在第二刻蚀工艺步骤中，还需刻蚀掉第一刻蚀停止层106顶面的介电层102的残留，或者刻蚀掉第一刻蚀停止层106底面的介电层102。

在一些实施例中，第二刻停止层107的硬度可以大于第一刻蚀停止层106的硬度，从而同一刻蚀工艺步骤中，刻蚀第二停止层107的难度大于第一刻蚀停止层106的难度，若第二刻蚀停止层107的厚度等于第一刻蚀停止层106的厚度，则刻蚀完第二刻蚀停止层107的时间大于第一刻蚀停止层106的时间，以平衡第二刻蚀工艺步骤中，刻蚀第一刻蚀停止层106前或刻蚀第一刻蚀停止层106后相应需去除的介电层102的时间，有利于控制第二刻蚀工艺的时间，避免过刻蚀而使电极层103被刻蚀，以及避免刻蚀不足而使电极层103未完全露出。

在一些实施例中，第二刻蚀停止层107的厚度大于第一刻蚀停止层106的厚度，以避免在刻蚀完第一刻蚀停止层106和第一刻蚀停止层106表面的介电层102前，第二刻蚀停止层107被提前刻蚀完而使第一引出部105被刻蚀掉，从而避免后续形成于第一引出部105上的导电插塞只能与第一引出部105侧壁接触，后续形成的导电插塞可以与第一引出部105的顶面接触，有利于提高形成的半导体结构的性能及可靠性。

在一些实施例中，在第一刻蚀工艺之前，可以在支撑层108表面形成掩膜层，且利用同一掩膜层进行第一刻蚀工艺以及第二刻蚀工艺，如此，有利于控制制造半导体结构的成本。

参考图11，形成至少三个导电插塞109，每一个导电插塞109分别填充满至少三个第二通孔中的一个，以与相应的一个电极层103顶面电接触。

在一些实施例中，支撑层108的材料可以包括本征半导体材料；形成导电插塞109的步骤可以包括：在第二通孔115内壁形成绝缘层113；在绝缘层113侧面形成填充满第二通孔115的导电层104，绝缘层113用于隔离导电层104与支撑层108，避免形成的半导体结构漏电，有利于提高形成的半导体结构的性能及可靠性。

上述实施例提供的半导体结构的制造方法，通过设置有第一刻蚀停止层106和第二刻蚀停止层107，分两步刻蚀待形成导电插塞109的通孔，其中，在第一刻蚀工艺步骤中，第一刻蚀停止层106和第二刻蚀停止层109起指示刻蚀停止作用，并保护通孔112正对位置第一刻蚀停止层106和第二刻蚀停止层107下方的电极层103不被刻蚀掉，然后再通过第二刻蚀工艺去除通孔112正对位置的第一刻蚀停止层106和第二刻蚀停止层107，最后进行导电插塞109的制作。如此，无需经多次刻蚀工艺步骤来去除第一表面11上每一电极层103上堆叠的其余电极层103，来露出第一表面11上每一电极层的部分顶面，能够减少多次刻蚀工艺需要的不同图案的掩膜，且第一刻蚀工艺和第二刻蚀工艺可以采用相同的掩膜进行刻蚀，有利于控制工艺成本，且通过设置有第一刻蚀停止层106和第二刻蚀停止层107，能够避免直接刻蚀导致的部分电极层103被完全刻蚀掉，而致使的相应导电插塞只与电极层103由通孔露出的侧壁接触，本公开实施例制造的导电插塞109可以与相应电极层103的顶面形成良好接触，从而本公开实施例提供的半导体结构的制造方法有利于提高形成半导体结构的性能和可靠性。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：

基板，所述基板具有相对的第一表面和第二表面，且所述基板内形成有自所述第一表面向所述第二表面延伸的沟槽；

电容，所述电容包括至少两个介电层，每一个介电层在所述第一表面上且延伸至所述沟槽中，所述电容包括至少三个电极层，每一个电极层在所述第一表面上且延伸至所述沟槽中，所述介电层与所述电极层交错延伸至所述沟槽中，所述至少三个电极层包括离所述第一表面最近的底电极层，所述底电极层包括位于所述第一表面上的第一引出部；

第一刻蚀停止层，位于除所述底电极层外相邻的所述介电层和电极层之间，与相应的所述介电层和所述电极层的表面接触；

第二刻蚀停止层，位于所述第一引出部顶面，且还覆盖所述电极层中处于顶层的电极层；

支撑层，位于所述第二刻蚀停止层上；

多个导电插塞，每一个导电插塞与相应的一个电极层顶面电接触，每一个所述导电插塞均贯穿所述支撑层以及所述第二刻蚀停止层，部分数量的导电插塞中的每一个导电插塞还贯穿相应的所述第一刻蚀停止层。

2.如权利要求1所述的半导体结构，其特征在于，所述第二刻停止层的硬度大于所述第一刻蚀停止层的硬度。

3.如权利要求1-2任一项所述的半导体结构，其特征在于，所述第二刻蚀停止层的材料包括氮化硅、氧化硅、氮氧化硅、氮碳氧化硅、氮碳化硅中的一种或多种；所述第一刻蚀停止层的材料包括氧化硅。

4.如权利要求1所述的半导体结构，其特征在于，所述电极层中处于顶层的电极层包括半导体掺杂层，位于所述第一表面上且延伸至所述沟槽中，并填充满所述沟槽，其中，一个所述导电插塞与所述半导体掺杂层接触。

5.如权利要求4所述的半导体结构，其特征在于，所述电极层中处于顶层的电极层还包括金属电极层，位于所述半导体掺杂层与相邻所述介电层之间。

6.如权利要求4所述的半导体结构，其特征在于，与所述半导体掺杂层电接触的所述导电插塞位于所述沟槽正上方。

7.如权利要求1或4所述的半导体结构，其特征在于，所述导电插塞包括：绝缘层及导电层，所述绝缘层位于所述导电层与所述支撑层之间。

8.一种半导体结构的制造方法，其特征在于，包括：

提供基板，所述基板具有相对的第一表面和第二表面，且所述基板内形成有自所述第一表面向所述第二表面延伸的沟槽；

形成电容，所述电容包括：与至少两个介电层交错的至少三个电极层，每一个电极层在所述第一表面上且延伸至所述沟槽中，其中，所述至少三个电极层包括离所述第一表面最近的底电极层，所述底电极层包括第一引出部，所述第一引出部位于所述沟槽外；

其中，在形成所述电容的工艺步骤中还形成第一刻蚀停止层，所述第一刻蚀停止层位于除所述底电极层外其余相邻层的所述电极层之间，且与相应的所述电极层的表面接触；去除位于所述第一引出部的顶面上堆叠的其余所述电极层；

形成第二刻蚀停止层，所述第二刻蚀停止层位于所述第一引出部顶面，且还覆盖所述电极层中处于顶层的电极层；

形成支撑层，所述支撑层位于所述第二刻蚀停止层上；

采用第一刻蚀工艺，图形化所述支撑层，直至露出所述第二刻蚀停止层，以形成至少三个第一通孔；

采用第二刻蚀工艺，对所述至少三个第一通孔的每个第一通孔下方继续刻蚀，分别去除所述第一刻蚀停止层以及所述第二刻蚀停止层，并形成至少三个第二通孔；

形成至少三个导电插塞，每一个导电插塞分别填充满所述至少三个第二通孔中的一个，以与相应的一个电极层顶面电接触。

9.如权利要求8所述的半导体结构的制造方法，其特征在于，所述第一刻蚀工艺包括：采用第一子刻蚀工艺，图形化所述支撑层，直至露出所述第一刻蚀停止层；

采用第二子刻蚀工艺，继续图形化所述支撑层，直至露出所述第二刻蚀停止层。

10.如权利要求8-9任一项所述的半导体结构的制造方法，其特征在于，所述支撑层的材料包括本征半导体材料；形成所述导电插塞的步骤包括：

在所述第二通孔内壁形成绝缘层；

在所述绝缘层侧面形成填充满所述第二通孔的导电层。