CN116631987A - 半导体结构及半导体结构的制造方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及半导体结构的制造方法，半导体结构具有阵列区及外围区，且包括基底及基底上的第一介质层，基底和第一介质层横跨阵列区和外围区；电容接触结构，位于阵列区的第一介质层中，且由第一介质层露出；第一导电结构，位于外围区的第一介质层上；介质叠层，包括第二介质层和第二介质层上的第三介质层，第二介质层位于相邻第一导电结构之间以及覆盖第一导电结构表面；其中，第二介质层的材料与第一介质层材料相同，且与第三介质层的材料不同；第二导电结构，包括位于部分第三介质层上的第二部及与第二部相连的第一部，第一部贯穿介质叠层与第一导电结构接触。本公开实施例至少可以简化制造半导体结构的工艺步骤。
Description
技术领域
本公开实施例涉及半导体制造技术领域，特别涉及一种半导体结构及半导体结构的制造方法。
背景技术
随着动态存储器(Dynamic Random Access Memory，DRAM)的集成密度朝着更高的方向发展，对动态存储器阵列结构中晶体管等元件也朝着高密度方向发展，而相应使得晶体管等元件的特征尺寸不断缩小。然而，特征尺寸的缩小会导致用于连接两个不同的元件之间的接触插塞的距离较近或者需要采用多次沉积刻蚀的工艺形成接触插塞。
因此，如何精简制造半导体结构的工艺步骤的同时提高形成的半导体结构的良率，是本领域技术人员亟需考量的问题。
发明内容
本公开实施例提供一种半导体结构及半导体结构的制造方法，至少有利于简化半导体结构的制造工艺步骤。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底及位于所述基底上的第一介质层，所述基底包括阵列区以及位于所述阵列区外围的外围区，所述第一介质层位于所述阵列区和所述外围区上；电容接触结构，位于所述阵列区上的所述第一介质层中，且所述第一介质层露出所述电容接触结构的顶面；第一导电结构，位于所述外围区上的所述第一介质层上；介质叠层，所述介质叠层至少包括第二介质层和第三介质层，所述第二介质层覆盖所述外围区上的所述第一介质层，且位于相邻所述第一导电结构之间，所述第三介质层覆盖部分所述第二介质层；其中，所述第一介质层的材料与所述第二介质层的材料相同，所述第二介质层的材料与所述第三介质层的材料不同；第二导电结构，所述第二导电结构位于所述外围区上，所述第二导电结构包括相连接的第一部以及第二部，所述第一部贯穿所述介质叠层与所述第一导电结构的顶面电接触，所述第二部位于部分所述第三介质层上。
在一些实施例中，所述第三介质层的底面高于未被所述第二部覆盖的所述第二介质层的顶面。
在一些实施例中，所述第三介质层的底面与未被所述第二部覆盖的所述第二介质层的顶面齐平；所述第二介质层的材料包括氮化物。
在一些实施例中，所述第三介质层覆盖所述第二介质层的整个顶面，其中，未被所述第二部覆盖的所述第三介质层的顶面低于所述第二部的底面。
在一些实施例中，所述介质叠层还包括：第四介质层，位于所述第三介质层与所述第二部之间，所述第四介质层的材料与所述第三介质层的材料不同。
在一些实施例中，还包括：电容器，所述电容器与所述电容接触结构的顶面接触。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底包括阵列区以及位于所述阵列区外围的外围区，所述基底上形成有第一介质层，所述阵列区上的所述第一介质层中形成有电容接触结构，且所述第一介质层露出所述电容接触结构的顶面，所述外围区上的所述第一介质层上形成有第一导电结构；形成介质叠层，所述介质叠层至少包括第二介质层以及第三介质层，所述第二介质层位于所述第一介质层与所述第三介质层之间，且填充相邻所述第一导电结构之间的间隙；其中，所述第二介质层的材料与所述第一介质层的材料相同，所述第二介质层的材料与所述第三介质层的材料不同；图形化所述外围区上的所述介质叠层，以形成第一凹槽，所述第一凹槽底部露出所述第一导电结构；形成导电层，所述导电层覆盖所述介质叠层的顶面，且填充满所述第一凹槽；图形化所述外围区上的所述导电层和所述第三介质层，且去除所述阵列区上的所述导电层及所述介质叠层，以形成位于所述第三介质层中的第二凹槽，并保留位于所述第一凹槽中的所述导电层作为第一部，保留位于剩余所述介质叠层顶面的所述导电层作为第二部，所述第一部与所述第二部相连并构成第二导电结构。
在一些实施例中，图形化所述外围区上的所述导电层和所述第三介质层的步骤还包括：图形化所述外围区上的所述第二介质层，所述第二凹槽的底面位于所述第二介质层中，且所述第二凹槽的底面高于所述第一导电结构的顶面。
在一些实施例中，所述第二介质层的材料包括氮化物；形成所述第二凹槽和所述第二导电结构的步骤包括：图形化所述外围区上的所述导电层和所述第三介质层，并去除所述阵列区上的所述导电层和所述第三介质层；采用磷酸去除所述阵列区上的所述第二介质层。
在一些实施例中，所述介质叠层还包括第四介质层，所述第四介质层覆盖所述第三介质层的顶面，所述第四介质层的材料与所述第三介质层的材料不同；形成所述第二凹槽和所述第二导电结构的步骤还包括：图形化所述外围区上的所述第四介质层，且去除所述阵列区上的所述第四介质层。
在一些实施例中，还包括：形成电容器，所述电容器与所述电容接触结构的顶面接触。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构，在第一导电结构与第二导电结构之间设置有介质叠层，介质叠层包括位于外围区上的第一介质层上的第二介质层及位于部分第二介质层上的第三介质层；其中，第一介质层的材料与第二介质层的材料相同，如此，第一介质层与第二介质层之间的黏附性能较好；第二介质层的材料与第三介质层的材料相同，如此，同一刻蚀工艺对第二介质层和第三介质层的刻蚀速率不同，有利于控制刻蚀停止时间；此外，相关技术中，分步骤进行电容接触结构上的介质层去除，以及图形化第一导电结构上的介质层以形成第二导电结构，本公开实施例通过设置有介质叠层，利用介质叠层中不同膜层的材料不同，不同材料构成的膜层被刻蚀速率不同，且基于刻蚀负载效应，可在同一工艺中进行阵列区上介质叠层的去除和外围区上介质叠层的图形化处理，如此，可以降低工艺复杂度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构的俯视图；
图2为图1提供的一种半导体结构的第一种剖面结构示意图；
图3为图1提供的半导体结构的第二种剖面结构示意图；
图4为图1提供的半导体结构的第三种剖面结构示意图；
图5为本公开一实施例提供的另一种半导体结构中电容器及第二导电结构所在层的俯视图；
图6为图5提供的另一种半导体结构的第一种剖面结构示意图；
图7为图5提供的另一种半导体结构的第二种剖面结构示意图；
图8为图5提供的另一种半导体结构的第三种剖面结构示意图；
图9至图23为本公开另一实施例提供的半导体结构的制备方法各步骤对应的半导体结构的结构示意图。
具体实施方式
由背景技术可知，目前制造半导体结构的工艺步骤较繁琐。
本公开实施提供一种半导体结构，介质叠层位于第一导电结构与第二导电结构之间，且覆盖外围区的第一介质层，其中，介质叠层包括位于外围区上的第一介质层上的第二介质层及位于部分第二介质层上的第三介质层，其中，第一介质层的材料与第二介质层的材料相同，如此，第一介质层与第二介质层之间的黏附性能较好，第二介质层的材料与第三介质层的材料相同，如此，同一刻蚀工艺对第二介质层和第三介质层的刻蚀速率不同，有利于控制刻蚀停止时间；此外，相关技术中，通过不同步骤进行电容接触结构上的介质层去除，以及图形化第一导电结构上的介质层以形成第二导电结构，本公开实施例通过设置有介质叠层，利用介质叠层中不同膜层的材料不同，基于刻蚀负载效应，可在同一工艺中进行阵列区上介质叠层的去除和外围区上介质叠层的图形化处理，如此，可以降低工艺复杂度。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的一种半导体结构的俯视图；图2为图1提供的一种半导体结构的第一种剖面结构示意图；图3为图1提供的半导体结构的第二种剖面结构示意图；图4为图1提供的半导体结构的第三种剖面结构示意图；图5为本公开一实施例提供的另一种半导体结构中电容器及第二导电结构所在层的俯视图；图6为图5提供的另一种半导体结构的第一种剖面结构示意图；图7为图5提供的另一种半导体结构的第二种剖面结构示意图；图8为图5提供的另一种半导体结构的第三种剖面结构示意图。
参考图1至图4，其中，图2中左图为沿图1中AA1剖面的剖视图，图2中右图为沿图1中BB剖面的剖视图，图3中左图为沿图1中AA1剖面的剖视图，图3中右图为沿图1中BB剖面的剖视图，图4中左图为沿图1中AA1剖面的剖视图，图4中右图为沿图1中BB剖面的剖视图。半导体结构包括基底100及位于基底100上的第一介质层101，基底100包括阵列区10以及位于阵列区10外围的外围区20，第一介质层101位于阵列区10和外围区20上。半导体结构包括电容接触结构102，位于阵列区10上的第一介质层101中，且第一介质层101露出电容接触结构102的顶面。半导体结构包括第一导电结构103，位于外围区20上的第一介质层101上。半导体结构包括介质叠层104，介质叠层104至少可以包括第二介质层204和第三介质层304，第二介质层204覆盖外围区20上的第一介质层101，且位于相邻第一导电结构103之间，第三介质层304覆盖部分第二介质层204；其中，第一介质层101的材料与第二介质层204的材料相同，第二介质层204的材料与第三介质层304的材料不同。半导体结构包括第二导电结构105，第二导电结构105位于外围区20上，第二导电结构105包括相连接的第一部205以及第二部305，第一部205贯穿第二介质层204和第三介质层304与第一导电结构103的顶面电接触，第二部305位于部分第三介质层304上。
如此，外围区20具有第一导电结构103以及第二导电结构105两种上下堆叠的插塞结构，即通过构建外围区20具有双导电插塞结构，可以避免外围区仅具有第一导电结构情况下相邻第一导电结构103之间容易发生短路的问题。且通过设置第一介质层101的材料和第二介质层204的材料相同，可以提高第一介质层101和第二介质层204之间的黏附性，保证第二导电结构105的结构稳定性。
可以理解的是，相关技术中，分步骤进行阵列区10上介质层的去除、外围区20上介质层的图形化，相关工艺步骤较繁琐；且阵列区10上是进行介质层的整面去除，外围区20上则进行介质层的部分去除，也就是说，在由电容接触结构102朝向第一导电结构103的方向上，阵列区10上被去除的介质层的宽度，也即阵列区10的宽度大于相邻第一导电结构103间被去除的介质层的宽度，基于刻蚀负载效应，在同一工艺步骤中，阵列区10上介质层被刻蚀的深度要大于外围区20上介质层被刻蚀的深度。
本公开实施例通过设置有介质叠层104，介质叠层104中的膜层由不同材料构成，在同一工艺步骤中，不同材料被刻蚀速率不同，有利于控制刻蚀时间，且利用刻蚀复杂效应，可以在同一工艺步骤中，进行外围区20上介质叠层104的图形化处理和阵列区10上介质叠层104的去除，如此，能够降低形成半导体结构的工艺复杂度；且基于刻蚀负载效应，在同一工艺步骤中，阵列区10上的介质叠层104被完全去除时，相邻第一导电结构103之间还具有部分第二介质层204，这部分第二介质层204的顶面高于第一导电结构103的顶面，如此，可以保护第一导电结构103不被侵蚀，有利于提高形成的半导体结构的良率。
在一些实施例中，基底100可以包括衬底107以及位于衬底107上的有源层106。衬底107的材料为半导体材料，半导体材料包括硅、锗硅或者锗；有源层106的材料为半导体材料，例如，有源层106的材料可以为硅、锗硅或者锗；其中，衬底107和有源层106也可以与衬底107由同一原始衬底制备。
有源层106可以包括沟道区以及位于沟道区两端的第一源漏区和第二源漏区。电容接触结构102与第一导电结构103均与有源层106的第一源漏区或者第二源漏区电连接。
在一些实施例中，相邻有源层106之间可以设置有隔离结构108，隔离结构108用于隔离相邻有源层106，并定义每个晶体管的区域，通过位线以及字线选中指定的晶体管并进行写入数据以及读取数据。其中，隔离结构108可以为由隔离材料构成的浅沟槽隔离结构(Shallow Trench Isolation，STI)。
电容接触结构102的材料可以为钨、钽、钛、氮化钽或者氮化钛等导电材料。在一些实施例中，电容接触结构102的排布方式可以图1中呈现六方最密排布。在一些实施例中，电容接触结构102的排布方式也可以为等间距间隔排布的四方排布。
在一些实施例中，电容接触结构102与有源层106之间可以设置有连接层115，连接层115可以为金属硅化物层和/或多晶硅层。金属硅化层可以降低电容接触结构102与有源层106之间的接触电阻。
在一些实施例中，第一导电结构103的材料可以为钨、钽、钛、氮化钽或者氮化钛等导电材料。第一导电结构103与外围区20中的第一源漏区或者第二源漏区接触。在一些实施例中，第一导电结构103可以与电容接触结构102在同一工艺步骤中形成，即，第一导电结构103的材料与电容接触结构102的材料相同。
在一些实施例中，半导体结构还可以包括隔离层120，隔离层120位于有源层106表面，电容接触结构102以及第一导电结构103位于隔离层120内且凸出隔离层120表面，第一介质层101位于隔离层120远离衬底100的一侧。隔离层120的材料可以为氧化硅、氮化硅、碳氮化硅或者其他具有高介电常数的材料。
第一介质层101用于隔离相邻电容接触结构102凸出隔离层120的部分，且位于第一导电结构103底面。在一些实施例中，第一介质层101的材料可以为氧化硅、氮化硅、碳氮化硅等介质材料。例如，第一介质层101的材料为氮化硅，氮化硅具有高介电性，且氮化硅硬度较大，可以保证位于第一介质层101内的电容接触结构102以及第一导电结构103发生轮廓变形的可能性较低，有利于提高半导体结构的良率。
在一些实施例中，第二导电结构105可以为与第一导电结构103功能相同的接触插塞，即第二导电结构105可以与第一导电结构103电接触。其中，第二导电结构105的材料可以为钨、钽、氮化钨或者氮化钽等导电材料。
在一些实施例中，半导体结构包括位线109，位线109位于阵列区10，位线109与有源层106中的第一源漏区或者第二源漏区的一者电连接。位线109的材料可以为钨、钽、钛、氮化钽或者氮化钛等导电材料。
在一些实施例中，位线109远离有源层106的一侧还设置有绝缘层110，绝缘层110用于隔离位线109与电容接触结构102。绝缘层110的材料可以为氧化硅、氮化硅或者氮氧化硅。
在一些实施例中，半导体结构包括栅极结构，栅极结构位于外围区20上，且被隔离层120覆盖。栅极结构包括朝向远离基底100方向依次层叠设置的栅介质层111、第一膜层112以及第二膜层113；第三膜层114，第三膜层114覆盖栅介质层、第一膜层112以及第二膜层113的表面。隔离层120还位于外围区20中，且覆盖栅极结构。
其中，栅介质层111的材料包括二氧化硅(SiO2)、氮化硅(Si3N4)、三氧化二铝(Al2O3)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、硅酸铪氧化合物(HfSiO4)、二氧化铪(HfO2)、氧化镧(La2O3)、二氧化锆(ZrO2)、钛酸锶(SrTiO3)或者硅酸锆氧化合物(ZrSiO4)等。
在一些实施例中，栅极结构为高介电材料金属栅(high-k metal-gate，HKMG)或者掺杂多晶硅栅极。第一膜层112为阻挡层或者功函数层，当第一膜层112为阻挡层时，第一膜层112的材料可以为氮化钛或其他金属氮化物，可以用于改善栅极多晶硅耗尽问题，并改善由于顶部的金属栅的材料扩散至栅介质层而影响栅介质层的性能的问题。当第一膜层112为功函数层，第一膜层112的材料可以包括氧化铝或者氧化镧等。
第二膜层113的材料可以为金属或者掺杂多晶硅。第三膜层114的材料可以为氮化硅、氧化硅或者氮氧化硅。
在一些实施例中，第二介质层204的材料可以为氧化硅或者氮化物等介质材料。第三介质层304的材料也可以为氧化硅、氮化硅或者氮氧化硅等介质材料。其中，第二介质层204的材料与第一介质层101的材料不同，便于通过监测在同一工艺步骤中第二介质层204和第一介质层101的被刻蚀速率，控制刻蚀停止时间。
基于刻蚀负载效应，在同一工艺步骤中图形化外围区20上的介质叠层104以及阵列区10上介质叠层104的去除后，阵列区10上的介质叠层104被完全去除，外围区20的上被去除介质叠层104的深度要小于阵列区10上被去除的介质叠层104的深度，也即，参考图2，第三介质层的底面可以高于未被第二部305覆盖的第二介质层204的顶面，且未被第二部305覆盖的第二介质层204的顶面高于第一导电结构103的顶面，未被第二部305覆盖的第二介质层204可以在图形化外围区20上的介质叠层104步骤中保护第一导电结构103，降低第一导电结构103被侵蚀的可能性，有利于提高半导体结构的良率。
可以理解的是，也可以分步骤介质叠层104中各膜层的刻蚀，例如，首先同步进行外围区20上的第三介质层304的图形化，以及阵列区10上第三介质叠层104的去除，此步骤中，第二介质层204可以作为刻蚀停止层，然后采用湿法刻蚀工艺去除阵列区10上的第二介质层204，外围区20上的第二介质层204未被刻蚀，用于保护第一导电结构103。也即，参考图3，第三介质层304的底面可以与未被第二部305覆盖的第二介质层204的顶面齐平；第二介质层204的材料可以包括氮化物，氮化物的硬度较大，较难被刻蚀或刻蚀穿，可以作为刻蚀停止层或者保护层，保护第一导电结构103，降低第一导电结构103被侵蚀的可能性，有利于提高半导体结构的良率。
还可以理解的是，基于刻蚀负载效应，在同步进行外围区20上第三介质层304的图形化，以及阵列区10上第三介质层304的去除步骤中，阵列区10上第三介质层304被完全去除时，外围区20上被去除的第三介质层304正对位置还具有部分厚度的第三介质层304，也即，第三介质层覆盖第二介质层204的整个顶面，其中，未被第二部305覆盖的第三介质层304的顶面低于第二部305的底面。
在一些实施例中，介质叠层104也可以包括两层以上的介质层，通过设置相邻层的介质层的材料不同，在同一工艺步骤中不同材料构成的膜层被刻蚀速率不同，有利于控制刻蚀停止时间，降低过刻蚀的可能性，有利于提高形成的半导体结构的良率。例如，参考图4，介质叠层104还可以包括第四介质层404，位于第三介质层304与第二部305之间，第四介质层404的材料与第三介质层304的材料不同。
参考图5至图8，其中，图6中左图为沿图5中AA1剖面的剖视图，图6中右图为沿图5中BB剖面的剖视图，图7中左图为沿图5中AA1剖面的剖视图，图7中右图为沿图5中BB剖面的剖视图，图8中左图为沿图5中AA1剖面的剖视图，图8中右图为沿图5中BB剖面的剖视图。半导体结构还可以包括电容器116，电容器与电容接触结构102的顶面接触，相邻电容器之间还设置有支撑层118，支撑层118用于支撑电容器。其中，电容器116可以包括上极板、下极板以及位于上极板与下极板之间的电介质层，相邻的晶体管可以共用上极板，如此，能够提高存储结构的面积，以提高存储面积，从而提高半导体结构的电荷容纳能力。
其中，下极板的材料可以为钛、氮化钛、钌、钴、镍或者钨。电介质层的材料可以为氧化硅、氮化硅、高介电常数材料的任意一种或者多种，高介电常数材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。上极板的材料可以为钛、氮化钛、钌、钴、镍、钨、掺杂的多晶硅、锗硅等。支撑层118的材料可以为氮化硅、氮氧化硅、碳氮化硅或者硼氮化硅等。
参考图6至图8，在一些实施例中，半导体结构还可以包括平坦化层119以及第一插塞117，平坦化层119位于阵列区10以及外围区20上，平坦化层119覆盖电容器以及第二导电结构105；第一插塞117位于平坦化层119内，第一插塞117位于阵列区10上以及外围区20上，位于阵列区10的第一插塞117与电容器电连接，位于外围区20上的部分第一插塞117与第二导电结构105电接触，位于外围区20上的部分第一插塞117与第一导电结构103电接触。可以理解的是，图6至图8中第一插塞与电容接触结构102、第一导电结构103及第二导电的结构的接触关系仅为示例。在一些实施例中，第一插塞117也可以仅与第二导电结构105接触，或者第一插塞117仅与第一导电结构103接触。
通过在外围区20上设置有第一导电结构103以及第二导电结构105两种上下堆叠的插塞结构，第一插塞117可以与第二导电结构105电接触，以通过第二导电结构，第一插塞117可以与第一导电结构103电连接，如此，可以降低第一插塞117的长度，从而保证同步形成于阵列区10上的第一插塞117和外围区20上的第一插塞117之间的高度差较小，提高形成第一插塞117的良率。
其中，平坦化层可以为单个膜层，或者平坦化层119也可以为多个膜层的堆叠结构，通过设置平坦化层119具有多个膜层，有利于控制刻蚀平坦化层119以制备待容纳第一插塞117的凹槽的时间，从而提高凹槽精度。平坦化层119的材料可以为氮化硅、氮氧化硅、碳化硅或者硬掩模等材料中的一种或者多种。第一插塞117的材料可以为钨、钽、钛、氮化钽或者氮化钛中的至少一种。
本公开实施例提供的半导体结构，通过设置有介质叠层104，介质叠层104中相邻膜层的材料不同，且基于刻蚀负载效应，可以在同一工艺步骤中进行外围区20上介质叠层104的图形化和阵列区10上介质叠层104的去除，如此，有利于简化制造半导体结构的工艺步骤，降低工艺复杂度，且在阵列区10上介质叠层104被完全去除后，外围区20上被去除的介质叠层104正对位置还具有部分介质叠层104，该部分介质叠层104的顶面高于第一导电结构103的顶面，能够保护第一导电结构103不被侵蚀，从而有利于提高形成的半导体结构的良率；此外，还设置介质叠层104中处于最底层的第二介质层204的材料与第一介质层101的材料相同，有利于提高第一介质层101与第二介质层204之间的黏附性能，保证第二导电结构105的结构稳定性。
另外，通过在外围区20上设置有第一导电结构103以及第二导电结构105两种上下堆叠的插塞结构，第一插塞117可以与电容接触结构102、第一导电结构103及第二导电结构105接触，如此，可以避免外围区20上仅设置有第一导电结构103的情况下相邻第一导电结构103之间易发生短路的问题，也可以避免第一导电结构103与第一插塞117的接触尺寸较小，从而具有较大的接触电阻的问题。
相应地，根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，用于制备上述实施例所提供的半导体结构，与上述实施例相同的元件，在这里不再赘述。
图9至图23为本公开另一实施例提供的半导体结构的制备方法各步骤对应的半导体结构的结构示意图。
参考图9及图10，其中，图9为本公开实施例提供的半导体结构的俯视图，图10为图9提供的半导体结构的剖视图。提供基底100，基底100包括阵列区10以及位于阵列区外围的外围区20，阵列区10和外围区20上形成有第一介质层101，阵列区10上的第一介质层101中形成有电容接触结构102，且第一介质层101露出电容接触结构102的顶面，外围区20上的第一介质层101上形成有第一导电结构103。
在一些实施例中，基底100可以包括衬底107以及位于衬底107上的有源层106。衬底107的材料为半导体材料，半导体材料包括硅、锗硅或者锗；有源层106的材料为半导体材料，例如，有源层106的材料可以为硅、锗硅或者锗；其中，衬底107和有源层106也可以与衬底107由同一原始衬底制备。
有源层106可以包括沟道区以及位于沟道区两端的第一源漏区和第二源漏区。电容接触结构102与第一导电结构103均与有源层106的第一源漏区或者第二源漏区电连接。
在一些实施例中，相邻有源层106之间可以设置有隔离结构108，隔离结构108用于隔离相邻有源层106，并定义每个晶体管的区域，通过位线以及字线选中指定的晶体管并进行写入数据以及读取数据。
在一些实施例中，阵列区10上设置有多个间隔设置的电容接触结构102。在一些实施例中，电容接触结构102的排布方式可以图9中呈现六方最密排布。在一些实施例中，电容接触结构102的排布方式也可以为等间距间隔排布的四方排布。电容接触结构102的材料可以为钨、钽、钛、氮化钽或者氮化钛等导电材料。
在一些实施例中，电容接触结构102与有源层106之间可以设置有连接层115，连接层115可以为金属硅化物层或者多晶硅层。金属硅化层可以降低电容接触结构102与有源层106之间的接触电阻。
在一些实施例中，第一导电结构103的材料可以为钨、钽、钛、氮化钽或者氮化钛等导电材料。第一导电结构103与外围区20中的第一源漏区或者第二源漏区接触。在一些实施例中，第一导电结构103可以与电容接触结构102在同一工艺步骤中形成，即，第一导电结构103的材料与电容接触结构102的材料相同。
在一些实施例中，半导体结构还可以包括隔离层120，隔离层120位于有源层106表面，电容接触结构102以及第一导电结构103位于隔离层120内且凸出隔离层120表面，第一介质层101位于隔离层120远离衬底100的一侧。
第一介质层101用于隔离相邻电容接触结构102凸出隔离层120的部分，且位于第一导电结构103底面。第一介质层101的材料可以为氧化硅、氮化硅、碳氮化硅等介质材料。
在一些实施例中，阵列区10中还可以设置有位线109，位线109与有源层106中的第一源漏区或者第二源漏区的一者电连接。
在一些实施例中，外围区20上还可以设置有栅极结构，且栅极结构被隔离层120覆盖。其中，栅极结构包括层叠的栅介质层111、第一膜层112以及第二膜层113；第三膜层114，第三膜层114覆盖栅介质层111、第一膜层112以及第二膜层113的表面。
参考图11，形成介质叠层104，介质叠层104至少可以包括第二介质层204以及第三介质层304，第二介质层204位于第一介质层101与第三介质层304之间，且填充相邻第一导电结构103之间的间隙；其中，第二介质层204的材料与第一介质层101的材料相同，第二介质层204的材料与第三介质层304的材料不同。
如此，通过设置第一介质层101的材料和第二介质层204的材料相同，可以提高第一介质层101和第二介质层204之间的黏附性，保证第一导电结构103的结构稳定性。
第二介质层204的材料可以为氧化硅、氮化物等介质材料，例如，第二介质层的材料可以为氮化硅，氮化硅具有较高的介电性能，且氮化硅的硬度较大，不易被刻蚀或刻蚀穿。第三介质层304的材料可以为氧化硅、氮化硅或者氮氧化硅等介质材料。
后续步骤还包括形成覆盖介质叠层104的导电层，然后去除阵列区10上的介质叠层104及导电层，图形化外围区20上的介质叠层104及导电层，以在外围区20上形成第二导电结构，并露出阵列区10上电容接触结构102的顶面。通过设置有介质叠层104，介质叠层104中相邻膜层的材料不同，能够在同一工艺步骤中，进行阵列区10上的介质叠层104的去除，外围区20上的介质叠层104的图形化处理，简化工艺步骤，降低工艺复杂度。
在一些实施例中，介质叠层104也可以包括两层以上的介质叠层104，相邻介质层的材料不同。例如，参考图19，介质叠层104还可以包括第四介质层404，第四介质层404覆盖第三介质层304的顶面，第四介质层404的材料与第三介质层304的材料不同，从而在同一工艺步骤中，对第四介质层404和第三介质层304的刻蚀速率不同，便于控制刻蚀介质叠层时间，提高刻蚀精度。
参考图12，图形化外围区上的介质叠层104，以形成第一凹槽200，第一凹槽200底部露出第一导电结构103，第一凹槽121用于在后续步骤中形成第二导电结构，通过设置有介质叠层104，介质叠层104中相邻介质层的材料不同，有利于提高第一凹槽200的刻蚀精度，如此，后续形成于第一凹槽121中的第一部形貌较好。
其中，第一凹槽200贯穿第二介质层204及第三介质层304。
参考图20，在一些实施例中，介质叠层104还可以包括第四介质层404，形成第一凹槽200过程中，第一凹槽200还贯穿第四介质层404。
参考图13及图21，形成导电层201，导电层201覆盖介质叠层104的顶面，且填充满第一凹槽200，导电层201用于在后续步骤中形成第二导电结构。
导电层201的材料可以为钨、钽、氮化钨或者氮化钽等导电材料。
参考图14、图16至图17、及图22，图形化外围区20上的导电层201和第三介质层304，且去除阵列区10上的导电层201及介质叠层104，以形成位于第三介质层304中的第二凹槽202，并保留位于第一凹槽200中的导电层201作为第一部205，保留位于剩余介质叠层104顶面的导电层201作为第二部305，第一部205与第二部305相连并构成第二导电结构105。
在一些实施例中，第二导电结构105可以为与第一导电结构103功能相同的接触插塞，即第二导电结构105可以与第一导电结构103电接触。其中，第二导电结构105的材料可以为钨、钽、氮化钨或者氮化钽等导电材料。
参考图14，在一些实施例中，图形化外围区20上的导电层201和第三介质层304的步骤还包括：图形化外围区20上的第二介质层204，第二凹槽202的底面位于第二介质层204中，且第二凹槽202的底面高于第一导电结构103的顶面。也就是说，在同一工艺步骤中，进行导电层201、介质叠层104中每一介质层的刻蚀工艺，由于在由电容接触结构102朝向第一导电结构103的方向上，阵列区10上被去除的介质叠层104的宽度，也即阵列区10的宽度大于外围区20相邻第一导电结构103间被去除的介质叠层104的宽度，基于刻蚀负载效应，在同一工艺步骤中，阵列区10上介质叠层104被刻蚀的深度要大于外围区20上介质叠层104被刻蚀的深度，阵列区10上介质叠层104被完全去除时，外围区20上的处于介质叠层104最底层的第二介质层204未被完全去除，且该部分未被去除的第二介质层204的顶面高于第一导电结构103的顶面，能够保护第二介质层204覆盖的第一导电结构103不被侵蚀，有利于提高形成的半导体结构的良率。
在一些实施例中，也可以设置第二介质层204的硬度大于第三介质层304的硬度，以在刻蚀第三介质层304，第二介质层204能够起到刻蚀停止作用，并保护第二介质层204覆盖的第一导电结构103不被侵蚀。例如，参考图16至图17，第二介质层的材料可以包括氮化物，氮化物包括氮化硅、氮氧化硅等，氮化物的硬度较大；形成第二凹槽202和第二导电结构105的步骤可以包括：图形化外围区20上的导电层201和第三介质层304，并去除阵列区10中的导电层201和第三介质层304，此步骤中，第二介质层204起刻蚀停止作用，并保护第二介质层204覆盖的第一导电结构103不被侵蚀；采用磷酸去除阵列区10上的第二介质层204，以露出电容接触结构102的顶面。
可以理解的是，在图形化外围区20上的导电层201和第三介质层304，并去除阵列区10上的导电层201和第三介质层304的步骤中，基于刻蚀负载效应，阵列区10上的第三介质层304被完全去除后，外围区20上被去除的第三介质层304正对位置还有部分厚度的第三介质层304，该部分未去除的第三介质层304能够进一步降低第一导电结构103被刻蚀的可能性。
在一些实施例中，介质叠层104也可以包括两层以上的介质层，相邻层的介质层材料不同。例如，参考图22，介质叠层104还可以包括第四介质层404；形成第二凹槽和第二导电结构的步骤还可以包括：图形化外围区20上的第四介质层404，且去除阵列区10上的第四介质层404。
参考图15、图18及图23，后续步骤还可以包括形成电容器116，电容器与电容接触结构102的顶面接触，相邻电容器之间还设置有支撑层118，支撑层118用于支撑电容器。其中，电容器116可以包括上极板、下极板以及位于上极板与下极板之间的电介质层，相邻的晶体管可以共用上极板，如此，能够提高存储结构的面积，以提高存储面积，从而提高半导体结构的电荷容纳能力。
继续参考图15、图18及图23，在形成电容器116之后，还可以形成平坦化层119位于阵列区10以及外围区20上，平坦化层119覆盖电容器以及第二导电结构105；第一插塞117位于平坦化层119内，第一插塞117位于阵列区10上以及外围区20上，位于阵列区10的第一插塞117与电容器电连接，位于外围区20上的部分第一插塞117与第二导电结构105电接触，位于外围区20上的部分第一插塞117与第一导电结构103电接触。
通过在外围区20上设置有第一导电结构103以及第二导电结构105两种上下堆叠的插塞结构，第一插塞117可以与第二导电结构105电接触，以通过第二导电结构与第一导电结构103电连接，如此，可以降低第一插塞117的长度，从而保证同步形成于阵列区10上的第一插塞117和外围区20上的第一插塞117之间的高度差较小，提高形成第一插塞117的良率。
其中，平坦化层119可以为单个膜层，或者平坦化层119也可以为多个膜层的堆叠结构，通过设置平坦化层119具有多个膜层，有利于控制刻蚀平坦化层119以制备待容纳第一插塞117的凹槽的时间，从而提高凹槽精度。平坦化层119的材料可以为氮化硅、氮氧化硅、碳化硅或者硬掩模等材料中的一种或者多种。第一插塞117的材料可以为钨、钽、钛、氮化钽或者氮化钛中的至少一种。
上述公开实施例提供的半导体结构的制造方法，通过形成有介质叠层104，介质叠层104中相邻膜层的材料不同，有利于提高刻蚀形成的第一凹槽200的刻蚀精度，从而形成于第一凹槽200中的第一部205具有较好的形貌，且基于刻蚀负载效应，可以在同一工艺步骤中进行外围区20上介质叠层104的图形化和阵列区10上介质叠层104的去除，如此，有利于简化制造半导体结构的工艺步骤，降低工艺复杂度，且在阵列区10上介质叠层104被完全去除后，外围区20上被去除的介质叠层104正对位置还至少具有部分介质叠层104，该部分介质叠层104的顶面高于第一导电结构103的顶面，能够保护第一导电结构103不被侵蚀，从而有利于提高形成的半导体结构的良率；还设置介质叠层104中处于最底层的第二介质层204的材料与第一介质层101的材料相同，有利于提高第一介质层101与第二介质层204之间的黏附性能，保证第二导电结构105的结构稳定性。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (11)
1.一种半导体结构，其特征在于，包括：
基底及位于所述基底上的第一介质层，所述基底包括阵列区以及位于所述阵列区外围的外围区，所述第一介质层位于所述阵列区和所述外围区上；
电容接触结构，位于所述阵列区上的所述第一介质层中，且所述第一介质层露出所述电容接触结构的顶面；
第一导电结构，位于所述外围区上的所述第一介质层上；
介质叠层，所述介质叠层至少包括第二介质层和第三介质层，所述第二介质层覆盖所述外围区上的所述第一介质层，且位于相邻所述第一导电结构之间，所述第三介质层覆盖部分所述第二介质层；其中，所述第一介质层的材料与所述第二介质层的材料相同，所述第二介质层的材料与所述第三介质层的材料不同；
第二导电结构，所述第二导电结构位于所述外围区上，所述第二导电结构包括相连接的第一部以及第二部，所述第一部贯穿所述介质叠层与所述第一导电结构的顶面电接触，所述第二部位于部分所述第三介质层上。
2.根据权利要求1所述的半导体结构，其特征在于，所述第三介质层的底面高于未被所述第二部覆盖的所述第二介质层的顶面，且未被所述第二部覆盖的所述第二介质层的顶面高于所述第一导电结构的顶面。
3.根据权利要求1所述的半导体结构，其特征在于，所述第三介质层的底面与未被所述第二部覆盖的所述第二介质层的顶面齐平；所述第二介质层的材料包括氮化物。
4.根据权利要求3所述的半导体结构，其特征在于，所述第三介质层覆盖所述第二介质层的整个顶面，其中，未被所述第二部覆盖的所述第三介质层的顶面低于所述第二部的底面。
5.根据权利要求1所述的半导体结构，其特征在于，所述介质叠层还包括：第四介质层，位于所述第三介质层与所述第二部之间，所述第四介质层的材料与所述第三介质层的材料不同。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：电容器，所述电容器与所述电容接触结构的顶面接触。
7.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括阵列区以及位于所述阵列区外围的外围区，所述阵列区和所述外围区上形成有第一介质层，所述阵列区上的所述第一介质层中形成有电容接触结构，且所述第一介质层露出所述电容接触结构的顶面，所述外围区上的所述第一介质层上形成有第一导电结构；
形成介质叠层，所述介质叠层至少包括第二介质层以及第三介质层，所述第二介质层位于所述第一介质层与所述第三介质层之间，且填充相邻所述第一导电结构之间的间隙；其中，所述第二介质层的材料与所述第一介质层的材料相同，所述第二介质层的材料与所述第三介质层的材料不同；
图形化所述外围区上的所述介质叠层，以形成第一凹槽，所述第一凹槽底部露出所述第一导电结构；
形成导电层，所述导电层覆盖所述介质叠层的顶面，且填充满所述第一凹槽；
图形化所述外围区上的所述导电层和所述第三介质层，且去除所述阵列区上的所述导电层及所述介质叠层，以形成位于所述第三介质层中的第二凹槽，并保留位于所述第一凹槽中的所述导电层作为第一部，保留位于剩余所述介质叠层顶面的所述导电层作为第二部，所述第一部与所述第二部相连并构成第二导电结构。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，图形化所述外围区上的所述导电层和所述第三介质层的步骤还包括：图形化所述外围区上的所述第二介质层，所述第二凹槽的底面位于所述第二介质层中，且所述第二凹槽的底面高于所述第一导电结构的顶面。
9.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述第二介质层的材料包括氮化物；形成所述第二凹槽和所述第二导电结构的步骤包括：图形化所述外围区上的所述导电层和所述第三介质层，并去除所述阵列区上的所述导电层和所述第三介质层；
采用磷酸去除所述阵列区上的所述第二介质层。
10.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述介质叠层还包括第四介质层，所述第四介质层覆盖所述第三介质层的顶面，所述第四介质层的材料与所述第三介质层的材料不同；
形成所述第二凹槽和所述第二导电结构的步骤还包括：图形化所述外围区上的所述第四介质层，且去除所述阵列区上的所述第四介质层。
11.根据权利要求7所述的半导体结构的制造方法，其特征在于，还包括：形成电容器，所述电容器与所述电容接触结构的顶面接触。
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|---|---|---|---|---|
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2023
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