WO2024036722A1 - 一种半导体结构的制备方法及半导体结构 - Google Patents

一种半导体结构的制备方法及半导体结构 Download PDF

Info

Publication number
WO2024036722A1
WO2024036722A1 PCT/CN2022/123996 CN2022123996W WO2024036722A1 WO 2024036722 A1 WO2024036722 A1 WO 2024036722A1 CN 2022123996 W CN2022123996 W CN 2022123996W WO 2024036722 A1 WO2024036722 A1 WO 2024036722A1
Authority
WO
WIPO (PCT)
Prior art keywords
dielectric layer
lower electrode
support structure
substrate
capacitor
Prior art date
Application number
PCT/CN2022/123996
Other languages
English (en)
French (fr)
Inventor
朱留洋
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Publication of WO2024036722A1 publication Critical patent/WO2024036722A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Definitions

  • the present disclosure relates to the field of semiconductor manufacturing, and in particular, to a method of manufacturing a semiconductor structure and a semiconductor structure.
  • DRAM Dynamic random access memory
  • the DRAM structure usually uses capacitors to store information. Although its preparation process is relatively mature, in actual operation, there are still many problems in the capacitor structure that need to be improved.
  • Embodiments of the present disclosure provide a method for preparing a semiconductor structure, including:
  • a lower electrode is formed in the capacitor hole, and the lower electrode covers the side wall and bottom of the capacitor hole;
  • the receiving cavity exposes at least part of the lower electrode, and the remaining support structure is located on part of the side wall of the lower electrode ;
  • a second upper electrode is formed, and the second upper electrode covers the second dielectric layer and the upper surface of the first upper electrode.
  • the first dielectric layer and the second dielectric layer are made of different materials and/or have different sizes.
  • the dielectric constant of the material of the first dielectric layer is less than or equal to 3.9, and the dielectric constant of the second dielectric layer is greater than 3.9.
  • the width of the second dielectric layer is greater than or equal to the width of the first dielectric layer, and/or,
  • the height of the second dielectric layer is greater than or equal to the height of the first dielectric layer.
  • the opening size of the capacitor hole is less than or equal to 25 nm.
  • forming a lower electrode in the capacitor hole includes:
  • An etching process is performed to remove the electrode material located on the upper surface of the support structure, and the electrode material remaining on the sidewall and bottom of the capacitor hole constitutes a lower electrode.
  • a portion of the support structure located between the capacitor holes is removed to form an accommodation cavity, including:
  • a mask layer is formed on the first upper electrode, the mask layer includes an etching window, and the orthographic projection of the etching window on the substrate is consistent with the projection of part of the support structure on the substrate. Orthographic projections overlap;
  • the etched support structure covers part of the sidewall of the lower electrode.
  • forming the second dielectric layer includes:
  • An etching process is performed to remove the portion of the dielectric material covering the upper surface of the first upper electrode, and the remaining dielectric material layer constitutes a second dielectric layer.
  • Embodiments of the present disclosure also provide a semiconductor structure, including:
  • first dielectric layer covering the surface of the lower electrode
  • the first upper electrode covers the first dielectric layer
  • the second dielectric layer covering at least part of the sidewall of the lower electrode
  • the first dielectric layer and the second dielectric layer are made of different materials and/or have different sizes.
  • the dielectric constant of the first dielectric layer is less than or equal to 3.9, and the dielectric constant of the second dielectric layer is greater than 3.9.
  • the width of the second dielectric layer is greater than or equal to the width of the first dielectric layer, and/or,
  • the height of the second dielectric layer is greater than or equal to the height of the first dielectric layer.
  • the opening size of the capacitor hole is less than or equal to 25 nm.
  • the first dielectric layer covers the side surface, bottom surface and top surface of the lower electrode, and covers the upper surface of the support structure.
  • the semiconductor structure further includes a node contact plug located between the lower electrode and the substrate.
  • the method for preparing a semiconductor structure and the semiconductor structure includes: providing a substrate with a support structure formed on the substrate; forming a plurality of capacitor holes in the support structure; A lower electrode is formed in the capacitor hole, and the lower electrode covers the side wall and bottom of the capacitor hole; a first dielectric layer is formed, and the first dielectric layer covers the surface of the lower electrode; and a first upper electrode is formed, The first upper electrode covers the surface of the first dielectric layer; part of the support structure located between the capacitor holes is removed to form an accommodation cavity, and the accommodation cavity exposes at least part of the lower electrode, leaving The support structure that comes down is located on part of the side wall of the lower electrode; a second dielectric layer is formed, and the second dielectric layer covers the side wall and bottom of the accommodation cavity; a second upper electrode is formed, and the second dielectric layer is formed.
  • the upper electrode covers the second dielectric layer and the upper surface of the first upper electrode.
  • a sub-capacitor structure for storing charges is formed in the space defined by the capacitor hole, but also another sub-capacitor structure for storing charges is formed in the space formed by removing part of the support structure.
  • Two sub-capacitor structures are formed in the space defined by the capacitor hole.
  • the capacitors are independent of each other and cooperate with each other to form a capacitor structure, which improves the space utilization of the capacitor structure and significantly increases the surface area of the capacitor structure, thereby increasing the capacity of the capacitor structure to store charges, that is, increasing the capacitance of the capacitor structure.
  • the first dielectric layer and the second dielectric layer located inside and outside the lower electrode are formed in two steps respectively.
  • the materials and sizes of both can be adjusted according to the actual situation, effectively avoiding The spatial size change restricts the final formed semiconductor structure, that is, the capacitor structure. Even under extreme size conditions, the semiconductor structure can obtain higher capacitance while achieving higher integration.
  • Figure 1 is a flow chart of a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIGS. 2 to 13 are process flow diagrams of a method for manufacturing a semiconductor structure provided by embodiments of the present disclosure
  • FIG. 14 is a schematic cross-sectional top view of the semiconductor structure provided by an embodiment of the present disclosure along the A1-A2 direction of FIG. 13 .
  • the size of the capacitor hole is usually compressed, resulting in a significant decrease in the diameter of the capacitor hole.
  • the dielectric layer formed in the capacitor hole and the outer space is still made of the same material and has the same thickness, there is not enough space in the space inside the capacitor hole to accommodate the dielectric layer and the upper electrode to be formed.
  • the operator will choose to fill the space limited by the capacitor hole with the electrode material, and then expose the outer wall of the electrode material through the etching process, and then form a dielectric layer and electrode material on the side wall in sequence to form capacitor structure.
  • this method adapts to the trend of shrinking capacitor holes, it sacrifices the capacitor structure that should be formed in the space inside the capacitor hole, resulting in a decrease in capacitance.
  • Embodiments of the present disclosure provide a method for preparing a semiconductor structure. As shown in Figure 1, the method includes the following steps:
  • Step S101 Provide a substrate with a support structure formed on the substrate;
  • Step S102 Form multiple capacitor holes in the support structure
  • Step S103 Form a lower electrode in the capacitor hole, and the lower electrode covers the side wall and bottom of the capacitor hole;
  • Step S104 Form a first dielectric layer, and the first dielectric layer covers the surface of the lower electrode;
  • Step S105 Form a first upper electrode, and the first upper electrode covers the surface of the first dielectric layer;
  • Step S106 Remove part of the support structure located between the capacitor holes to form an accommodation cavity.
  • the accommodation cavity exposes at least part of the lower electrode, and the remaining support structure is located on part of the side wall of the lower electrode;
  • Step S107 Form a second dielectric layer that covers the side walls and bottom of the accommodation cavity
  • Step S108 Form a second upper electrode covering the second dielectric layer and the upper surface of the first upper electrode.
  • a sub-capacitor for storing charge is formed in the space defined by the capacitor hole, but also another sub-capacitor for storing charge is formed in the space formed after removing part of the supporting structure.
  • the two sub-capacitors are independent of each other and cooperate with each other to form a capacitor structure, which improves the space utilization of the capacitor structure and significantly increases the surface area of the capacitor structure, thereby increasing the capacity of the capacitor structure to store charges, that is, increasing the capacitance of the capacitor structure.
  • the first dielectric layer and the second dielectric layer located inside and outside the lower electrode are formed in two steps respectively. The materials and sizes of both can be adjusted according to the actual situation, effectively avoiding The spatial size change restricts the final formed semiconductor structure, that is, the capacitor structure. Even under extreme size conditions, the semiconductor structure can obtain higher capacitance while achieving higher integration.
  • FIG. 1 is a flow chart of a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIGS. 2 to 13 are process flow charts of a method of manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 14 is a flow chart of a method of manufacturing a semiconductor structure provided by an embodiment of the present disclosure. Schematic cross-sectional top view of the structure along the A1-A2 direction in Figure 13.
  • step S101 is performed. As shown in FIG. 2 , a substrate 10 is provided, and a support structure 11 is formed on the substrate 10 .
  • the material of the substrate may be germanium, silicon germanium, silicon carbide, gallium arsenide or indium gallium, but is not limited thereto.
  • the substrate may also be a silicon substrate on an insulator surface or a germanium substrate on an insulator surface. wait.
  • the substrate may be a silicon substrate.
  • the method further includes:
  • a plurality of discrete node contact plugs 14 are formed in openings (not labeled).
  • the material used to form the node contact plug may include, but is not limited to, one of polysilicon, metal silicide, conductive metal, conductive metal nitride, etc., or a combination thereof.
  • the metal silicide may include, but is not limited to, cobalt silicide (CoSix), etc.
  • the conductive metal may include, but is not limited to, tungsten (W), etc.
  • the conductive metal nitride may include, but is not limited to, titanium nitride (TiN), etc.
  • the support junction 11 is formed, including:
  • a sacrificial layer 15 is formed on the substrate 10, and the sacrificial layer 15 covers the surface of the insulating layer 12 and the node contact plug 14;
  • a first support layer 111 is formed on the sacrificial layer 15, and the first support layer 111 covers the surface of the sacrificial layer;
  • a second support layer 112 is formed on the sacrificial layer 15, and the second support layer 112 covers the surface of the sacrificial layer 15;
  • the first support layer 111 and the second support layer 112 constitute the support structure 11 .
  • the materials forming the sacrificial layer may include, but are not limited to, SiO 2 treated with organic solution (PGS, BPSG, TEOS or HDP), etc.; the materials forming the first support layer and the second support layer may include, but are not limited to Si 3 N 4 or SiCN, etc.
  • step S102 is performed. As shown in FIG. 3 , a plurality of capacitor holes H1 are formed in the support structure 11 .
  • the capacitor hole H1 exposes the node contact plug 14.
  • the node contact plug 14 can be used to connect the conductive structure in the capacitor hole H1 with other structures, such as transistors. The structure is electrically connected.
  • the opening size of the capacitor hole H1 can be less than or equal to 25nm, such as 20nm, 15nm, so as to adapt to the requirement that the process size of memory devices, such as DRAM devices, gradually approaches the limit. , improve device integration.
  • an etching process may be used to form the capacitor hole, specifically, at least one of a dry etching process or a wet etching process or a combination thereof.
  • step S103 is performed. As shown in FIG. 5 , a lower electrode is formed in the capacitor hole, and the lower electrode covers the side wall and bottom of the capacitor hole.
  • a lower electrode 13 is formed in the capacitor hole H1, including:
  • the electrode material 13a covers the side walls and bottom of the capacitor hole H1, and covers the upper surface of the support structure 11;
  • An etching process is performed to remove the electrode material 13a located on the upper surface of the support structure 11, and the electrode material 13a remaining on the side wall and bottom of the capacitor hole H1 constitutes the lower electrode 13.
  • the material of the lower electrode may include one or more conductive materials, such as doped semiconductors, conductive metal nitrides, metals, metal silicides, conductive oxides, or combinations thereof, for example, polysilicon, nitride One or a combination of titanium, tantalum nitride, tungsten, etc.
  • conductive materials such as doped semiconductors, conductive metal nitrides, metals, metal silicides, conductive oxides, or combinations thereof, for example, polysilicon, nitride One or a combination of titanium, tantalum nitride, tungsten, etc.
  • the material of the lower electrode may include but is not limited to titanium nitride and the like.
  • step S104 is performed. As shown in FIG. 6 , a first dielectric layer L1 is formed, and the first dielectric layer L1 covers the surface of the lower electrode 13 .
  • the first dielectric layer L1 covers the side surface, bottom surface and top surface of the lower electrode 13 , and covers the upper surface of the support structure between adjacent capacitor holes H1 .
  • the material of the first dielectric layer includes a low dielectric constant material, such as at least one of silicon carbide, silicon carbonitride (SiCN), silicon carbon oxide (SiCO), silicon oxide, etc. or a combination thereof.
  • a low dielectric constant material such as at least one of silicon carbide, silicon carbonitride (SiCN), silicon carbon oxide (SiCO), silicon oxide, etc. or a combination thereof.
  • step S105 is performed. As shown in FIG. 7 , a first upper electrode 161 is formed.
  • the first upper electrode 161 covers the surface of the first dielectric layer L1.
  • the material of the first upper electrode may be the same as the material of the lower electrode, or may be different, and there is no specific limitation here.
  • step S106 is performed. As shown in FIG. 10 , part of the support structure 11 located between the capacitor holes H1 is removed to form an accommodation cavity H2.
  • the accommodation cavity H2 exposes at least part of the lower electrode 13, and the remaining support structure 11 is located underneath. on part of the side wall of electrode 13.
  • the size of the accommodation cavity H2 may be greater than or equal to the size of the capacitor hole H1 under the manufacturing process, for example, it may be 30 nm, 50 nm, etc.
  • the size of the capacitor hole H1 is continuously reduced to adapt to the semiconductor memory device manufacturing process, the size is gradually approaching the limit. At the same time, the size of the accommodation cavity H2 can still be ensured without being affected.
  • the disclosed embodiment first forms a complete capacitor in the capacitor hole H1, and then forms the accommodation cavity H2, and then forms another capacitor in an independent process, so that the sizes of the capacitor hole H1 and the accommodation cavity H2 can be controlled and adjusted.
  • the properties of the two capacitors (such as capacitance value, electrical properties), for example, choose to deposit different dielectric layer materials, and different dielectric layer sizes to achieve a balance between capacitance and electrical properties of the final capacitor structure.
  • part of the support structure 11 between the capacitor holes H1 is removed to form an accommodation cavity H2, including:
  • a mask layer M is formed on the first upper electrode 161.
  • the mask layer M includes an etching window H3, and the orthographic projection of the etching window H3 on the substrate 10 overlaps with the orthographic projection of part of the support structure 11 on the substrate 10;
  • the accommodation cavity H2 exposes at least part of the lower electrode 13 and the unetched support structure 11 Cover part of the side wall of the lower electrode 13 .
  • part of the outer side wall of the lower electrode is exposed, and the remaining support structure is also located on the outer side wall of the lower electrode.
  • the initial accommodation cavity H2' can be obtained; then, The accommodation cavity H2 can be obtained by removing the sacrificial layer 15 located around the initial accommodation cavity H2'.
  • an etching process may be used to form the accommodation cavity, specifically, at least one of a dry etching process or a wet etching process or a combination thereof.
  • step S107 is continued. As shown in FIG. 12 , a second dielectric layer L2 is formed.
  • the second dielectric layer L2 covers the side walls and bottom of the accommodation cavity H2.
  • the second dielectric layer L2 is formed, including:
  • Deposit dielectric material L2a which covers the side walls and bottom of the accommodation cavity H2 and covers the upper surface of the first upper electrode 161;
  • An etching process is performed to remove the portion of the dielectric material L2a covering the upper surface of the first upper electrode 161, and the remaining dielectric material L2a constitutes the second dielectric layer L2.
  • the height of the second dielectric layer is greater than or equal to the height of the first dielectric layer.
  • the upper surface of the second dielectric layer L2 is higher than the first dielectric layer. The upper surface of dielectric layer L1.
  • the embodiment of the present disclosure after forming the second dielectric layer covering the side walls and bottom of the accommodation cavity and covering the upper surface of the first upper electrode, only the second dielectric layer located on the upper surface of the first upper electrode is removed.
  • this etching method can make the first dielectric layer and the second dielectric layer The layers maintain the original and good joint state.
  • the embodiments of the present disclosure can reduce the etching time and simplify the process. and the advantage of preventing failure of semiconductor structures.
  • the second dielectric layer includes a high dielectric constant material.
  • the material of the second dielectric layer may include but is not limited to aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), zirconium silicon oxide (ZrSixOy), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSixOy), hafnium silicon nitride Oxide (HfSiON), hafnium zirconate (HfZrO 4 ), lanthanum oxide (La 2 O 3 ), lanthanum aluminum oxide (LaAlxOy), lanthanum hafnium oxide (LaHfxOy), hafnium aluminum oxide (HfAlxOy) and/ Or at least one of praseodymium oxide (Pr 2 O 3 ), etc. or a combination thereof.
  • first dielectric layer L1 and the second dielectric layer L2 are formed in two different process steps, the differences between the first dielectric layer L1 and the second dielectric layer L2 vary depending on the specific conditions in actual operations.
  • the materials can be different and the sizes can be different.
  • the capacitor hole H1 often has a smaller size than the accommodation cavity H2, and the dielectric constant of the first dielectric layer is, for example, less than or equal to 3.9.
  • the dielectric constant of the second dielectric layer is greater than 3.9, for example, hafnium oxide is used. It is understandable that due to size shrinkage, the size of the capacitor hole may be significantly reduced. If a high dielectric constant material is formed inside the hole, leakage current may increase and the performance of the semiconductor structure may be affected. Therefore, it is best to use a low dielectric constant material for the first dielectric layer to ensure electrical performance.
  • the second dielectric layer is located in the space formed after the support structure is etched, compared with the first dielectric layer, the second dielectric layer is formed in a space with a larger surface area.
  • the second dielectric layer can use a high dielectric constant material to increase the capacitance.
  • the width of the second dielectric layer is greater than or equal to the width of the first dielectric layer.
  • the width of the first dielectric layer is smaller than the width of the second dielectric layer, it can be applied in the case of size reduction or extreme size, and can be obtained in both spaces.
  • the width of the first dielectric layer may be equal to or greater than the width of the second dielectric layer, and the details may be flexibly adjusted according to the actual situation.
  • step S108 is performed. As shown in FIGS. 13 and 14 , a second upper electrode 162 is formed.
  • the second upper electrode 162 covers the second dielectric layer L2 and the upper surface of the first upper electrode 161 .
  • the second upper electrode 162 and the first upper electrode 161 together constitute the upper electrode 16 .
  • the materials of the second upper electrode 162 and the first upper electrode 161 may be the same or different.
  • the materials of the second upper electrode 162 and the first upper electrode 161 include but are not limited to titanium nitride. wait.
  • structures for storing charges are formed in the space defined by the capacitor hole and in the space formed after etching the support structure.
  • the lower electrode 13, the first dielectric layer L1, and the first upper electrode 161 form a subcapacitor
  • the lower electrode 13, the second dielectric layer L2, and the second upper electrode 162 form another subcapacitor, and the two subcapacitors are shared.
  • the lower electrode, and together form the capacitor structure C.
  • the size of the first dielectric layer located in the space defined by the capacitor hole is Both the structure and the material can be flexibly selected and adjusted according to the actual situation, so that a structure for storing charge can ultimately be formed in the space limited by the capacitor hole.
  • the material and thickness of the second dielectric layer located in the space formed by removing part of the support structure are not limited by the size of the capacitor hole and the size of the space, and can be formed normally and even be adjusted according to actual conditions.
  • embodiments of the present disclosure can significantly improve the flexibility of the semiconductor structure formation process, and can also effectively increase the capacitance of the semiconductor structure under extreme dimensions.
  • Embodiments of the present disclosure also provide a semiconductor structure, as shown in Figures 13 and 14, including:
  • the substrate 10 and the support structure 11 located on the substrate 10, the support structure has a plurality of capacitor holes H1;
  • the lower electrode 13 is separately provided in the plurality of capacitor holes H1, and the support structure 11 is located on part of the side wall of the lower electrode 13;
  • the first upper electrode 161 covers the first dielectric layer L1;
  • the second dielectric layer L2 covers at least part of the sidewall of the lower electrode 13;
  • the second upper electrode 162 covers the second dielectric layer L2 and the upper surface of the first upper electrode 161 .
  • the opening size of the capacitor hole H1 can be less than or equal to 25nm, such as 20nm, 15nm, so as to adapt to the requirement that the process size of memory devices, such as DRAM devices, gradually approaches the limit. , improve device integration.
  • the lower electrode 13, the first dielectric layer L1, and the first upper electrode 161 form a subcapacitor
  • the lower electrode 13, the second dielectric layer L2, and the second upper electrode 162 form another subcapacitor, and the two subcapacitors are shared.
  • the lower electrode, and together form the capacitor structure C.
  • capacitor structures are provided in both the space defined by the capacitor holes and the space formed after etching the support structure, which can effectively increase the capacitance of the semiconductor structure.
  • the material of the substrate can be germanium, silicon germanium, silicon carbide, gallium arsenide or indium gallium, but is not limited to this.
  • the substrate can also be a silicon substrate on the surface of an insulator or a silicon substrate on the surface of an insulator. Germanium substrate, etc. In some embodiments, the substrate may be a silicon substrate.
  • the material of the lower electrode 13 may include one or more conductive materials, such as doped semiconductors, conductive metal nitrides, metals, metal silicides, conductive oxides or combinations thereof, for example, polysilicon, titanium nitride. , tantalum nitride, tungsten, etc., or a combination thereof.
  • the material of the lower electrode 13 includes but is not limited to titanium nitride and the like.
  • the materials of the second upper electrode 162 and the first upper electrode 161 may be the same or different.
  • the materials of the second upper electrode 162 and the first upper electrode 161 include but are not limited to nitrogen. Titanium oxide, etc.
  • the first dielectric layer L1 covers the side surface, bottom surface and top surface of the lower electrode 13 and covers the upper surface of the support structure 11 .
  • the height of the second dielectric layer is greater than or equal to the height of the first dielectric layer.
  • the upper surface of the second dielectric layer L2 is higher than the height of the first dielectric layer.
  • the two dielectric layers in the embodiment of the present disclosure are two independently arranged One part is the first dielectric layer located on the side surface, bottom surface and upper surface of the lower electrode, and the other part is the second dielectric layer located on the outer side wall of the lower electrode part. Both of them are located in the first dielectric layer on the upper surface of the lower electrode. There is a joint at the side wall position of the part.
  • the second dielectric layer has a higher height than the first dielectric layer, it is easier to form a good and tight joint state between the two, which can effectively prevent the first dielectric layer and the third dielectric layer from forming a joint.
  • the connection between the two dielectric layers is not tight enough, causing the lower electrode and the upper electrode to be directly electrically connected, causing a short circuit.
  • the etching time when forming the second dielectric layer can be effectively reduced and the process can be simplified.
  • the first dielectric layer L1 and the second dielectric layer L2 are independent of each other, it can be understood that in some embodiments, the materials of the first dielectric layer L1 and the second dielectric layer L2 are different. , and/or different sizes.
  • the dielectric constant of the first dielectric layer L1 is less than or equal to 3.9, and the dielectric constant of the second dielectric layer is greater than 3.9.
  • the material of the first dielectric layer includes but is not limited to at least one of silicon carbide, silicon carbonitride (SiCN), silicon carbon oxide (SiCO), silicon oxide, etc., or a combination thereof;
  • the material of the second dielectric layer may include, but is not limited to, aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), zirconium Oxide (ZrO 2 ), zirconium silicon oxide (ZrSixOy), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSixOy), hafnium silicon oxynitride (HfSiON), hafnium zirconate (HfZrO 4 ), lanthanum At least one of oxide (La 2 O 3 ), lanthanum aluminum oxide (LaAlxOy), lanthanum hafnium oxide (LaHfxOy
  • the size of the capacitor hole may be significantly reduced.
  • the first dielectric layer provided inside the hole is made of a high-dielectric-constant material, leakage current may increase and the performance of the semiconductor structure may be affected. Therefore, it is best to use a low dielectric constant material for the first dielectric layer.
  • the second dielectric layer is located in the space formed after the support structure is etched, compared with the first dielectric layer, the second dielectric layer is disposed in a space with a larger surface area. When it uses a high dielectric constant material, When , leakage current is less likely to occur. Therefore, the second dielectric layer can use a high dielectric constant material to increase the capacitance.
  • the width of the second dielectric layer is greater than or equal to the width of the first dielectric layer.
  • the width of the first dielectric layer L1 is smaller than the width of the second dielectric layer L2, it is applicable to the case of shrinkage or extreme size, in two spaces.
  • capacitor structures to increase the capacitance of the final semiconductor structure.
  • the width of the first dielectric layer may be equal to or greater than the width of the second dielectric layer, and the details may be flexibly adjusted according to the actual situation.
  • the semiconductor structure further includes a node contact plug 14 located between the lower electrode 13 and the substrate 10 .
  • an insulating layer 12 is also provided between adjacent contact plugs 14 , and the insulating layer 12 plays a role in isolating between adjacent contact plugs 14 .
  • the material used to form the node contact plug may include, but is not limited to, one of polysilicon, metal silicide, conductive metal, conductive metal nitride, etc., or a combination thereof.
  • the metal silicide may include, but is not limited to, cobalt silicide (CoSix), etc.
  • the conductive metal may include, but is not limited to, tungsten (W), etc.
  • the conductive metal nitride may include, but is not limited to, titanium nitride (TiN), etc.
  • the size and material of the first dielectric layer located in the space defined by the capacitor hole are All can be flexibly selected and adjusted according to actual conditions, so that a structure for storing charges can ultimately be formed in the space limited by the capacitor hole.
  • the material and thickness of the second dielectric layer located in the space formed by removing part of the support structure are not limited by the size of the capacitor hole and the size of the space, and can be formed normally and even be adjusted according to actual conditions.
  • embodiments of the present disclosure can significantly improve the flexibility of the semiconductor structure formation process, and can effectively increase the capacitance of the semiconductor structure even in extreme sizes.
  • the method for manufacturing a semiconductor device provided by the embodiments of the present disclosure can be applied to a DRAM structure or other semiconductor devices, and is not subject to excessive limitations here.
  • the embodiments of the semiconductor device preparation method provided by the present disclosure and the embodiments of the semiconductor device belong to the same concept; the technical features in the technical solutions recorded in each embodiment can be combined arbitrarily as long as there is no conflict.
  • the preparation method and semiconductor structure of the semiconductor structure provided by the embodiments of the present disclosure not only form a sub-capacitor structure for storing charges in the space defined by the capacitor hole, but also form a sub-capacitor structure in the space formed after removing part of the support structure. Another sub-capacitor structure is created for storing charges.
  • the two sub-capacitors are independent of each other and cooperate with each other to form a capacitor structure, which improves the space utilization of the capacitor structure and significantly increases the surface area of the capacitor structure, thereby increasing the capacitor structure's ability to charge. Storage capacity, i.e. increases the capacitance of the capacitor structure.
  • the first dielectric layer and the second dielectric layer located inside and outside the lower electrode are formed in two steps respectively.
  • the materials and sizes of both can be adjusted according to the actual situation, effectively avoiding The spatial size change restricts the final formed semiconductor structure, that is, the capacitor structure. Even under extreme size conditions, the semiconductor structure can obtain higher capacitance while achieving higher integration.

Abstract

本公开实施例提供了一种半导体结构的制备方法及半导体结构，其中，方法包括：提供衬底，衬底上形成有支撑结构；在支撑结构内形成多个电容孔；在电容孔内形成下电极，下电极覆盖电容孔的侧壁和底部；形成第一介质层，第一介质层覆盖下电极的表面；形成第一上电极，第一上电极覆盖第一介质层的表面；去除位于电容孔之间的部分支撑结构，以形成容纳腔，容纳腔至少暴露出部分下电极，保留下来的支撑结构位于下电极的部分侧壁上；形成第二介质层，第二介质层覆盖容纳腔的侧壁和底部；形成第二上电极，第二上电极覆盖第二介质层和第一上电极的上表面。

Description

一种半导体结构的制备方法及半导体结构
相关申请的交叉引用
本公开基于申请号为202210975666.3、申请日为2022年08月15日、发明名称为“一种半导体结构的制备方法及半导体结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
随着技术的发展和进步，半导体器件的尺寸变得越来越小，半导体器件不断朝着小型化、高集成度的方向发展。动态随机存取存储器(dynamic random access memory，简称DRAM)作为一种高速地、随机地写入和读取数据的半导体器件，常被广泛地应用到数据存储设备或装置中。
DRAM结构通常采用电容器来实现信息的存储，虽然其制备工艺较为成熟，但在实际操作中，电容器结构还存在很多问题亟待改善。
发明内容
本公开实施例提供了一种半导体结构的制备方法，包括：
提供衬底，所述衬底上形成有支撑结构；
在所述支撑结构内形成多个电容孔；
在所述电容孔内形成下电极，所述下电极覆盖所述电容孔的侧壁和底部；
形成第一介质层，所述第一介质层覆盖所述下电极的表面；
形成第一上电极，所述第一上电极覆盖所述第一介质层的表面；
去除位于所述电容孔之间的部分所述支撑结构，以形成容纳腔，所述容纳腔至少暴露出部分所述下电极，保留下来的所述支撑结构位于所述下电极的部分侧壁上；
形成第二介质层，所述第二介质层覆盖所述容纳腔的侧壁和底部；
形成第二上电极，所述第二上电极覆盖所述第二介质层和所述第一上电极的上表面。
在一些实施例中，所述第一介质层和所述第二介质层的材料不同，和/或尺寸不同。
在一些实施例中，所述第一介质层的材料的介电常数小于等于3.9，所述第二介质层的介电常数大于3.9。
在一些实施例中，在平行于所述衬底的方向上，所述第二介质层的宽度大于等于所述第一介质层的宽度，和/或，
在垂直于所述衬底的方向上，所述第二介质层的高度大于等于所述第一介质层的高度。
在一些实施例中，在平行于衬底的方向上，所述电容孔的开口尺寸小于等于25nm。
在一些实施例中，在所述电容孔内形成下电极，包括：
沉积电极材料，所述电极材料覆盖所述电容孔的侧壁和底部，并覆盖所述支撑结构的上表面；
执行刻蚀工艺，去除位于所述支撑结构上表面的所述电极材料，保留在所述电容孔侧壁和底部的所述电极材料构成下电极。
在一些实施例中，去除位于所述电容孔之间的部分所述支撑结构，以形成容纳腔，包括：
在所述第一上电极上形成掩膜层，所述掩膜层包含刻蚀窗口，所述刻蚀窗口在所述衬底上的正投影与部分所述支撑结构在所述衬底上的正投影重叠；
刻蚀被所述刻蚀窗口暴露的所述第一上电极、所述第一介质层和所述支撑结构，以形成所述容纳腔，所述容纳腔至少暴露出部分所述下电极，未被刻蚀的所述支撑结构覆盖所述下电极的部分侧壁。
在一些实施例中，形成第二介质层，包括：
沉积介质材料，所述介质材料覆盖所述容纳腔的侧壁及底部并覆盖所述第一上电极的上表面；
执行刻蚀工艺，以将所述介质材料覆盖所述第一上电极上表面的部分去除，保留下来的所述介质材料层构成第二介质层。
本公开实施例还提供了一种半导体结构，包括：
衬底及位于所述衬底上的支撑结构，所述支撑结构内具有多个电容孔；
分立设置在多个所述电容孔内的下电极，所述支撑结构位于所述下电极的部分侧壁上；
第一介质层，所述第一介质层覆盖所述下电极的表面；
第一上电极，所述第一上电极覆盖所述第一介质层；
第二介质层，所述第二介质层至少覆盖所述下电极的部分侧壁；
第二上电极，所述第二上电极覆盖所述第二介质层和所述第一上电极的上表面。
在一些实施例中，所述第一介质层和所述第二介质层的材料不同，和/ 或，尺寸不同。
在一些实施例中，所述第一介质层的介电常数小于等于3.9，所述第二介质层的介电常数大于3.9。
在一些实施例中，在平行于所述衬底的方向上，所述第二介质层的宽度大于等于所述第一介质层的宽度，和/或，
在垂直于所述衬底的方向上，所述第二介质层的高度大于等于所述第一介质层的高度。
在一些实施例中，在平行于衬底的方向上，所述电容孔的开口尺寸小于等于25nm。
在一些实施例中，所述第一介质层覆盖所述下电极的侧表面、底表面和顶表面，并覆盖所述支撑结构的上表面。
在一些实施例中，所述半导体结构还包括节点接触插塞，所述节点接触插塞位于所述下电极和所述衬底之间。
本公开实施例所提供的半导体结构的制备方法及半导体结构，其中，所述方法包括：提供衬底，所述衬底上形成有支撑结构；在所述支撑结构内形成多个电容孔；在所述电容孔内形成下电极，所述下电极覆盖所述电容孔的侧壁和底部；形成第一介质层，所述第一介质层覆盖所述下电极的表面；形成第一上电极，所述第一上电极覆盖所述第一介质层的表面；去除位于所述电容孔之间的部分所述支撑结构，以形成容纳腔，所述容纳腔至少暴露出部分所述下电极，保留下来的所述支撑结构位于所述下电极的部分侧壁上；形成第二介质层，所述第二介质层覆盖所述容纳腔的侧壁和底部；形成第二上电极，所述第二上电极覆盖所述第二介质层和所述第一上电极的上表面。如此，不仅在电容孔所限定的空间内形成了用于存储电荷的一个子电容结构，且在去除部分支撑结构后形成的空间内也形成了用于存储电荷的另一个子电容结构，两个子电容彼此独立，又互配合共同构成电容结构，提高电容结构的空间利用率，显著增加了电容结构的表面积，从而增加了电容结构对电荷的存储能力，即增加了电容结构的电容量。另外，在本公开实施例中，位于下电极内、外侧的第一介质层和第二介质层分别在两个步骤中形成，两者的材料和尺寸均可根据实际情况进行调整，有效避免了空间尺寸变化对最终形成的半导体结构即电容结构的制约，即使在极限尺寸条件下，半导体结构也能在获得较高集成度的情况下获得较高的电容量。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需 要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制备方法的流程框图；
图2至图13为本公开实施例提供的半导体结构的制备方法的工艺流程图；
图14为本公开实施例提供的半导体结构沿图13的A1-A2方向的剖面俯视示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白， 除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
通常，在实际工艺中，为提高集成度，通常会压缩电容孔的尺寸，造成电容孔的直径大幅下降。当位于电容孔内、外侧空间中形成的介质层依然采用同一材质且同一厚度时，在电容孔内侧的空间中便无足够空间来容纳将要形成的介质层及上电极。为应对该情况，操作人员会选择将电容孔所限定的空间内全部填充电极材料，然后再通过刻蚀工艺暴露出电极材料的外侧壁，接着在侧壁上依次形成介质层和电极材料来形成电容结构。该方法虽然适应电容孔不断缩小的趋势，但是牺牲了本该形成在电容孔内侧空间中的电容结构，造成电容量的下降。
因此，如何在电容孔尺寸缩小的同时，也能获得具有较大电容量的半导体结构成为一个难解的问题。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体结构的制备方法，如图1所示，方法包括了如下步骤：
步骤S101：提供衬底，衬底上形成有支撑结构；
步骤S102：在支撑结构内形成多个电容孔；
步骤S103：在电容孔内形成下电极，下电极覆盖电容孔的侧壁和底部；
步骤S104：形成第一介质层，第一介质层覆盖下电极的表面；
步骤S105：形成第一上电极，第一上电极覆盖第一介质层的表面；
步骤S106：去除位于电容孔之间的部分支撑结构，以形成容纳腔，容纳腔至少暴露出部分下电极，保留下来的支撑结构位于下电极的部分侧壁上；
步骤S107：形成第二介质层，第二介质层覆盖容纳腔的侧壁和底部；
步骤S108：形成第二上电极，第二上电极覆盖第二介质层和第一上电极的上表面。
本公开实施例中，不仅在电容孔所限定的空间内形成了用于存储电荷 的一个子电容，且在去除部分支撑结构后形成的空间内也形成了用于存储电荷的另一个子电容，两个子电容彼此独立，又互配合共同构成电容结构，提高电容结构的空间利用率，显著增加了电容结构的表面积，从而增加了电容结构对电荷的存储能力，即增加了电容结构的电容量。另外，在本公开实施例中，位于下电极内、外侧的第一介质层和第二介质层分别在两个步骤中形成，两者的材料和尺寸均可根据实际情况进行调整，有效避免了空间尺寸变化对最终形成的半导体结构即电容结构的制约，即使在极限尺寸条件下，半导体结构也能在获得较高集成度的情况下获得较高的电容量。
为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。
图1为本公开实施例提供的半导体结构的制备方法的流程框图；图2至图13为本公开实施例提供的半导体结构的制备方法的工艺流程图；图14为本公开实施例提供的半导体结构沿图13的A1-A2方向的剖面俯视示意图。
下面结合附图对本公开实施例提供的半导体结构的制备方法再作进一步详细的说明。
首先，执行步骤S101，如图2所示，提供衬底10，衬底10上形成有支撑结构11。
这里，衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等材料，但不限于此，衬底还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底等。在一些实施例中，衬底可以为硅衬底。
在实际工艺中，在衬底10上形成支撑结构11之前，方法还包括：
在衬底上形成绝缘层12；
刻蚀绝缘层12，以在绝缘层12中形成多个分立的开口(图未标识)；
在开口(图未标识)中形成多个分立的节点接触插塞14。
可选的，用于形成节点接触插塞的材料可以包括但不限于多晶硅、金属硅化物、导电金属、导电金属氮化物等中的一种或其组合。具体的，金属硅化物可以但不限于硅化钴(CoSix)等；导电金属可以包括但不限于钨(W)等；导电金属氮化物可以包括但不限于氮化钛(TiN)等。
继续参考图2，在一些实施例中，形成节点接触插塞14之后，形成支撑结11，包括：
提供衬底10；
在衬底10上形成牺牲层15，牺牲层15覆盖绝缘层12和节点接触插塞14的表面；
在牺牲层15上形成第一支撑层111，第一支撑层111覆盖牺牲层的表面；
在第一支撑层111上形成牺牲层15，牺牲层15覆盖第一支撑层111的表面；
在牺牲层15上形成第二支撑层112，第二支撑层112覆盖牺牲层15的表面；
其中，第一支撑层111和第二支撑层112构成支撑结构11。
在实际工艺中，形成牺牲层的材料可以包括但不限于经有机溶液(PGS、BPSG、TEOS或HDP)处理的SiO 2等；形成第一支撑层和第二支撑层的材料可以包括但不限于Si 3N 4或SiCN等。
接着，执行步骤S102，如图3所示，在支撑结构11内形成多个电容孔H1。
这里，电容孔H1暴露出节点接触插塞14，当后续在电容孔H1内形成其他导电结构，比如下电极时，节点接触插塞14可用于将电容孔内的导电结构与其他结构，比如晶体管结构进行电连接。
在一些具体的实施例中，在平行于衬底的方向上，电容孔H1开口尺寸可以小于等于25nm，例如20nm，15nm，从而可以适应存储器件，例如DRAM器件的制程尺寸逐渐趋于极限的要求，提高器件集成度。
在实际工艺中，可采用刻蚀工艺来形成电容孔，具体的，比如干法刻蚀工艺或者湿法刻蚀工艺中的至少一种或其组合。
接下来，执行步骤S103，如图5所示，在电容孔内形成下电极，下电极覆盖电容孔的侧壁和底部。
在一些具体的实施例中，如图4和图5所示，在电容孔H1内形成下电极13，包括：
沉积电极材料13a，电极材料13a覆盖电容孔H1的侧壁和底部，并覆盖支撑结构11的上表面；
执行刻蚀工艺，去除位于支撑结构11上表面的电极材料13a，保留在电容孔H1侧壁和底部的电极材料13a构成下电极13。
在一些实施例中，下电极的材料可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合，例如，多晶硅、氮化钛、氮化钽、钨等中的一种或其组合。
这里，下电极的材料可以包括但不限于氮化钛等。
再接着，执行步骤S104，如图6所示，形成第一介质层L1，第一介质层L1覆盖下电极13的表面。
继续参考图6，可以看出，第一介质层L1覆盖下电极13的侧表面、底表面和顶表面，并覆盖相邻电容孔H1之间的支撑结构的上表面。
这里，第一介质层的材料包括低介电常数材料，比如碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiCO)、氧化硅等中的至少一种或其组合。
然后，执行步骤S105，如图7所示，形成第一上电极161，第一上电极161覆盖第一介质层L1的表面。
可选的，第一上电极的材料可以与下电极的材料相同，也可以不同，在此不做具体限制。
接着，执行步骤S106，如图10所示，去除位于电容孔H1之间的部分支撑结构11，以形成容纳腔H2，容纳腔H2至少暴露出部分下电极13，保留下来的支撑结构11位于下电极13的部分侧壁上。
本公开实施例中容纳腔H2在制程工艺下，其尺寸可以大于等于电容孔H1的尺寸，例如可以为30nm、50nm等。
在一些具体的实施例中，值得说明的是，在通过不断缩小电容孔H1的尺寸以适用半导体存储器件制程尺寸逐渐趋于极限的同时，仍可以保证容纳腔H2的大小而免受影响，本公开实施例先在电容孔H1内形成完整的一个电容，之后，再形成容纳腔H2，以独立的工艺再形成另一个电容，从而可以适用电容孔H1和容纳腔H2尺寸的大小，控制并调节两个电容的性能(例如电容值，电性能)，例如，选择沉积不同的介质层材料，以及不同的介质层尺寸，实现最终电容结构在电容和电性能之间的平衡。
在一些实施例中，如图8至图10所示，去除位于电容孔H1之间的部分支撑结构11，以形成容纳腔H2，包括：
在第一上电极161上形成掩膜层M，掩膜层M包含刻蚀窗口H3，刻蚀窗口H3在衬底10上的正投影与部分支撑结构11在衬底10上的正投影重叠；
刻蚀被刻蚀窗口H3暴露的第一上电极161、第一介质层L1和支撑结构11，以形成容纳腔H2，容纳腔H2至少暴露出部分下电极13，未被刻蚀的支撑结构11覆盖下电极13的部分侧壁。
这里，刻蚀部分支撑结构后，暴露出下电极的部分外侧壁，保留下来的支撑结构也位于下电极的外侧壁上。
在实际工艺中，如图9和图10所示，刻蚀被刻蚀窗口H3暴露的第一上电极161、第一介质层L1和支撑结构11后，可以获得初始容纳腔H2'；接着，可以通过去除位于初始容纳腔H2'周围的牺牲层15的步骤来获得容纳腔H2。
在实际工艺中，可采用刻蚀工艺来形成容纳腔，具体的，比如干法刻蚀工艺或者湿法刻蚀工艺中的至少一种或其组合。
接下来，继续步骤S107，如图12所示，形成第二介质层L2，第二介质层L2覆盖容纳腔H2的侧壁和底部。
在一些实施例中，如图11和图12所示，形成第二介质层L2，包括：
沉积介质材料L2a，介质材料L2a覆盖容纳腔H2的侧壁及底部并覆盖第一上电极161的上表面；
执行刻蚀工艺，以将介质材料L2a覆盖第一上电极161上表面的部分去除，保留下来的介质材料L2a构成第二介质层L2。
在一些实施例中，在垂直于所述衬底的方向上，所述第二介质层的高 度大于等于所述第一介质层的高度，例如，第二介质层L2的上表面高于第一介质层L1的上表面。
可以理解的，与常规工艺中第一介质层和第二介质层为一体结构且在同一工艺步骤中形成不同的是，当第一介质层和第二介质层分别在不同的工艺步骤中形成时，在实际操作过程中很容易出现第一介质层和第二介质层在相接合的位置部分因接合不够紧密使得下电极和后续形成的上电极直接电连接造成短路的情况。
因此，在本公开实施例中，在形成覆盖容纳腔的侧壁及底部并覆盖第一上电极的上表面的第二介质层后，采用仅去除位于第一上电极上表面的第二介质层而不继续刻蚀位于容纳腔顶表面附近的第二介质层的方式，来获得比第一介质层具有较高高度的第二介质层，该刻蚀方式可以使第一介质层和第二介质层保持原本的、良好的接合状态，与继续刻蚀第二介质层以使第一介质层和第二介质层具有相同高度的方式相比，本公开实施例具有减少刻蚀时间、简化工艺过程及防止半导体结构失效的优点。
这里，第二介质层包括高介电常数材料，具体的，第二介质层的材料可以包括但不限于铝氧化物(Al 2O 3)、钽氧化物(Ta 2O 3)、钛氧化物(TiO 2)、钇氧化物(Y 2O 3)、锆氧化物(ZrO 2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO 2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO 4)、镧氧化物(La 2O 3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr 2O 3)等中的至少一种或其组合。
可以理解的，由于第一介质层L1和第二介质层L2分别在两个不同的工艺步骤中形成，因此，根据实际操作中具体情况的不同，第一介质层L1和第二介质层L2的材料可以不同，尺寸也可以不同。
例如，在一些具体的实施例中，随着制程尺寸趋于极限，电容孔H1相较容纳腔H2往往具有更小的尺寸，第一介质层的介电常数例如小于等于3.9，例如可以采用二氧化硅，第二介质层的介电常数大于3.9，例如采用铪氧化物。可以理解的，由于尺寸微缩容易造成电容孔的尺寸明显缩小，若在其内部形成高介电常数材料时，容易造成漏电流的增加，影响半导体结构的性能。因此，第一介质层最好使用低介电常数材料，保证电性能。此时，由于第二介质层位于支撑结构被刻蚀后形成的空间内，与第一介质层相比，第二介质层形成在具有更大表面积的空间内，当其采用高介电常数材料时，不容易产生漏电流，因此，第二介质层可采用高介电常数材料来提高电容量。
在一些实施例中，在平行于所述衬底的方向上，所述第二介质层的宽度大于等于所述第一介质层的宽度。
如此，通过设置第一介质层和第二介质层具有不同的宽度，比如第一介质层的宽度小于第二介质层的宽度，来适用尺寸微缩或者极限尺寸情况下，在两个空间内均获得用于存储电荷的结构的需求，以提高最终形成的 半导体结构的电容量。
但不限于此，可以理解的，在一些其他的实施例中，第一介质层的宽度还可以等于或大于第二介质层的宽度，具体可根据实际情况灵活调整。
最后，执行步骤S108，如图13和图14所示，形成第二上电极162，第二上电极162覆盖第二介质层L2和第一上电极161的上表面。
这里，第二上电极162和第一上电极161共同构成上电极16。其中，第二上电极162和第一上电极161的材料可以相同，也可以不同，在一些具体的实施例中，第二上电极162和第一上电极161的材料包括但不限于氮化钛等。
至此，在电容孔所限定的空间内及刻蚀支撑结构后形成的空间内均形成了用于存储电荷的结构。
这里，下电极13、第一介质层L1、第一上电极161构成一个子电容，下电极13、第二介质层L2、和第二上电极162构成另一个子电容，两个子电容之间共用下电极，并相互之间共同构成电容结构C。
综上，可以看出，在本公开实施例中，由于第一介质层和第二介质层分别形成在两个不同的步骤中，使得位于电容孔所限定的空间内的第一介质层的尺寸和材质均可根据实际情况进行灵活选择和调整，从而最终在电容孔所限定的空间内也可以形成用于存储电荷的结构。而位于去除部分支撑结构后形成的空间内的第二介质层的材质和厚度不受电容孔尺寸和空间大小的限制，可以正常形成甚至还可根据实际情况进行调整。与常规技术相比，本公开实施例可显著提高半导体结构形成过程的灵活性，且在极限尺寸下也可以有效提高半导体结构的电容量。
本公开实施例还提供了一种半导体结构，如图13和图14所示，包括：
衬底10及位于衬底10上的支撑结构11，所述支撑结构内具有多个电容孔H1；
分立设置在在多个所述电容孔H1内的下电极13，支撑结构11位于下电极13的部分侧壁上；
第一介质层L1，第一介质层L1覆盖下电极13的表面；
第一上电极161，第一上电极161覆盖第一介质层L1；
第二介质层L2，第二介质层L2至少覆盖下电极13的部分侧壁；
第二上电极162，第二上电极162覆盖第二介质层L2和第一上电极161的上表面。
在一些具体的实施例中，在平行于衬底的方向上，电容孔H1开口尺寸可以小于等于25nm，例如20nm，15nm，从而可以适应存储器件，例如DRAM器件的制程尺寸逐渐趋于极限的要求，提高器件集成度。
这里，下电极13、第一介质层L1、第一上电极161构成一个子电容，下电极13、第二介质层L2、和第二上电极162构成另一个子电容，两个子电容之间共用下电极，并相互之间共同构成电容结构C。
也就是说，本公开实施例在电容孔所限定的空间内及刻蚀支撑结构后形成的空间内均设置有电容结构，可有效提高半导体结构的电容量。
在实际工艺中，衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等材料，但不限于此，衬底还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底等。在一些实施例中，衬底可以为硅衬底。
可选的，下电极13的材料可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合，例如，多晶硅、氮化钛、氮化钽、钨等中的一种或其组合。在一些具体的实施例中，下电极13的材料包括但不限于氮化钛等。
可以理解的，第二上电极162和第一上电极161的材料可以相同，也可以不同，在一些具体的实施例中，第二上电极162和第一上电极161的材料包括但不限于氮化钛等。
继续参考图13，可以看出，第一介质层L1覆盖下电极13的侧表面、底表面和顶表面，并覆盖支撑结构11的上表面。
在一些实施例中，在垂直于所述衬底的方向上，所述第二介质层的高度大于等于高于所述第一介质层的高度，例如第二介质层L2的上表面高于第一介质层L1的上表面。
可以理解的，与常规结构中，第一介质层和第二介质层为一体结构且在同一步骤中形成的情况不相同的是，本公开实施例中的两个介质层为独立设置的两个部分，一部分为位于下电极的侧表面、底表面和上表面的第一介质层，另一部分为位于下电极部分外侧壁上的第二介质层，两者在第一介质层位于下电极上表面部分的侧壁位置存在接合处，当第二介质层比第一介质层具有更高的高度时，两者之间更容易形成良好、紧密的接合状态，可有效防止因第一介质层和第二介质层之间接合不够紧密造成下电极和上电极直接电连接引起短路的情况。
另外，在实际工艺中，通过设置第二介质层的上表面高于第一介质层的上表面，可有效较少形成第二介质层时的刻蚀时间、简化工艺过程。
由于在本公开实施例中，第一介质层L1和第二介质层L2具有相互独立性，因此，可以理解的，在一些实施例中，第一介质层L1和第二介质层L2的材料不同，和/或尺寸不同。
在实际工艺中，第一介质层L1的介电常数小于等于3.9，所述第二介质层的介电常数大于3.9。
可选的，在一些实施例中，第一介质层的材料包括但不限于碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiCO)、氧化硅等中的至少一种或其组合；第二介质层的材料可以包括但不限于铝氧化物(Al 2O 3)、钽氧化物(Ta 2O 3)、钛氧化物(TiO 2)、钇氧化物(Y 2O 3)、锆氧化物(ZrO 2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO 2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO 4)、镧氧化物(La 2O 3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、 铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr 2O 3)等中的至少一种或其组合。
这里，可以理解的，由于尺寸微缩容易造成电容孔的尺寸明显缩小，若在其内部设置的第一介质层为高介电常数材料时，容易造成漏电流的增加，影响半导体结构的性能。因此，第一介质层最好使用低介电常数材料。此时，由于第二介质层位于支撑结构被刻蚀后形成的空间内，与第一介质层相比，第二介质层设置在具有更大表面积的空间内，当其采用高介电常数材料时，不容易产生漏电流，因此，第二介质层可采用高介电常数材料来提高电容量。
可选的，在一些实施例中，在平行于所述衬底的方向上，所述第二介质层的宽度大于等于所述第一介质层的宽度。
如此，通过设置第一介质层和第二介质层具有不同的宽度，比如第一介质层L1的宽度小于第二介质层L2的宽度，来适用尺寸微缩或者极限尺寸情况下，在两个空间内均获得电容结构的需求，以提高最终形成的半导体结构的电容量。
但不限于此，可以理解的，在一些其他的实施例中，第一介质层的宽度还可以等于或大于第二介质层的宽度，具体可根据实际情况灵活调整。
继续参考图13，可以看出，在一些实施例中，半导体结构还包括节点接触插塞14，节点接触插塞14位于下电极13和衬底10之间。
另外，本公开实施例中，在相邻的接触插塞14之间还设置有绝缘层12，绝缘层12在相邻的接触插塞14之间起到隔离的作用。
可选的，用于形成节点接触插塞的材料可以包括但不限于多晶硅、金属硅化物、导电金属、导电金属氮化物等中的一种或其组合。具体的，金属硅化物可以但不限于硅化钴(CoSix)等；导电金属可以包括但不限于钨(W)等；导电金属氮化物可以包括但不限于氮化钛(TiN)等。
综上所述，在本公开实施例中，由于第一介质层和第二介质层分别形成在两个不同的步骤中，使得位于电容孔所限定的空间内的第一介质层的尺寸和材质均可根据实际情况进行灵活选择和调整，从而最终在电容孔所限定的空间内也可以形成用于存储电荷的结构。而位于去除部分支撑结构后形成的空间内的第二介质层的材质和厚度不受电容孔尺寸和空间大小的限制，可以正常形成甚至还可根据实际情况进行调整。与常规技术相比，本公开实施例可显著提高半导体结构形成过程的灵活性，且在极限尺寸下也可以有效提高半导体结构的电容量。
需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等， 均应包含在本公开的保护范围之内。
工业实用性
本公开实施例所提供的半导体结构的制备方法及半导体结构，不仅在电容孔所限定的空间内形成了用于存储电荷的一个子电容结构，且在去除部分支撑结构后形成的空间内也形成了用于存储电荷的另一个子电容结构，两个子电容彼此独立，又互配合共同构成电容结构，提高电容结构的空间利用率，显著增加了电容结构的表面积，从而增加了电容结构对电荷的存储能力，即增加了电容结构的电容量。另外，在本公开实施例中，位于下电极内、外侧的第一介质层和第二介质层分别在两个步骤中形成，两者的材料和尺寸均可根据实际情况进行调整，有效避免了空间尺寸变化对最终形成的半导体结构即电容结构的制约，即使在极限尺寸条件下，半导体结构也能在获得较高集成度的情况下获得较高的电容量。

Claims (15)

  1. 一种半导体结构的制备方法，包括：
    提供衬底，所述衬底上形成有支撑结构；
    在所述支撑结构内形成多个电容孔；
    在所述电容孔内形成下电极，所述下电极覆盖所述电容孔的侧壁和底部；
    形成第一介质层，所述第一介质层覆盖所述下电极的表面；
    形成第一上电极，所述第一上电极覆盖所述第一介质层的表面；
    去除位于所述电容孔之间的部分所述支撑结构，以形成容纳腔，所述容纳腔至少暴露出部分所述下电极，保留下来的所述支撑结构位于所述下电极的部分侧壁上；
    形成第二介质层，所述第二介质层覆盖所述容纳腔的侧壁和底部；
    形成第二上电极，所述第二上电极覆盖所述第二介质层和所述第一上电极的上表面。
  2. 根据权利要求1所述的方法，其中，所述第一介质层和所述第二介质层的材料不同，和/或尺寸不同。
  3. 根据权利要求2所述的方法，其中，所述第一介质层的材料的介电常数小于等于3.9，所述第二介质层的介电常数大于3.9。
  4. 根据权利要求2或3所述的方法，其中，在平行于所述衬底的方向上，所述第二介质层的宽度大于等于所述第一介质层的宽度，和/或，
    在垂直于所述衬底的方向上，所述第二介质层的高度大于等于所述第一介质层的高度。
  5. 根据权利要求1所述的方法，其中，在平行于衬底的方向上，所述电容孔的开口尺寸小于等于25nm。
  6. 根据权利要求1所述的方法，其中，在所述电容孔内形成下电极，包括：
    沉积电极材料，所述电极材料覆盖所述电容孔的侧壁和底部，并覆盖所述支撑结构的上表面；
    执行刻蚀工艺，去除位于所述支撑结构上表面的所述电极材料，保留在所述电容孔侧壁和底部的所述电极材料构成下电极。
  7. 根据权利要求6所述的方法，其中，去除位于所述电容孔之间的部分所述支撑结构，以形成容纳腔，包括：
    在所述第一上电极上形成掩膜层，所述掩膜层包含刻蚀窗口，所述刻蚀窗口在所述衬底上的正投影与部分所述支撑结构在所述衬底上的正投影重叠；
    刻蚀被所述刻蚀窗口暴露的所述第一上电极、所述第一介质层和所述 支撑结构，以形成所述容纳腔，所述容纳腔至少暴露出部分所述下电极，未被刻蚀的所述支撑结构覆盖所述下电极的部分侧壁。
  8. 根据权利要求7所述的方法，其中，形成第二介质层，包括：
    沉积介质材料，所述介质材料覆盖所述容纳腔的侧壁及底部并覆盖所述第一上电极的上表面；
    执行刻蚀工艺，以将所述介质材料覆盖所述第一上电极上表面的部分去除，保留下来的所述介质材料构成第二介质层。
  9. 一种半导体结构，包括：
    衬底及位于所述衬底上的支撑结构，所述支撑结构内具有多个电容孔；
    分立设置在多个所述电容孔内的下电极，所述支撑结构位于所述下电极的部分侧壁上；
    第一介质层，所述第一介质层覆盖所述下电极的表面；
    第一上电极，所述第一上电极覆盖所述第一介质层；
    第二介质层，所述第二介质层至少覆盖所述下电极的部分侧壁；
    第二上电极，所述第二上电极覆盖所述第二介质层和所述第一上电极的上表面。
  10. 根据权利要求9所述的结构，其中，所述第一介质层和所述第二介质层的材料不同，和/或，尺寸不同。
  11. 根据权利要求10所述的结构，其中，所述第一介质层的介电常数小于等于3.9，所述第二介质层的介电常数大于3.9。
  12. 根据权利要求9或10所述的结构，其中，在平行于所述衬底的方向上，所述第二介质层的宽度大于等于所述第一介质层的宽度，和/或，
    在垂直于所述衬底的方向上，所述第二介质层的高度大于等于所述第一介质层的高度。
  13. 根据权利要求9所述的结构，其中，在平行于衬底的方向上，所述电容孔的开口尺寸小于等于25nm。
  14. 根据权利要求9所述的结构，其中，所述第一介质层覆盖所述下电极的侧表面、底表面和顶表面，并覆盖所述支撑结构的上表面。
  15. 根据权利要求14所述的结构，其中，所述半导体结构还包括节点接触插塞，所述节点接触插塞位于所述下电极和所述衬底之间。
PCT/CN2022/123996 2022-08-15 2022-10-09 一种半导体结构的制备方法及半导体结构 WO2024036722A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210975666.3A CN115312465A (zh) 2022-08-15 2022-08-15 一种半导体结构的制备方法及半导体结构
CN202210975666.3 2022-08-15

Publications (1)

Publication Number Publication Date
WO2024036722A1 true WO2024036722A1 (zh) 2024-02-22

Family

ID=83862542

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/123996 WO2024036722A1 (zh) 2022-08-15 2022-10-09 一种半导体结构的制备方法及半导体结构

Country Status (2)

Country Link
CN (1) CN115312465A (zh)
WO (1) WO2024036722A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130127012A1 (en) * 2011-11-23 2013-05-23 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Manufacturing the Same
CN108010913A (zh) * 2017-12-29 2018-05-08 睿力集成电路有限公司 半导体存储器结构及其制备方法
CN108717936A (zh) * 2018-06-27 2018-10-30 长鑫存储技术有限公司 双面电容器结构及其制备方法
CN112908968A (zh) * 2019-12-03 2021-06-04 长鑫存储技术有限公司 半导体存储器中的电容及其制备方法
CN114078777A (zh) * 2020-08-13 2022-02-22 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130127012A1 (en) * 2011-11-23 2013-05-23 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Manufacturing the Same
CN108010913A (zh) * 2017-12-29 2018-05-08 睿力集成电路有限公司 半导体存储器结构及其制备方法
CN108717936A (zh) * 2018-06-27 2018-10-30 长鑫存储技术有限公司 双面电容器结构及其制备方法
CN112908968A (zh) * 2019-12-03 2021-06-04 长鑫存储技术有限公司 半导体存储器中的电容及其制备方法
CN114078777A (zh) * 2020-08-13 2022-02-22 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Also Published As

Publication number Publication date
CN115312465A (zh) 2022-11-08

Similar Documents

Publication Publication Date Title
KR102406719B1 (ko) 반도체 장치 및 그 제조 방법
US6784479B2 (en) Multi-layer integrated circuit capacitor electrodes
KR100487519B1 (ko) 반도체 장치의 커패시터 및 그 제조 방법
US8058678B2 (en) Semiconductor memory device including a cylinder type storage node and a method of fabricating the same
US8987860B2 (en) Semiconductor device
US8723244B2 (en) Semiconductor device having storage electrode and manufacturing method thereof
US10714480B2 (en) Method for fabricating contact plug in dynamic random access memory
US8035136B2 (en) Semiconductor device and method of manufacturing the same
JP2000156479A (ja) 半導体記憶装置およびその製造方法
US7892918B2 (en) Method of fabricating a semiconductor device including formation of contact holes
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
US7049205B2 (en) Stacked capacitor and method for preparing the same
CN114388505A (zh) 埋入式字线结构及其制备方法、动态随机存储器
WO2024036722A1 (zh) 一种半导体结构的制备方法及半导体结构
KR102053353B1 (ko) 반도체 소자 및 그 제조 방법
CN108807383B (zh) 半导体元件及其制作方法
US11901291B2 (en) Semiconductor devices including lower electrodes including inner protective layer and outer protective layer
KR20020058573A (ko) 반도체소자 및 그 제조 방법
KR20170039902A (ko) 반도체 장치 제조 방법
US20030073279A1 (en) Compatible embedded DRAM process for MIM capacitor
US20240136286A1 (en) Semiconductor devices including lower electrodes including inner protective layer and outer protective layer
CN116631987A (zh) 半导体结构及半导体结构的制造方法
JPH10256501A (ja) 半導体記憶装置及びその製造方法
CN116156879A (zh) 半导体器件
KR20040039006A (ko) 반도체 메모리 소자 및 그 제조방법