KR20020058573A - 반도체소자 및 그 제조 방법 - Google Patents

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KR20020058573A
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Abstract

본 발명은 실린더형 캐패시터의 내부 홈을 충진막을 이용하여 매립하여 적층형으로 형성함으로서, 누설전류 특성 및 전극용량을 향상시킨 캐패시터를 갖는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 반도체소자 제조 방법에 있어서, 전도층 상의 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성한 후 베리어 물질을 증착하여 상기 콘택홀 내부에만 베리어층이 형성되도록 평탄화하는 제1단계; 상기 제1단계가 완료된 결과물 상에 산화방지막과 희생질화막을 증착한 후, 상기 희생질화막과 산화방지막을 선택적으로 식각하여 상기 베리어층 상부가 드러나도록 홈을 형성하는 제2단계; 상기 홀 내부의 바닥 및 측면을 따라 캐패시터의 하부전극을 형성하는 제3단계; 상기 홀 내부의 상기 하부전극 상에 충진막을 형성하여 웨이퍼를 평탄화하는 제4단계; 상기 희생절연막을 제거하는 제5단계; 및 상기 제5단계가 완료된 결과물 상에 캐패시터의 유전막 및 상부전극을 형성하는 제6단계를 포함하여 이루어진다.
또한, 본 발명은 반도체소자에 있어서, 전도층 상의 절연막을 관통하여 형성된 제1도전층; 상기 제1도전층 상에 형성된 실린더 형상의 하부전극; 상기 하부전극 내부에 매립된 충진막; 상기 하부전극 외벽과 상기 충진막 표면에 형성된 유전막; 및 상기 유전막 상에 형성된 상부전극을 포함하는 반도체소자를 제공한다.

Description

반도체소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 고유전막을 이용한 캐패시터를 갖는 반도체소자 및 그 제조 방법에 관한 것이다.
반도체소자의 고집적화에 따른 정보 전하를 저장할 기억소자를 효율적으로 축소하는 문제가 제기되고 있느나, 캐패시터가 차지하고 있는 영역의 축소는 기억된 정보의 유지를 위한 충분한 전극용량을 확보하는데 있어 제약이 되고, α입자(Particle)에 의한 소프트에러(Soft error) 및 노이즈에 의한 정보 전하를 유지하기 위해 기억소자의 축소에 관계없이 캐패시터는 적정한 전극용량을 확보해야 한다.
이를 해결하기 위해 통상적으로 C = εAs/ d (ε는 유전율, As는 표면적, d는 유전막 두께)과 같이 캐패시터 유전막의 박막화로 전극간 거리(d)를 최소화, 캐패시터 구조를 단순 적층형(Simple stack), 오목형(Concave), 원통형(Cylinder)과 같은 3차원 구조로의 변화에 의한 표면적(As) 증대를 추구하였다.
도 1은 종래기술의 일예에 따른 오목형 캐패시터를 갖는 반도체소자 단면도를 나타낸다.
도 1를 참조하면, 전도층(10)상의 절연막(11)을 선택적으로 식각하여 플러그 형성 부위에 콘택홀(도시하지 않음)을 형성한 후 상기 콘택홀(도시하지 않음) 내부에 리세스된 플러그(12)를 형성한다. 다음으로 베리어층(13)을 형성한 후 상기 콘택홀(도시하지 않음) 내부에만 베리어층(13)이 형성되도록 평탄화한다.
다음으로 후속 공정에 의한 상기 베리어층(13)의 산화 방지를 위해 질화막 등을 이용한 산화방지막(14)과 희생절연막(15)을 증착한 후 마스크 공정을 통하여 패턴을 형성하며, 상기 희생절연막(15)과 산화방지화막(14)을 선택적으로 식각하여 상기 베리어층(13) 상부가 드러나도록 홈(도시하지 않음)을 형성한 후 결과물에 하부전극 물질을 증착 및 후열처리하여 상기 홈 내부의 바닥 및 측변을 따라 하부전극(16)이 형성되도록 평탄화한다.
다음으로 유전막(17)과 상부전극(18)을 증착하여 오목형의 캐패시터를 형성한다.
그러나, 전술한 바와 같이 이루어지는 제1종래기술에 따른 오목형 캐패시터는 하부전극(16)의 증착 후 결정화를 위해 실시하는 후열처리에 의해 상기 하부전극(16)의 표면이 거칠어짐에 따라 유전막(17)과의 경계에서 누설전류에 의한 전기적 특성 열화의 발생할 뿐만아니라 하부 캐패시터 영역(19)에서 확산 등의 문제로 인하여 유전막(17)이 취약하게 되므로 전체적인 전극용량의 열화가 발생한다.
도 2는 종래기술의 다른 예에 따른 단순 적층형의 캐패시터를 갖는 반도체소자의 단면도이다.
이하, 도 2를 참조하면, 산화방지막(24) 형성 공정까지는 전술한 제1종래기술(도 1)과 동일하게 실시하여, 전도층(20)과 절연막(21)과 플러그(22)와 베리어층(23) 및 산화방지막(24)이 증착된 결과물 상에 마스크 공정 및 식각공정을 통하여 상기 베리어층(23) 상을 선택적으로 식각하여 드러낸 후 하부전극 물질을 증착하여 상기 베리어층(23)의 드러난 부분에 하부전극(25)이 콘택되도록 에치백 등의 공정을 실시한다. 이어서, 하부전극(25) 상에 유전막(26)과 상부전극(27)을 증착하여 단순 적층형 캐패시터를 형성한다.
그러나, 전술한 바와 같이 이루어지는 제2종래기술에 따른 단순 적층형 캐패시터를 반도체소자는 하부전극(25)의 에치백 시 Ru 등의 메탈의 제거가 용이하지 않은 문제가 발생한다.
따라서, 제1 및 제2 종래기술에서는 공정상 및 전기적 특성과 전극용량의 열화가 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 오목형 캐패시터의 구조에 하부전극 상의 오목한 홈을 충진막을 사용하여 채움으로서 전기적 특성과 전극용량의 향상 및 공정의 단순화를 기하는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술의 일예에 따른 오목형 캐패시터를 갖는 반도체소자 단면도,
도 2는 종래기술의 다른 예에 따른 단순 적층형 캐패시터를 갖는 반도체소자의 단면도,
도 3a 내지 3f는 본 발명의 실시예에 따른 반도체소자의 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 전도층
31 : 절연막
32 : 플러그
33 : 베리어층
34 : 산화방지막
35 : 희생절연막
36 : 하부전극
37 : 충진막
38 : 유전막
39 : 상부전극
상기 목적을 달성하기 위하여 본 발명은 반도체소자 제조 방법에 있어서, 전도층 상의 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성한 후 베리어 물질을 증착하여 상기 콘택홀 내부에만 베리어층이 형성되도록 평탄화하는 제1단계; 상기 제1단계가 완료된 결과물 상에 산화방지막과 희생질화막을 증착한 후, 상기 희생질화막과 산화방지막을 선택적으로 식각하여 상기 베리어층 상부가 드러나도록 홈을 형성하는 제2단계; 상기 홀 내부의 바닥 및 측면을 따라 캐패시터의 하부전극을 형성하는 제3단계; 상기 홀 내부의 상기 하부전극 상에 충진막을 형성하여 웨이퍼를 평탄화하는 제4단계; 상기 희생절연막을 제거하는 제5단계; 및 상기 제5단계가 완료된 결과물 상에 캐패시터의 유전막 및 상부전극을 형성하는 제6단계를 포함하여 이루어진다.
또한, 본 발명은 반도체소자에 있어서, 전도층 상의 절연막을 관통하여 형성된 제1도전층; 상기 제1도전층 상에 형성된 실린더 형상의 하부전극; 상기 하부전극 내부에 매립된 충진막; 상기 하부전극 외벽과 상기 충진막 표면에 형성된 유전막; 및 상기 유전막 상에 형성된 상부전극을 포함하는 반도체소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 도 3f를 참조하여 설명한다.
도 3f는 본 발명의 캐패시터를 갖는 반도체소자를 도시한 도면이다.
도 3f를 참조하면, 전도층(30) 상의 절연막(31)이 도포되어 형성된 캐패시터콘택홀(도시하지 않음) 내부에 리세스된 플러그(32)와 상기 콘택홀(도시하지 않음) 내부의 상기 플러그 상에 형성된 베리어층(33)으로 구성된 제1도전층이 형성되어 있다. 상기 제1도전층 상에 실린더 형상의 하부전극(36)이 형성되어 있으며, 상기 하부전극 내부에는 충진막(37)이 매립되어 있다. 상기 하부전극 외벽과 상기 충진막 표면에 유전막(38)이 형성되어 있으며, 상기 유전막 상에 상부전극(39)이 형성되어 있다. 또한 상기 절연막(31)과 상기 유전막(38) 사이에 산화방지막(34)이 형성되어 있다.
도 3a 내지 도 3f는 본 발명의 반도체소자 제조 공정을 나타내는 단면도이다.
먼저 도 3a에 도시된 바와 같이, 전도층(30) 상의 절연막(31)을 선택적으로 식각하여 캐패시터 콘택홀(도시하지 않음)을 형성하고, 상기 콘택홀(도시하지 않음) 내부에 플러그(32)를 형성하되, 콘택홀(도시하지 않음)의 상부 영역에서 리세스되도록 콘택홀(도시하지 않음) 내부 일부영역에만 플러그(32)를 형성한 후 TiN/Ti, Ti-Si-N 또는 WN 등의 다양한 베리어 물질을 증착하여 상기 콘택홀(도시하지 않음) 내부에만 베리어층(33)이 형성되도록 평탄화 공정, 예컨대 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 실시한다. 여기서, 전도층(30)은 메모리소자의 경우 통상의 트랜지스터 소스/드레인접합을 일컷는 바, 본 발명은 메모리소자에서뿐 아니라 기타 반도체소자에도 충분히 적용될 수 있기 때문에, 상기 전도층(30)은 접합 이외에 폴리실리콘층 등 기타 모든 전도층이 될 수도 있다. 아울러, 상기 절연막(31)은 통상 산화막 계열의 박막이 적용되며 메모리소자의 경우 층간 절연 및 평탄화 등을 고려하여 통상 다층의 산화막이 적용된다. 또한, 여기서, 베리어 물질의 증착두께는 플러그(32)가 형성된 이후의 콘택홀(도시하지 않음)의 리세스 정도 및 기타 조건에 따라 결정된다.
다음으로 도 3b에 도시된 바와 같이, 상기 공정이 완료된 결과물 상에 Si3N4등을 이용하여 산화방지막(34)과 희생절연막(35)을 증착한 후 감광막 도포 및 노광과 현상의 마스크 공정을 통하여 패턴을 형성하며, 다시 상기 희생절연막(35)과 산화방지막(34)을 차례로 선택적으로 식각함으로써, 상기 베리어층(33) 상부가 드러난 오목한 형태의 홈(40)을 형성한다. 여기서, 상기 산화방지막(34)은 후속 공정 시 상기 베리어층(33)의 산화를 방지하기 위한 것이다.
다음으로 도 3c에 도시된 바와 같이, 결과물 상에 Ru, Ir, Pt 또는 W의 하부전극 물질을 화학기상증착(Chemical Vapor Deposition; CVD)을 이용하여 상기 홈(40)의 타포로지(Topology)를 따라 증착하며, 다시 후열처리하여 상기 하부전극(36)을 결정화시킨다. 이어서, CMP(Chemical Mechanical Polishing) 또는 에치백(Etch bach)을 통하여 상기 하부전극(36)을 이웃한 하부전극과 아이솔레이션(Isolation)시킨다.
다음으로 도 3d에 도시된 것처럼, 결과물 상에 폴리실리콘, 산화막(Oxide) 또는 질화막(Nitride)을 증착하여 상기 홈(40)을 매립하며 하부의 하부전극(36)과 콘택하는 충진막(37)을 형성하여 상기 하부전극의 상부가 평판한 형태가 되도록 한다.
상기 충진막(37)은 본 발명의 가장 특징적인 부분으로서, 실린더 형상의 구조를 충진막(37)을 이용하여 상기 홈(40)을 매립함으로써, 표면이 균일한 상기 희생절연막(35)과 콘택된 상기 하부전극(36)의 측벽에서 콘택이 이루어지도록 후속의 상기 희생절연막(35) 제거 후 유전막을 증착함으로써, 오목한 구조에서 발생하는 후속의 유전막과 후열처리에 의해 막 표면이 거칠어진 하부전극(36)이 콘택에 의한 누설전류의 영향을 배제할 수 있다.
다음으로 도 3e에 도시된 것처럼, CMP 또는 에치백에 의해 상기 충진막(37)을 평탄화시키고, 버퍼옥사이드 에천트(Buffer Oxide Etchant; BOE)를 이용한 습식식각에 의해 상기 희생절연막(25)을 에치백함으로써, 상기 산화방지화막(34)이 전면에 드러난다. 따라서, 막 표면이 균일한 상기 하부전극(36)의 외벽에 후속의 유전막 증착이 이루어지도록 하는 적층형 구조가 된다. 여기서, 버퍼옥사이드 에천트(BOE)는 불화암모늄(NH4F)과 불산(HF)이 혼합된 화학물질로 통상의 산화막 식각에 사용된다.
다음으로 도 3f에 도시된 바와 같이, 결과물 상에 유전막(38) 및 상부전극(39)을 증착하여 적층되는 캐패시터가 형성되도록 한다. 여기서, 상기 유전막(38)은 Ta2O5, PZT((Pb,Zr)TiO3), BST(Bi2SrTa2O9), SBT(SrBiTa2O9) 또는 BT(Bi2Ti3O12)의 고유전물질을 이용하며, 상기 상부전극(39)은 TiN, Ru 또는 W을 이용한다.
전술한 것처럼 본 발명의 반도체소자 제조 방법은 오목한 홈(40) 형태의 타포로지를 따라 형성된 하부전극(36) 상에 콘택되는 충진막(37)을 이용하여 상기홈(40)을 매립함으로서, 하부전극(36)과 유전막(38) 사이의 누설전류를 방지하며, 종래의 단순 적층형 구조에서 문제시된 공정 상의 문제점을 실린더 형상의 하부전극(36)을 형성한 후 에치백에 의해 아이솔레이션시킴으로 인해 전체 캐패시터의 높이가 높아도 쉽게 하부전극과 유전막 및 상부전극의 적층형태를 이룰 수가 있으며, 상기 하부 캐패시터 영역에서 유전물질의 취약성으로 인해 캐패시터로 사용하지 못한 문제점을 극복할 수 있으므로, 캐패시터의 누설전류 특성과 전극용량의 향상 및 공정 단순화를 기할 수 있음을 실시예를 통해 알아보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 고유전막 캐패시터를 구비한 반도체소자 및 그 제조 방법에 있어서, 오목한 형태의 하부전극 내부를 충진막으로 매립함으로써, 캐패시터의 전기적 특성과 전극용량의 향상 및 공정 단순화에 기여할 수 있다.

Claims (12)

  1. 반도체소자 제조 방법에 있어서,
    전도층 상의 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성한 후 베리어 물질을 증착하여 상기 콘택홀 내부에만 베리어층이 형성되도록 평탄화하는 제1단계;
    상기 제1단계가 완료된 결과물 상에 산화방지막과 희생질화막을 증착한 후, 상기 희생질화막과 산화방지막을 선택적으로 식각하여 상기 베리어층 상부가 드러나도록 홈을 형성하는 제2단계;
    상기 홀 내부의 바닥 및 측면을 따라 캐패시터의 하부전극을 형성하는 제3단계;
    상기 홀 내부의 상기 하부전극 상에 충진막을 형성하여 웨이퍼를 평탄화하는 제4단계;
    상기 희생절연막을 제거하는 제5단계; 및
    상기 제5단계가 완료된 결과물 상에 캐패시터의 유전막 및 상부전극을 형성하는 제6단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 충진막은,
    폴리실리콘, 산화막 또는 질화막 중 어느 하나임을 특징으로 하는 반도체소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 베리어 물질은,
    TiN/Ti, Ti-Si-N 또는 WN 중 어느 하나임을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부전극은,
    Ru, Ir, Pt 또는 W 중 어느 하나임을 특징으로 하는 반도체소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 하부전극은,
    화학기상증착법을 이용하여 형성되는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 희생절연막의 제거는,
    습식식각을 이용하는 것을 특징으로 반도체소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 유전막은,
    Ta2O5, PZT, BST, SBT 또는 BT 중 어느 하나임을 특징으로 하는 반도체소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 상부전극은,
    TiN, Ru 또는 Pt 중 어느 하나임을 특징으로 하는 반도체소자 제조 방법.
  9. 반도체소자에 있어서,
    전도층 상의 절연막을 관통하여 형성된 제1도전층;
    상기 제1도전층 상에 형성된 실린더 형상의 하부전극;
    상기 하부전극 내부에 매립된 충진막;
    상기 하부전극 외벽과 상기 충진막 표면에 형성된 유전막; 및
    상기 유전막 상에 형성된 상부전극
    을 포함하여 이루어짐을 특징으로 하는 반도체소자.
  10. 제 9 항에 있어서,
    상기 제1도전층은,
    상기 전도층 상의 절연막이 도포되어 형성된 캐패시터 콘택홀 내부에 리세스되어 형성된 플러그; 및
    상기 콘택홀 내부의 상기 플러그 상에 형성된 베리어층
    을 포함하여 이루어짐을 특징으로 하는 반도체소자.
  11. 제 9 항에 있어서,
    상기 절연막과 상기 유전막 사이에 형성된 산화방지막을 더 포함하는 것을 특징으로 하는 반도체소자.
  12. 제 9 항에 있어서,
    상기 충진막은,
    폴리실리콘, 산화막 또는 질화막 중 어느 하나임을 특징으로 하는 반도체소자.
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