KR100849803B1 - Ｍｉｍ 실리더형 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 Ti/Ru 적층 메탈 전극을 이용한 MIM(Metal-Insulator-Metal) 실린더형 캐패시터 및 그 제조 방법을 개시한다.
본 발명에 따른 MIM 실리더형 캐패시터는 플러그가 형성된 상부에 실린더 형으로 Ru막이 TiN막의 내측에 적층된 하부 전극; 상기 하부 전극 상부에 적층된고 유전체 물질로 형성되는 유전막; 및 상기 유전막 상부에 형성된 상부 전극을 구비하며, 상기 하부 전극과 상기 유전막 사이에는 산화 방지막이 형성된다.

Description

ＭＩＭ 실리더형 캐패시터 및 그 제조 방법{MIM cylindrical capacitor and fabirication method thereof}
도 1은 본 발명에 따른 MIM 실린더형 캐패시터의 바람직한 실시예를 나타내는 단면도
도 2 내지 도 12는 본 발명에 따른 MIM 실린더형 캐패시터 제조 방법의 바람직한 실시예를 나타내는 공정도
본 발명은 MIM(Metal-Insulator-Metal) 실린더형 캐패시터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 TiN/Ru 적층 메탈 전극을 이용한 풀 실린더 캐패시터(Full cylinder capacitor)를 제조하는 기술에 관한 것이다.
반도체 소자의 고집적화에 따른 정보 전하를 저장할 기억소자를 효율적으로 축소하는 문제가 제기되고 있으며, 캐패시터가 차지하는 영역의 축소는 기억된 정보 유지를 위한 충분한 정전용량을 확보하는데 있어서 제약 요소가 된다.
캐패시터는 α-파티클에 의한 소프트 에러 및 노이즈에 대응하여 정보전하를 유지하기 위해서, 기억소자의 축소에 관계없이 항상 일정한 정전용량을 확보해야 한다.
이를 위한 시도로서 캐패시터 유전체의 박막화로 전극간 거리를 최소화하는 방법 또는 캐패시터 구조를 플래너 스택(Planer stack), 컨케이브(Concave), 실린더(Cylinder)와 같은 3 차원적인 구조로 변화시키는 방법 등이 제시되고 있다.
그러나, 반도체 공정이 초미세화됨에 따라 캐패시터 구조 개선을 통하여 정전용량을 유지하면서 영역을 축소하는 것은 한계에 이르고 있다.
이를 해결하기 위하여 기존 실리콘 계열의 유전막이 아닌 알루미늄 옥사이드(Al2O3), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO 2), 바륨스트론튬티타늄옥사이드(BST), 납-지르코늄-티타늄옥사이드(PZT)와 같은 고 유전막이 개발되고 있다.
상기한 고 유전막을 이용하는 캐패시터는 전극으로써 폴리실리콘 대신 메탈을 사용하는데, 3 차원 구조에서 메탈 전극은 W, TiN, Ru, Ir과 같은 메탈을 이용하여 화학기상증착으로 형성한다.
칩 크기가 축소됨에 따라서 캐패시터의 구경이 작아지므로, 이를 해소하기 위하여 캐패시터의 높이가 커져야한다.
그러나, 이러한 구조는 캐패시터의 상하부 전극 및 고유전체 물질이 우수한 스텝커버리지 특성을 갖는 것을 요구하며, 구조가 불안정하고, 캐패시터를 형성하기 위한 희생산화막을 식각하는 공정에 어려움이 발생되는 문제점이 있다.
본 발명의 목적은 TiN/Ru 적층 전극을 이용하여 캐패시터의 높이를 낮게 형성할 수 있으면서 높은 정전 용량 및 우수한 누설 전류 특성을 확보함에 있다.
본 발명에 따른 MIM 실리더형 캐패시터는 플러그가 형성된 상부에 실린더 형으로 Ru막이 TiN막의 내측에 적층된 하부 전극; 상기 하부 전극 상부에 적층된 고 유전체 물질로 형성되는 유전막; 및 상기 유전막 상부에 형성된 상부 전극을 구비한다.
그리고, 상기 하부 전극과 상기 유전막 사이에는 산화 방지막이 더 형성됨이 바람직하다.
본 발명에 따른 MIM 실린더형 캐패시터 제조 방법은, 플러그가 형성된 상부에 후속 식각 공정의 종료를 제어하기 위한 버퍼막을 증착하는 제 1 공정; 상기 버퍼막이 제거된 상기 플러그 상부에 실린더 형태로 TiN/Ru가 적층된 하부 전극을 형성하는 제 2 공정; 상기 하부 전극 상부에 산화 방지막을 적층하는 제 3 공정; 상기 산화 방지막 상부에 유전막을 형성하는 제 4 공정; 및 상기 유전막 상부에 상부 전극을 형성하는 제 5 공정을 구비한다.
이하, 본 발명에 따른 MIM 실린더형 캐패시터 및 그 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 설명한다.
본 발명에 따른 MIM 실린더형 캐패시터는 도 1과 같은 구조를 갖는다.
캐패시터의 하부 전극과 DRAM의 트랜지스터와 전기적인 연결은 플러그에 의하여 이루어지며, 상기한 플러그는 폴리실리콘(10)과 배리어 메탈 레이어인 Ti/TiN 레이어(12)가 적층되어 형성된다.
그리고, 캐패시터는 실린더형으로 TiN(20)/Ru(22) 적층된 하부 전극, 유전막(26) 및 상부전극(28)의 실린더형 구조를 갖도록 형성된다.
상기한 MIM 실린더형 캐패시터의 제조 방법에 대하여 도 2 내지 도 12를 참조하여 순차적으로 설명한다.
하부에 형성된 트랜지스터와 연결하기 위한 플러그가 도 2와 같이 형성된다. 플러그는 도전성을 갖는 폴리실리콘(10)과 Ti/TiN(12)이 순차적으로 적층된 구조를 갖는다.
폴리실리콘(10)은 증착된 후 에치백 공정에 의하여 전면 식각되어서 플러그 영역 내부까지 과식각되어 형성되고, Ti/TiN(12)은 증착된 후 화학기계적 연마 또는 에치백 공정으로 플러그 영역 이외 부분은 제거함으로써 형성된다. 여기에서 Ti/TiN은 배리어 레이어 역할을 한다.
그 후 상부에 도 3과 같이 버퍼막으로써 나이트라이드 막(14)이 형성되며, 나이트라이드 막(14)은 후속으로 진행되는 식각 공정의 종료를 제어하는 역할을 한다.
그리고, 나이트라이드 막(14)의 상부에는 도 4와 같이 희생 산화막(16)이 형성되며, 희생 산화막(16)의 높이는 캐패시터의 노드 높이를 결정하는 것이고, 풀 실린더형인 경우 컨케이브 또는 박스 타입에 비해 높이를 최대 1/2까지 줄일 수 있다.
도 4의 희생 산화막(18)을 건식 식각함에 의하여 도 5와 같이 캐패시터 노드(18)가 형성된다. 이때 캐패시터 노드(18)를 형성할 영역에 형성된 희생 산화 막(18)과 나이트라이드 막(14)이 같이 식각되며, 나이트라이드 막(14)에 의하여 식각 종료점이 구해진다.
도 4와 같이 캐패시터 노드(18)가 형성된 상태에서 하부 전극이 도 6 및 도 7과 같이 실린더형으로 형성되며, 하부 전극은 도 6과 같이 50Å 내지 100Å의 두께로 증착되는 TiCl4-TiN 막(20)과 도 7과 같이 화학기상증착으로 형성되는 Ru 막(22)을 포함한다. 이때 화학기상증착에서 Ru 소스로 Ru(od)3나 Ru(etcp)2가 이용된다.
그 후 화학기계적 연마 공정이 진행되어 희생 산화막(16)의 상부 즉 노드 이외 영역에 형성된 TiN 막(20)과 Ru 막(22)이 도 8과 같이 제거된다.
그리고, 풀 실린더 캐패시터를 형성하기 위해서는 희생 산화막(16)이 제거되어야 하며, 희생 산화막(16)은 습식 식각으로 도 9와 같이 제거된다.
알루미늄 옥사이드(Al2O3), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO 2), 바륨스트론튬티타늄옥사이드(BST), 납-지르코늄-티타늄옥사이드(PZT)와 같은 고 유전체 물질은 산소 분위기에서 증착된다.
그러므로, 하부 전극을 이루는 TiN 막(20)과 산소가 접촉되어 TiO2로 산화되는 것을 방지하기 위하여 도 10과 같이 10Å 내지 20Å 두께의 나이트라이드 박막(24)을 증착한다.
그리고, 나이트 라이드 박막(24) 상부에 고유전체 물질을 산소 분위기에서 증착하여 도 11과 같이 유전막(26)을 형성한다.
도 11과 같이 유전막(26)이 증착된 후 열처리가 이루어지며, 이는 고 유전체 물질의 산소 공백을 제거하고 결정화하기 위한 것이며, 구체적으로 500℃ 내지 800℃ 온도에서 산소 분위기로 열처리한다.
마지막으로 도 12와 같이 상부 전극(28)이 증착되며, 상부 전극(28)은 폴리실리콘, TiN, W, Ru, TiN/폴리실리콘, Ru/폴리실리콘으로 형성될 수 있다.
상술한 바와 같이 본 발명에 따른 MIM 실리더형 캐패시터는 하부 전극이 TiN/Ru의 증착으로 형성된다.
따라서, 본 발명에 의하면 TiN/Ru로 하부 전극을 형성함에 따라서 캐패시터의 높이가 낮아질 수 있다.
캐패시터의 높이가 낮아짐에 따라서 희생 산화막의 식각이 용이한 효과가 있으며, 스텝커버리지가 양호하지 않은 화학기상증착 메탈 박막을 적용할 수 있고, 메탈 전극 위에 고유전 물질을 균일하게 증착할 수 있어서 캐패시터의 높은 정전용량이 확보될 수 있고 양호한 누설전류 특성을 얻을 수 있다.

Claims (11)

  1. 플러그가 형성된 상부에 실린더 형으로 Ru막이 TiN막의 내측에 적층된 하부 전극;
    상기 하부 전극 상부에 적층된 유전막; 및
    상기 유전막 상부에 형성된 상부 전극을 구비함을 특징으로 하는 MIM 실린더형 캐패시터.
  2. 제 1 항에 있어서,
    상기 유전막은 알루미늄 옥사이드(Al2O3), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2), 바륨스트론튬티타늄옥사이드(BST), 납-지르코늄-티타늄옥사이드(PZT) 중 어느 하나임을 특징으로 하는 MIM 실린더형 캐패시터.
  3. 제 2 항에 있어서,
    상기 하부 전극과 상기 유전막 사이에는 산화 방지막이 더 형성됨을 특징으로 하는 MIM 실린더형 캐패시터.
  4. 제 3 항에 있어서, 상기 산화방지막은 10Å 내지 20Å 두께의 나이트라이드 막임을 특징으로 하는 MIM 실린더형 캐패시터.
  5. 제 1 항에 있어서,
    상기 상부 전극은 폴리실리콘, TiN, W, Ru, TiN/폴리실리콘, Ru/폴리실리콘 중 어느 하나로 형성됨을 특징으로 하는 MIM 실린더형 캐패시터.
  6. 플러그가 형성된 상부에 후속 식각 공정의 종료를 제어하기 위한 버퍼막을 증착하는 제 1 공정;
    상기 버퍼막이 제거된 상기 플러그 상부에 실린더 형태로 TiN/Ru가 적층된 하부 전극을 형성하는 제 2 공정;
    상기 하부 전극 상부에 산화 방지막을 적층하는 제 3 공정;
    상기 산화 방지막 상부에 유전막을 형성하는 제 4 공정; 및
    상기 유전막 상부에 상부 전극을 형성하는 제 5 공정을 구비함을 특징으로 하는 MIM 실린더형 캐패시터 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 공정은 상기 버퍼막으로 나이트라이드 막을 증착함을 특징으로 하는 MIM 실린더형 캐패시터 제조 방법.
  8. 제 6 항에 있어서, 상기 제 2 공정은,
    상기 버퍼막 상부에 희생 산화막을 형성하는 제 1 단계;
    상기 플러그 상부를 건식 식각으로 상기 희생 산화막과 상기 버퍼막을 식각 하여 노드를 형성하는 제 2 단계;
    TiN 막을 증착하는 제 3 단계;
    상기 TiN 막 상부에 Ru 막을 증착하는 제 4 단계;
    상기 노드 외부의 TiN 막과 Ru 막을 제거하고, 상기 희생 산화막을 식각하여 실리더 형태로 TiN/Ru 적층 구조의 하부 전극만 남기는 제 5 단계를 구비함을 특징으로 하는 MIM 실린더형 캐패시터 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 단계의 희생 산화막은 습식 식각으로 제거됨을 특징으로 하는 MIM 실린더형 캐패시터 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 3 단계의 상기 TiN 막은 50Å 내지 100Å의 두께로 증착됨을 특징으로 하는 MIM 실린더형 캐패시터 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 4 단계의 상기 Ru 막은 Ru 소스로 Ru(od)3나 Ru(etcp)2를 이용하여 화학기상증착에 의하여 형성됨을 특징으로 하는 MIM 실린더형 캐패시터 제조 방법.
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