KR20020052846A - 반도체소자 제조 방법 - Google Patents
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Abstract
본 발명은 오믹콘택층과 확산방지막의 계면 저항을 줄임으로써 하부전극의 콘택 저항을 줄여 캐패시터의 전기적 특성의 향상시키고 공정의 단순화를 기하는 반도체소자 제조 방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 반도체소자 제조 방법에 있어서, 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계; 상기 제1단계가 완료된 결과물 상에 Ti와 TiN를 증착하여 상기 콘택홀 내부에만 Ti/TiN 장벽층이 형성되도록 평탄화하는 제2단계; 상기 제2단계가 완료된 결과물 상에 저압 화학기상증착법으로 산소를 반응가스로 이용하여 Ru 소스가스를 분해하여 Ru를 증착함과 동시에 암모니아를 이용하여 상기 산소를 환원시켜 제거하며 Ru 하부전극을 형성하는 제3단계; 상기 제3단계가 완료된 결과물 상에 암모니아 분위기에서 급속열처리하는 제4단계; 상기 Ru 하부전극 상에 Ta2O5층을 증착 및 결정화하여 Ta2O5유전막을 형성하는 제5단계; 및 상기 제5단계가 완료된 결과물 상에 상부전극을 형성하는 제6단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 Ru 하부전극을 갖는 MIM(Metal Insulator Metal) 구조의 캐패시터 제조 방법에 관한 것이다.
통상적으로 Ta2O5캐패시터의 하부전극은 RTN(Rapid Thermal Nitrization) 표면처리된 폴리실리콘을 사용하였다.
한편, 소자가 점차 고 집적화됨에 따라 안정된 소자동작을 위한 셀당 캐패시턴스는 변화가 없는 반면 캐패시터 셀 사이즈는 점점 줄어들게 되어 유효산화막의 두께가 30Å 정도인 폴리실리콘을 하부전극으로 하는 Ta2O5캐패시터 구조는 한계에 도달하게 되었다.
이러한 문제를 해결하기 위해 Ru와 같은 메탈을 하부전극으로 도입해 유효산화막 두께를 낮추는 방법이 시도되었다. 이러한 Ru 하부전극의 도입은 플러그 물질인 폴리실리콘과 Ru 하부전극의 열반응 방지를 위한 장벽층 형성공정을 필요로 하게 된다.
그러나, 종래기술의 Ru를 하부전극물질로 하는 Ta2O5캐패시터 제조 공정에서는 Ru를 증착 시 저압 화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 사용함으로서 Ru 박막 내에 존재하는 산소가 후속의 Ta2O5유전막 증착 후, 열처리 공정 과정에서 TiN 등의 장벽층을 산화시켜 이중 캐패시터를 형성하거나, 박막 리프팅(Film lifting)의 문제를 유발하여 캐패시터의 전기적 특성 및 전극용량을 열화시킨다.
한편, 이러한 문제점을 해결하기 위해 물리기상증착법(Physical Vapor Deposition; PVD)으로 먼저 Ru를 증착 후 화학기상증착법(Chemical Vapor Deposition; CVD)에 의해 Ru를 다시 증착하여 상기 장벽층의 산화를 방지하기 위한 방법이 시도된다.
그러나, 상기 물리기상증착법(PVD)으로 증착되는 Ru 박막은 단착피복성이 불량하고, 화학기상증착법(CVD)으로 증착되는 Ru 박막 내에 존재하는 산소가 많을 경우 후속 공정을 통해 물리기상증착법(PVD)으로 증착되는 Ru 박막 내로 산소가 침투하여 상기 장벽층을 산화시키는 문제가 발생한다.
도 1은 종래의 Ru 하부전극 증착 후 암모니아(NH3)를 이용하여 열처리하는 방법을 사용한 반도체소자의 캐패시터 단면도를 나타낸다.
도 1를 참조하면, 트랜지스터의 소스/드레인과 같은 전도층(10)상의 절연막(11)을 선택적으로 식각하여 캐패시터 콘택홀(도시하지 않음)을 형성한 후 상기 콘택홀(도시하지 않음) 내부에 리세스된 폴리실리콘 플러그(12)를 형성한다. 다음으로 Ti/TiN층(13, 14)을 증착하여 상기 콘택홀(도시하지 않음) 내부에만 TiN 장벽층(14)이 형성되도록 평탄화한다. 이어서, 실린더 등의 형상으로 하부전극을 형성하가 위하여 희생산화물(도시하지 않음)을 증착 후 일정 부위를 식각한다.
다음으로, 화학기상증착법(CVD)을 이용하여 Ru를 증착한 후 암모니아 분위기에서 급속열처리(Rapid Thermal Process)를 실시하여 상기 Ru 하부전극(15) 내의산소를 제거한 후에 Ta2O5유전막(16)과 상부전극(17)을 차례로 증착하여 적층구조의 캐패시터를 형성한다.
전술한 바와 같이 이루어지는 RTP처리하여 Ru 내의 산소를 제거하는 종래기술은 Ru 하부전극 내의 산소는 제거되지만, 상기 Ru 하부전극에 산소가 다량 존재하다가 제거되는 경우 Ru가 응집되어 불연속적인 막이 형성되어 전기적 특성이 열화되는 문제가 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, Ru가 응집되어 불연속적인 Ru 하부전극이 형성되는 것을 방지하면서 Ru 하부전극 내의 산소를 제거하여 상기 Ru 하부전극의 막질을 개선하는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 Ru 하부전극 증착 후 암모니아(NH3)를 이용하여 열처리한 반도체소자의 캐패시터 단면도,
도 2a 내지 2f는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 전도층
21 : 절연막
22 : 플러그
23 : Ti층
24 : TiN층
25 : 산화막
26 : Ru 하부전극
27 : 유전막
28 : 상부전극
상기 목적을 달성하기 위하여 본 발명은 캐패시터의 제조 방법에 있어서, 절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계; 상기 제1단계가 완료된 결과물 상에 Ti와 TiN를 증착하여 상기 콘택홀 내부에만 Ti/TiN 장벽층이 형성되도록 평탄화하는 제2단계; 상기 제2단계가 완료된 결과물 상에 저압 화학기상증착법으로 산소를 반응가스로 이용하여 Ru 소스가스를 분해하여 Ru를 증착함과 동시에 암모니아를 이용하여 상기산소를 환원시켜 제거하며 Ru 하부전극을 형성하는 제3단계; 상기 제3단계가 완료된 결과물 상에 암모니아 분위기에서 급속열처리하는 제4단계; 상기 Ru 하부전극 상에 Ta2O5층을 증착 및 결정화하여 Ta2O5유전막을 형성하는 제5단계; 및 상기 제5단계가 완료된 결과물 상에 상부전극을 형성하는 제6단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 도 3d를 참조하여 설명한다.
도 2a 내지 도 2f는 본 발명의 반도체소자 제조 공정을 나타내는 단면도이다.
먼저, 도 2a에 도시된 바와 같이 예컨대, 트랜지스터의 소스/드레인과 같은 전도층(20) 상의 절연막(21)을 선택적으로 식각하여 캐패시터 콘택홀(도시하지 않음)을 형성하고, 상기 콘택홀(도시하지 않음) 내부에 플러그(22)를 형성하되, 콘택홀(도시하지 않음)의 상부 영역에서 리세스되도록 콘택홀(도시하지 않음) 내부 일부영역에만 플러그(22)를 형성한다. 여기서, 상기 절연막(21)은 통상 산화막 계열의 박막이 적용되며 메모리소자의 경우 층간 절연 및 평탄화 등을 고려하여 통상 다층의 산화막이 적용된다.
다음으로 도 2b에 도시된 것처럼, Ti층(23) 과 TiN 장벽층(24)을 증착하고 상기 콘택홀(도시하지 않음) 내부에만 상기 TiN 장벽층(24)이 형성되도록 평탄화 공정, 예컨대 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 실시한다. 여기서, Ti와 TiN의 증착두께는 플러그(22)가 형성된 이후의 콘택홀(도시하지 않음)의 리세스 정도 및 기타 조건에 따라 결정된다.
다음으로 도 2c에 도시된 바와 같이, Ru 하부전극의 형상을 결정하기 위한 희생산화막(25)을 증착한 후 상기 TiN 장벽층이 드러나도록 일정 부위를 식각한다.
다음으로 도 2d에 도시된 바와 같이 저압 화학기상증착법(LPCVD)으로 산소를 반응가스로 이용하여 Ru 소스가스를 분해하여 Ru를 증착함과 동시에 암모니아를 이용하여 상기 산소를 환원시켜 제거하며 Ru 하부전극(26)을 형성한다.
상기 Ru 하부전극(26) 형성 과정을 구체적으로 살펴 보면, 먼저, Ru 증착 시 반응가스로 10 sccm 내지 100 sccm의 산소를 이용하여 소스가스를 분해함과 동시에 100 sccm 내지 2000 sccm의 암모니아를 주입하여 산소를 환원시켜 증착되는 Ru 하부전극(26) 내의 산소를 제거한다. 여기서, 챔버 내는 0.1 Torr 내지 10 Torr의 압력 및 250℃ 내지 350℃의 웨이퍼 온도를 유지한다.
이러한 과정을 반복적으로 실시하여 소정 두께의 하부전극(26)을 형성한 후에 암모니아 분위기에서 급속열처리(RTP)하여 상기 Ru 하부전극(26) 내의 산소를 완전히 제거한다. 여기서, 상기 급속열처리는 1000 sccm 내지 5000 sccm의 암모니아 분위기 및 500℃ 내지 700℃의 온도 하에서 30초 내지 120초 동안 실시한다.
다음으로 도 2e에 도시된 바와 같이, 상기 Ru 하부전극(26)을 평탄화하며 상기 희생산화막(25)을 딥아웃(Dip-out)한 후 Ta2O5를 증착 및 후처리하여 Ta2O5유전막(27)을 형성한다.
상기 Ta2O5유전막(27)의 형성은 0.1 Torr 내지 2 Torr의 압력과 300℃ 내지450℃의 온도를 유지하며 170℃ 내지 190℃의 기상상태인 탄탈륨 에칠레이트와 10 sccm 내지 1000 sccm의 산소를 이용한다.
상기 후처리 공정은 상기 Ta2O5유전막(27)을 300℃ 내지 500℃의 온도를 유지하며 N2O 플라즈마처리 또는 자외선오존(UV-O3)처리를 이용한 표면처리한 후에 500℃ 내지 650℃의 온도 하에서 질소와 산소를 이용하여 급속열처리(RTP)한다.
다음으로 도 2f에 도시된 바와 같이, 상기 Ta2O5유전막(27) 상에 Ru 또는 TiN을 증착하여 상부전극(28)을 형성한다.
한편, 커패시터는 도면에 도시된 원통형 이외에 평판형, 오목형 등 다양한 형상으로 제조하는 것이 가능하다.
전술한 것처럼 본 발명의 반도체소자 제조 방법은 저압 화학기상증착법을 이용하여 Ru 하부전극 증착 시 산소와 암모니아를 동시에 사용함으로써 산소를 제거함과 동시에 Ru 하부전극의 막질을 개선하고, 후속 암모니아 급속열처리에 의해 산소를 완전히(거의) 제거함으로써 산소에 의한 하지 장벽층의 산화를 방지하여 전체적인 캐패시터의 전기적 특성과 전극용량을 향상시킬 수 있음을 실시예를 통해 알아보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 캐패시터 제조 방법에 있어서, Ru 하부전극의 막질을 개선하며 하지 장벽층의 산화를 방지함으로써 캐패시터의 전기적 특성과 전극용량을 향상시킬 수 있다.
Claims (7)
- 반도체소자 제조방법에 있어서,절연막을 선택적으로 식각하여 커패시터 콘택홀을 형성하고 상기 콘택홀 내부에 리세스된 플러그를 형성하는 제1단계;상기 제1단계가 완료된 결과물 상에 Ti와 TiN를 증착하여 상기 콘택홀 내부에만 Ti/TiN 장벽층이 형성되도록 평탄화하는 제2단계;상기 제2단계가 완료된 결과물 상에 저압 화학기상증착법으로 산소를 반응가스로 이용하여 Ru 소스가스를 분해하여 Ru를 증착함과 동시에 암모니아를 이용하여 상기 산소를 환원시켜 제거하며 Ru 하부전극을 형성하는 제3단계;상기 제3단계가 완료된 결과물 상에 암모니아 분위기에서 급속열처리하는 제4단계;상기 Ru 하부전극 상에 Ta2O5층을 증착 및 결정화하여 Ta2O5유전막을 형성하는 제5단계; 및상기 제5단계가 완료된 결과물 상에 상부전극을 형성하는 제6단계를 포함하여 이루어진 반도체소자 제조방법.
- 제1항에 있어서,상기 제3단계는,0.1 Torr 내지 10 Torr의 압력 및 250℃ 내지 350℃의 웨이퍼 온도를 유지하며 10 sccm 내지 100 sccm의 산소와 100 sccm 내지 2000 sccm의 암모니아를 이용하여 실시하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제3단계를 소정 두께의 Ru층이 확보될 때까지 반복하여 실시하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 급속열처리는,1000 sccm 내지 5000 sccm의 암모니아 분위기 및 500℃ 내지 700℃의 온도 하에서 30초 내지 120초 동안 실시하는 것을 특징으로 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제5단계에서,0.1 Torr 내지 2 Torr의 압력과 300℃ 내지 450℃의 온도를 유지하며 170℃ 내지 190℃의 기상상태인 탄탈륨 에칠레이트와 10 sccm 내지 1000 sccm의 산소를이용하여 Ta2O5층을 증착하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 Ta2O5층의 결정화는,상기 Ta2O5층을 300℃ 내지 500℃의 온도를 유지하며 N2O 플라즈마처리 또는 자외선오존처리를 이용한 표면처리 단계; 및상기 표면처리된 Ta2O5층을 500℃ 내지 650℃의 온도 하에서 질소와 산소를 이용하여 급속열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 상부전극은 Ru 또는 TiN인 것을 특징으로 하는 반도체소자 제조 방법.
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| KR10-2000-0082312A KR100476374B1 (ko) | 2000-12-26 | 2000-12-26 | 반도체소자 제조 방법 |
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| KR100476374B1 KR100476374B1 (ko) | 2005-03-16 |
Family
ID=27686246
Family Applications (1)
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| KR (1) | KR100476374B1 (ko) |
Cited By (2)
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|---|---|---|---|---|
| KR100849803B1 (ko) * | 2002-12-24 | 2008-07-31 | 주식회사 하이닉스반도체 | Ｍｉｍ 실리더형 캐패시터 및 그 제조 방법 |
| KR20230043089A (ko) * | 2016-11-29 | 2023-03-30 | 에이에스엠 아이피 홀딩 비.브이. | 산화물 박막의 증착을 위한 반응기 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668040A (en) * | 1995-03-20 | 1997-09-16 | Lg Semicon Co., Ltd. | Method for forming a semiconductor device electrode which also serves as a diffusion barrier |
| US6096597A (en) * | 1997-01-31 | 2000-08-01 | Texas Instruments Incorporated | Method for fabricating an integrated circuit structure |
| KR100269331B1 (ko) * | 1998-07-06 | 2000-10-16 | 윤종용 | 고유전체막을 구비하는 커패시터 형성방법 |
| KR20000040654A (ko) * | 1998-12-18 | 2000-07-05 | 전주범 | 2튜너 텔레비전의 음량조정장치 및 방법 |
-
2000
- 2000-12-26 KR KR10-2000-0082312A patent/KR100476374B1/ko not_active IP Right Cessation
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