KR20060062365A

KR20060062365A - 금속-절연막-금속 커패시터 및 그 제조방법

Info

Publication number: KR20060062365A
Application number: KR1020040101185A
Authority: KR
Inventors: 김경민; 이순행
Original assignee: 삼성전자주식회사
Priority date: 2004-12-03
Filing date: 2004-12-03
Publication date: 2006-06-12
Also published as: KR100672935B1; US20060154436A1

Abstract

본 발명은 반도체 장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 반도체 기판에 형성되고 적어도 금속산화막을 포함하는 복합 유전막을 가진 반도체 장치의 커패시터에 있어서, 금속산화막 형성후에 급속 열산화 공정을 진행하여 산소이온을 금속산화막 내에 주입함으로서 유전막의 누설전류 특성을 개선시킨 커패시터를 형성할 수 있다.

유전막, RTO, 누설전류, 하프늄 옥사이드(harfunium oxide)

Description

금속-절연막-금속 커패시터 및 그 제조방법{Metal-Insulator-Metal capacitor and a method there of}

도 1 내지 도 3는 본 발명의 바람직한 실시예에 따른 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.

도 4는 본 발명의 다른 실시예에 따른 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.

(도면의 주요 부분에 대한 부호의 설명)

220 : 커패시터 하부전극 230 : 제 1 유전막

240 : 제 2 유전막 260 : 커패시터 상부전극

본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히, 커패시터를 갖는 반도체 소자의 형성방법에 관한 것이다.

반도체 소자의 고집적화 경향에 따라, 반도체 소자 중 커패시터의 크기가 점점 감소하고 있다. 이에 따라, 커패시터의 정전용량을 증가시키기 위한 많은 연구들이 활발히 진행되고 있다.

일반적으로, 커패시터는 하부전극, 상부전극과, 상기 상부 및 하부 전극들 사이에 개재된 유전막으로 구성된다. 상기 하부전극 및 상부전극이 오버랩(overlap)되는 면적을 증가시키거나, 상기 유전막의 두께를 감소시키는 방법으로 상기 커패시터의 정전용량을 증가시킬 수 있다.

상기 면적을 증가시키는 방법으로, 실린더형의 커패시터 또는 깊은 트렌치의 커패시터 등이 제안된바 있다. 하지만, 상기 면적을 증가시키는 방법은 반도체 소자의 고집적화 경향이 더욱 심화되고 있는 현상황에서 점점 그 한계에 도달하고 있다. 상기 유전막의 두께를 감소시키는 방법은 정전용량을 증가시킬 수 있으나, 그 반면에 상기 상부 및 하부전극간의 누설전류 특성이 열화될 수 있으므로, 적용이 제한되고 있다.

한편, 상기 커패시터의 정전용량을 증가시키는 방법으로 상기 유전막의 유전상수를 증가시키는 방안이 제안된 바 있다. 즉, 상기 유전막을 유전상수가 높은 고유전막(high-k dielectric)을 사용하여 상기 커패시터의 정전용량을 증가시키는 방법이다.

종래의 고유전 물질을 유전막으로 사용하는 반도체 소자의 커패시터는 금속막 또는 실리콘막의 커패시터 하부전극 및 상부전극이 형성되고 두 전극 사이에 고유전 물질로 이루어진 유전막이 형성된 구조를 가진다. 상기 고유전 물질은 금속 산화막을 사용하고 있는데 통상 알루미늄 산화막, 하프늄 산화막 등이 이용되고 있다.

알루미늄 산화막의 경우 누설전류 특성은 우수하나 유전상수값 (8~10)이 작 아 단일막으로 사용하기에는 한계가 있으며, 하프늄 산화막의 경우는 유전상수값(~20)은 알루미늄 산화막보다는 크나 누설전류 특성을 확보하기가 어렵다. 이러한 특성을 극복하기 위해 기존의 MDL(Merged DRAM Logic) Device와 메모리 제품에서 커패시터의 유전막으로서 알루미늄 산화막/하프늄 산화막의 복합막을 사용하고 있다. 그러나 알루미늄 산화막/하프늄 산화막의 복합막의 경우 후속 공정을 진행하면서 하프늄 산화막이 비교적 낮은 온도에서 결정화가 된다. 이렇게 결정화된 하프늄 산화막은 Grain Boundary가 형성되어 누설전류 특성이 열화될 수 있다.

본 발명이 이루고자 하는 기술적 과제는 상기 유전체의 누설전류 특성이 개선된 금속-절연막-금속 커패시터를 갖는 반도체 소자의 형성방법을 제공하는 데 있다.

상술한 기술적 과제를 해결하기 위한 커패시터를 갖는 반도체 소자의 형성방법을 제공한다. 본 발명에 의한 반도체 소자의 형성방법은 반도체 기판상에 커패시터 하부전극을 형성하는 단계와, 상기 하부전극 상에 적어도 금속산화막을 포함하는 고유전체막을 형성하는 단계와, 상기 고유전체막에 대하여 급속 열산화 공정을 진행하는 단계, 및 상기 고유전체막의 상부에 커패시터 상부전극을 증착하는 단계를 포함한다.

일 실시예에 있어서, 상기 고유전체막은 적어도 1개의 층이 하프늄 산화막을 포함하는 복합막으로 형성한다.

일 실시예에 있어서, 상기 하프늄 산화막은 상기 복합막의 최상층에 형성된다.

일 실시예에 있어서, 상기 급속 열산화 공정은 산소와 질소의 비가 1:5 내지 1:10인 가스 분위기에서 500 내지 700℃의 온도 범위로 10 내지 60초간 진행된다.

본 발명을 달성하기 위한 구체적인 공정 방법은 도면을 이용한 상세설명에서 보다 구체적으로 설명되어질 것이다. 또한, 잘 알려진 공정 단계들 및 잘 알려진 구조는 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명하지 않거나 생략한다.

이하, 첨부한 도면에 의거하여 본 발명에 따른 금속-절연막-금속(Metal-Insulator-Metal, 이하 MIM이라 함) 커패시터를 갖는 반도체 소자의 형성방법에 대하여 상세히 설명한다.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들로서, DRAM의 셀 커패시터에 적용한 예를 나타낸다.

도 1을 참조하면, MOS 트랜지스터(120)와 같은 트랜지스터 구조물과 배선층(도시되지 않음) 등이 형성되어 있는 반도체 기판(100) 상에 제1 층간절연막(130)을 형성한다. 상기 층간절연막(130)은 실리콘 산화막으로 형성할 수 있다.

상기 제1 층간절연막(130)을 관통하여 상기 반도체 기판(100)의 소정영역과 전기적으로 접속하는 콘택플러그(140)를 형성한다. 상기 콘택플러그(140)는 도전막인 도핑된 폴리실리콘막 또는 텅스텐 등의 금속막으로 형성할 수 있으며, 완성된 플러그 층을 형성하기 위하여 전면식각 또는 CMP(Chemical Mechanical Polishing)공정을 이용 한다.

상기 콘택플러그(140)를 갖는 반도체기판 상에 식각방지막(150) 및 제2 층간절연막(170)을 차례로 형성한다. 상기 식각방지막(150)은 상기 제1 및 제2 층간절연막(130, 170)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 제1 및 제2 층간절연막(130, 170)이 각각 실리콘 산화막으로 형성될 경우, 상기 식각방지막(150)은 실리콘 질화막으로 형성할 수 있다.

어어서, 상기 제2 층간절연막(170) 및 상기 식각방지막(150)을 연속적으로 패터닝하여 적어도 상기 콘택플러그(140)의 상부면을 노출시키는 트렌치(200)를 형성한다. 이때 상기 식각방지막(150)은 제2 층간절연막의 식각 도중 제1 층간절연막이 식각되는 것을 방지한다.

이어서, 도 2에 도시되어 있는 바와 같이 상기 트렌치(200)를 갖는 반도체 구조물 상에 하부전극(220)을 형성한다.

상기 하부전극(220)은 상기 트렌치 내부를 따라서(conformally) 형성된다. 상기 하부전극(220)은 도전막 특히 금속막으로 형성되는데, 도전성 금속화합물로 구성된 그룹에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 도전성 금속화합물은 루세늄 산화막(RuO)등의 도전성 금속산화막, 도전성 금속산화질화막 또는 도전성 금속질화막(ex, TaN, TiN)으로 구성될 수 있다. 예를들어, 하부 전극(220)의 막질은 TiN을 이용하는데 소스 가스로 TiCl4을 이용하여 500℃~700℃의 온도 범위에서 200Å ~ 400Å 두께로 MO (Metal Organic) CVD 공정을 이용 하여 증착 한 다.

상기 하부전극(220)을 형성하기 전에, 상기 하부전극(220) 및 상기 콘택플러그(140) 사이에 산화방지막(도시하지 않음)을 더 형성할 수도 있다. 상기 산화방지막은 도전막이며, 상기 콘택플러그(140) 및 상기 하부전극(220) 사이의 계면이 산화되는 것을 방지하는 역할을 한다.

이어서, 상기 도전막을 에치백 공정이나 CMP공정을 이용하여 상기 제2 층간절연막(170)의 상부면이 노출될 때까지 평탄화하여 상기 트렌치(200) 내에 하부전극(220)을 형성한다.

이어서, 제1 유전막(230)을 형성하게 되는데 예를 들어, 10Å ~ 30Å 두께 범위로 알루미늄 산화막을 증착한다. 상기 알루미늄 산화막은 TMA(Tri Methyl Aluminum)를 이용하여 ALD(Atomic Layer Deposition) 공정으로 300℃~500℃의 온도 범위에서 형성된다.

상세하게는 처음 단계에서 TMA 소스를 주입시킨 다음 N2 퍼지를 진행하고 다음으로 반응 가스로서 O3를 주입하는데 이상의 공정을 반복적으로 진행한다.

계속해서, 제2 유전막(240)을 형성하게 되는데 예를 들어, 30Å ~ 60Å 두께로 하프늄 산화막을 증착한다. 상기 제2 유전막(240) 역시 제1 유전막(230)과 마찬가지로 ALD 공정을 이용한다. 즉, TEMAH(Tetra-Ethyl-Methyl-Amine-Hafnium)을 이용하여 250℃ ~ 350℃의 온도 범위에서 형성된다. 하프늄 산화막 역시 반응 가스로서 O3가 이용된다.

이어서, 도 2에 도시된 바와 같이 상기 제2 유전막(240)이 형성된 기판에 대 하여 급속 열산화 공정(Rapid Thermal Oxidation, 300)을 진행한다. 상기 급속 열산화 공정(300)은 500℃ ~ 700℃의 온도 범위에서 10초 ~ 60초간 실시한다. 상기 급속 열산화 공정(300)으로 인하여, 상기 제2 유전막(240) 내의 불순물들이 제거되며 더욱 치밀화된다.

상기 급속 열산화 공정(300)에 의해 상기 제2 유전막(240) 내에 상기 산소가 주입된다. 상기 산소는 상기 제2 유전막(240) 내의 부족한 산소를 보충하여 산기 제2 유전막(240)의 특성을 향상시키며, 특히 상기 유전막(240)의 누선전류특성을 향상시킬 수 있다.

상기 급속 열산화 공정(300) 시 하부전극이 산화되는 현상을 억제하기 위하여 산소와 질소의 비율을 1:10의 비율로 하여 소오스 가스를 flow시킨다. 상기 산소 소오스 가스들은 O₂ 또는 O₃등을 사용할 수 있다. 상기 질소 소스 가스들은 N₂ 또는 NH₃등을 사용할 수 있다.

상기 급속 열산화 공정 처리된 유전막(240)이 고유전막일 경우, 상기 커패시터는 디램 소자의 단위 셀을 구성할 수 있으며, 물론 상기 커패시터는 다른 반도체 소자를 구성할 수도 있다.

다음으로, 도 3에 도시되어 있는 바와 같이 상기 급속 열산화 공정 처리된 유전막들(230, 240)을 갖는 반도체 기판 상에 상부전극(260)을 형성한다. 상기 상부전극(260)은 도전성 금속화합물로 구성된 그룹에서 선택된 하나로 형성하는 것이 바람직하다. 상기 상부전극(260)은 상기 하부전극(220)과 동일한 물질로 형성할 수 있다. 예를 들어, 상부 전극(260)은 TiN 막질을 이용 한다. 소스는 TiCl4를 이용 하며 500℃~ 700℃의 온도 범위에서 200Å ~ 400Å 두께 범위로 형성한다. TiN막의 반응 가스로는 암모니아(NH3) 가스를 이용한다.

도 4는 본 발명의 다른 실시예에 따른 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도이다.

도 4에 도시되어 있는 바에 의하면, 반도체 기판(100) 상에 콘택플러그를 포함하는 제1 층간절연막을 형성하고, 식각저지층 및 제2 층간절연막을 형성한 후에 상기 콘택플러그를 노출시키는 트랜치를 제2 층간절연막 내에 형성한다는 점에서는 제1 실시예의 도 1과 동일하다. 상기 트랜치 내에 커패시터 하부전극을 형성하는 공정 역시 제1 실시예의 도 2와 동일하다.

다만, 상기 하부전극 상에 제1 유전막(230)인 알루미늄 산화막과 제2 유전막(240)인 하프늄 산화막 사이에 제3 유전막(235)으로서 탄탈륨 산화막을 추가로 적층한다는 점에서 제1 실시예와 차이가 있다.

이어서, 상기 제2 및 제3 유전막(235, 240)이 형성된 반도체 기판에 대하여 급속 열산화 공정(Rapid Thermal Oxidation, 300)을 진행한다. 상기 급속 열산화 공정(300)은 500℃ ~ 700℃의 온도 범위에서 10초 ~ 60초간 실시한다. 상기 급속 열산화 공정(300)으로 인하여, 상기 제2 유전막제(240) 내의 불순물들이 제거되며 더욱 치밀화된다.

다음으로 제1 실시예의 도 3에 도시되어 있는 바와 같이 상기 급속 열산화 공정 처리된 유전막들(235, 240)을 갖는 반도체 기판 상에 상부전극을 형성한다.

본 발명에 따른 커패시터를 갖는 반도체 소자에 따르면, 급속 열산화 공정 에 의해 하프늄 산화막에 산소를 주입함으로서 유전막 특성 열화에 의한 누설전류 현상을 억제할 수 있다.

Claims

반도체 기판상에 커패시터 하부전극을 형성하는 단계;

상기 하부전극 상에 적어도 금속산화막을 포함하는 고유전체막을 형성하는 단계;

상기 고유전체막에 대하여 급속 열산화 공정을 진행하는 단계;

상기 고유전체막의 상부에 커패시터 상부전극을 증착하는 단계를 포함하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 고유전체막은 복합막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제2항에 있어서,

상기 복합막은 적어도 1개의 층이 하프늄 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제3항에 있어서,

상기 하프늄 산화막은 TEMAH(Tetra-Ethyl-Methyl-Amine-Hafnium) 소스를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제3항에 있어서,

상기 하프늄 산화막은 상기 복합막의 최상층에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제2항에 있어서,

상기 복합막은 알루미늄 산화막과 하프늄 산화막을 순차적으로 적층하는 것을 특징으로 하는 반도체 소자의 제조방법.
제2항에 있어서,

상기 복합막은 알루미늄 산화막, 탄탈륨 산화막, 그리고 하프늄 산화막을 순차적으로 적층하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항 또는 제5항에 있어서,

상기 급속 열산화 공정은 500~700℃의 온도 범위에서 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
제8항에 있어서,

상기 급속 열산화 공정은 10~60초간 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
제8항에 있어서,

상기 급속 열산화 공정은 산소와 질소의 비가 1:5 내지 1:10인 가스 분위기에서 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 하부전극 및 상부전극은 티타늄 질화막을 포함하는 것을 특징으로 하는 특징으로 하는 반도체 소자의 제조방법.